JPH083956B2

JPH083956B2 - 半導体記憶装置

Info

Publication number: JPH083956B2
Application number: JP61220270A
Authority: JP
Inventors: 征史橋本; 賢治佐々木; 政由野村
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1986-09-18
Filing date: 1986-09-18
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: US4882710A; JPS6374200A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明は半導体記憶装置に関するものである。

ロ．従来技術従来のFIFO（First In First Out:データーを書き込
んだ順に読み出す）メモリーとしては、μPD41101 C、C
XK1202S等と称される商品名で知られており、また昭和6
1年度電子通信学会総合大会でも発表されている。いず
れもラインメモリーという名称で発表されており、デー
ターの書き込み、読み出しサイクルは30nsec程度と速い
ものの、最大記憶容量が１ポートあたり約2kビットと小
さかった。

そこで、大容量化をはかるには、メモリー素子の構成
をできるだけ簡素化し、高集積化に適した形状にする必
要がある。しかしながら、前記のFIFOメモリーはいずれ
も、スタティックRAM（Random Access Memory）に近い
形式のメモリー構成であるため、書き込み、読み出しの
制御は簡単で、高速動作も容易に実現できるが、集積化
の点では問題があった。

ハ．発明の背景まず、本発明者のうちの１人は、DRAM（ダイナミック
RAM）をメモリー素子とし、このメモリー素子のリフレ
ッシュ動作を外部信号による制御によることなしに内部
回路によって達成させる手段を有する半導体記憶装置を
発明したが、これについて説明する。

この記憶装置は、基本的には、読み出し及び書き込み
情報を直列並列変換するためのラインバッファを設
け、かつリング発振器又はこれに類似の発振器と、その
発振周波数を計上するカウンタと、読み出し及び書き込
み要求信号を発生させる機構と、リフレッシュ要求信号
を発生させる回路と、読み出し及び書き込み及びリフレ
ッシュの各々の要求信号を状況に応じてその優先順位を
決めるアービタ回路とを有するものである。

第４図においては、説明の都合上、ダイナミックメモ
リー素子の列方向には200個のセンスアンプが並列に並
べられているものとする。また、センスアンプへの入力
は、書き込み用ラインバッファから並列に与えられ、セ
ンスアンプからの出力は、読み出し用ラインバッファに
並列に与えられる。入力は、書き込み用ラインバッファ
に直列に連続して与えられ、出力は、読み出し用ライン
バッファから直列に連続して与えられる。これらの入
力、出力回路としては、データーを直列に入出力する専
用のアドレス発生回路内蔵の公知手段を使用してよい
が、その他の手段、例えばVRAM（Video RAM）などに用
いられている手法でも実現できる。従ってここでは、ラ
インバッファの動作については説明を省く。

データーの書き込みは、以下の〜の手順で行う。

．外部から連続して入力されるデーターを書き込み用
インバッファに順次書き込んでゆく。シリアルライトク
ロックによってポインターを動作させて、入力データー
の行き先を制御することもできる。100番目のデーター
が書き込まれ、次に101番目のデーター動作が始まる時
点、即ち、ポインタが101番を示した時点で、書き込み
用ラインバッファのデーター１〜100番をダイナミック
メモリー素子に書き込むための書き込み要求信号WRQ
（第５図参照）を発生させる（WRQを“1"にする）。

.WRQは、第５図に示すアービタ回路内のフリップフロ
ップFF1のセット端子に入力されている。WRQが“1"にな
ると、FF1の出力端子Ｑも“1"に変わる。▲▼及び
▲▼が“1"ならば、FF1のＱ出力“1"をうけてNA1
の出力は“0"となり、φ_１のタイミングで▲▼も
“0"となり、書き込み命令WATが“1"になり、φ_W1（第
４図参照）も“1"となる。▲▼及び▲▼が
“1"になる条件などについては後述する。また、φ_W1、
φ_W2、φ_R1、φ_R2、（共に第４図参照）は通常“0"とな
っており、WACTがライトポインターが101番に達したこ
とにより発生した場合には、φ_W1が“1"となり、０番に
もどった時点で発生した場合にはφ_W2が“1"、同様にφ
_R2はリードポインターが101番、φ_R1は０番になったと
きに夫々“1"になるように回路が作られている。

.WACTが１になると、その信号はダイナミックメモリ
ー駆動信号発生回路に伝わり、通常のDRAMで行う書き込
み動作と同じ動作をし、データーの書き込みを実行す
る。

．書き込みが終了すると、ダイナミックメモリー駆動
信号発生回路から、WACTをリセットするための信号WRST
が発生する（WRSTが“1"になる）。

．このWRSTは再びFF1のリセット入力端子に入り、Ｑ
を“0"にもどし、φ_１のタイミングで▲▼を“1"に
もどす。

.200番目の入力データーが書き込まれると、次は、再
び１番地にもどり、新しい入力データーを１番から書き
はじめる。それと同時に、WRQを発生させ、同様の手順
でWACTとφ_W2を“1"にする。

このようにして書き込みは続けられる。

次に、データーを読み出す場合には、予め１〜100番
のデータ−を読み出し用ラインバッファにたくわえてお
く。そして、１番目のデーターを読み出すと同時に、読
み出し要求信号RRQを発生させる。▲▼及び▲
▼が“1"ならば、φ_２のタイミングで▲▼を“0"
にし、RACT及びφ_R1を“1"にして、101番から200番のデ
ーターを読み出し用ラインバッファに出力する一連の動
作に入る。以下同様の手順により、入力された一連のデ
ーターを読み出し続けることができる。

リフレッシュは、発振器の発振周波数を適当なカウン
ターを用いて分周し、適切な周期でリフレッシュ要求信
号RFRQを作り出すことにより実行する。

ここで、従来、以上に述べた手法がDRAMなどではどう
して用いられなかったのかということを記述する。同時
に、本発明を実施する際の事項も記す。

DRAMにおいては従来、書き込み、読み出しのタイミン
グの制御は、使用者側に委ねられており、従って、それ
らの命令がいつ発生するのかの予測ができなかった。従
って、本発明の手法を用いてリフレッショ要求信号を内
部で発生させる構成をとっていると、第５図の回路から
明らかなように、いったんリフレッシュ動作が始まって
しまうと、その動作が終了するまでは、他の要求が発生
してもすぐにはその要求に応じることができない。これ
は、データーのアクセスタイム低下につながる。従っ
て、このような手法をとることができなかった。他方、
データーをシリアルアクセスするならば、次に必要なデ
ーターは予測できる。ラインバッファを内蔵させて、デ
ーターを適当な分量だけまとめて読み出し、又は書き込
みし、例えば読み出すべきデーターをその必要となる直
前に、動作の比較的おそいダイナミックメモリーからア
クセスするのではなく、十分な余裕をもって読み出すよ
うにすれば、例えば、リフレッシュ動作の最中に、読み
出し要求信号が発生し、リフレッシュ動作の終了を持っ
てから読み出し動作に移っても、実際のデーター読み出
し（シリアル）には支障をきたさない。

例えば、シリアル書き込み及び読み出しの最大速度を
30nsecとし、ダイナミックメモリーへの書き込み、読み
出し、リフレッシュの動作に要求されるサイクルタイム
を夫々300nsecとする。たとえ、ダイナミックメモリー
への書き込み、読み出し及びリフレッシュの要求が同時
に発生し、その上、読み出し命令が最後に実行されるこ
とになったとしても、必要なデーターは900nsec後には
必ず読み出し用ラインバッファに書き込まれている。従
って、読み出し要求信号を、そのデーターを必要とする
30ビット前までに発生させておけば十分である。つま
り、ラインバッファを30×２の60のビット分記憶できる
ように設計すれば、データー読み出しには全く支障をき
たすことなく、作動させることができる。

このような計算に基づいた記憶ビット容量をもつライ
ンバッファを内蔵させれば、リフレッシュフリーのシリ
アルデーターアクセスタイプのメモリーが実現できる。

なお、第４図の例では、書き込みと読み出しとを非同
期で行ったが、外部のクロックによって同期させて行っ
てもよい。また、各ラインバッファを直列にしたが、各
ラインバッファを構成する１〜100番のデーターと101〜
200番のデーターとを並列にしてもよい。

上記したように、第４図の装置によれば、外部信号に
よることなく内部回路によってリフレッシュ動作を達成
しているので、使用者側に負担を与えることなく、しか
もリフレッシュ動作中もデーター処理の行える効率の良
い記憶装置を提供できることになる。

ニ．発明の目的本発明の目的は、上述の如きダイナミック型メモリー
素子を用いて、高集積化による大容量化を可能とし、か
つ高速動作が可能で低コストのFIFOメモリーからなる半
導体記憶装置を提供することにある。

ホ．発明の構成即ち、本発明は、複数のメモリー素子が行及び列方向
に配置されたダイナミックメモリーアレイと、前記ダイ
ナミックメモリーアレイに電気的に接続され、書き込み
データーの直列−並列変換を行う書き込み用ラインバッ
ファと、前記ダイナミックメモリーアレイに電気的に接
続され、読み出しデーターの並列−直列変換を行う読み
出し用ラインバッファと、ラインバッファ手段と、前記
ラインバッファ手段又は前記書き込み用ラインバッファ
に電気的に接続され、書き込みデーターとしての入力デ
ーターを前記ラインバッファ手段又は前記書き込み用ラ
インバッファに選択的に供給するデーター入力手段と、
前記ラインバッファ手段又は前記読み出し用ラインバッ
ファに電気的に接続され、読み出しデーターとしての出
力データーを前記ラインバッファ手段又は前記読み出し
用ラインバッファから選択的に受け取るデーター出力手
段と、前記データー入力手段の前記ラインバッファ手段
又は前記書き込み用ラインバッファとの接続、並びに前
記データー出力手段の前記ラインバッファ手段又は前記
読み出し用ラインバッファとの接続を制御してデーター
転送処理を調製する制御手段とを有する半導体記憶装置
に係るものである。

本発明の装置は、大容量FIFOメモリーとするために、
具体的には、次の（１）〜（６）の事項を具備している
のが望ましい。

（１）、主記憶素子として、高集積化が可能で製造コス
トの比較的低いDRAMと同一の１トランジスタ型メモリー
を採用する。

（２）、DRAMでは使用者側の負担となるリフレッシュの
制御及びブリチャージに対する配慮を、第４図に示した
如き手段により内部回路で自己制御する。

（３）、高速（30×10^-9sec）から定速（10^-4〜10^-3se
c）の広範囲にわたり、データーの書き込みサイクルを
自由に設定できるように、書き込み専用ラインバッファ
を設ける。

（４）、上記（３）と同一の範囲で、（３）と全く非同
期にデーターの読み出しができるように、読み出し専用
ラインバッファを設ける。

（５）、リセット（データーの頭出し）指令に速やかに
対応する為のスタティック型のラインバッファを設け
る。

（６）、製造歩留り向上をはかるための不良ビット救済
回路を設ける。

ヘ．実施例以下、本発明の実施例を説明する。

第１図は、本実施例による半導体記憶装置の回路構成
を示すものであるが、この動作を通常のFIFOメモリーと
して使用する場合の操作手順に従って説明をする。な
お、データーの書き込み動作と読み出し動作とは、本装
置においては通常、全く独立に進行する。従って、以下
の説明において、特に断らない限り、両者は独立して進
行しているものとする。

第１図において、WEは、書き込みデーター制御用外部
入力信号であり、WEが“H"である限り、D_INから入力さ
れたデーターは有効データーとして本装置に書き込まれ
る。D_INは、データーを入力するための入力端子であ
る。WRSTは、書き込みデーターの先頭を知らせるための
入力信号であり、WRSTの立ち上がりエッジでデーターの
先頭を知らせる（第２図参照）。SWCKは、書き込みサイ
クルを制御するクロックである。

REは、読み出しデーター制御用入力信号であり、REが
“H"である限り、データーはSRCKに同期してD_OUTから出
力される。

RRSTは、読み出しデーターの先頭を呼び出すための信
号であり、RRSTの立上がりエッジで読み出しデーターの
先頭を知らせる（第３図参照）。

データー書き込み動作．まず、WRST入力信号を“L"から“H"に変化させ、装
置内部のデーター書き込みアドレスを０番地にセットす
る。装置内部では、次のような一連の動作が行われ
る。、まず、WRSTの立上がりエッジを適当な回路で検出
し、リセットが発生したことを入力ラインセレクタに知
らせるこの入力ラインセレクタは、その信号を受けて、
I/O（Ａ）をINと電気的に接続する。I/O（Ｂ）及びIND
はINとは電気的に切り離された状態にする。同時に、I/
O（Ｂ）につながっているＢラインバッファのデーター
トランスファゲートT_GB1、T_GB2、及びINDに接続されて
いる書き込み用ラインバッファのデータートランスファ
ゲートT_GW1〜T_GW4はオフになる。即ち、Ｂポインター及
びシリアル・ライン・ポインタはリセット状態になる。
Ａポインターは０番地を示す。即ち、T_GA1をオンさせ
る。これによりデーター入力バッファのデーターはINか
らI/O（Ａ）を経て、Ａラインバッファの０番地に書き
込まれる。

.SWCKに同期して、順次Ａラインバッファの各番地
にデーターが書き込まれてゆく。

.Aラインバッファのすべての番地にデーターが書き込
まれたら。Ａポインターから、データー伝達経路切換え
要求が入力ラインセレクタに伝えられ、入力ラインセレ
クタは、I/O（Ａ）をINから切り離し、INDをINに接続す
る。

.SWCKに同期して、シリアル・ライト・ポインタはT
_GW1、T_GW2………と順次書き込み用ラインバッファのデ
ータートランスファゲートをONさせてゆき、“D_IN”か
らの入力を書き込み用ラインバッファに書き込んでゆ
く。

．シリアル・ライト・ポインタがT_GW3をONさせると同
時に、書き込み用ラインバッファの前半分に書き込まれ
たデーターをダイナミックメモリーアレイに書き込むた
めの書き込み要求信号WRQ（図示省略）を発生させ。ア
ービタ回路に伝える。この部分に関してはすでに、第４
図の回路において記述したから詳細は略す。

．あとは、行デコーダーの番地を１つずつ増やすこと
によって最大DRAMの容量まで、順次データーの書き込み
を続けることができる。

途中で、再びWRSTにより、リセット要求が発生した
ら。それを同様に入力ラインセレクタに伝えるが、今後
は、I/O（Ｂ）がINと接続され、I/O（Ａ）及びINDはIN
から切り離されることになる。そして、Ｂラインバッフ
ァのすべての番地にダーターが書き込まれたら、と同
様に動作によって、I/O（Ｂ）をINから切り離し、INDと
INと接続され、以下同様にデーター書き込みは進行して
ゆく。

次のWRSTではI/O（Ａ）がINと接続されることにな
る。即ち、I/O（Ａ）とI/O（Ｂ）は、WRSTごとに以前選
択されてなかった方のラインがINと接続されるという、
トグル形式の関係になっている。

また、Ａラインバッファ及びＢラインバッファはとも
に、完全スタティック型のメモリー素子で構成されてい
る。このような構成にしたのは、データーの読み出しと
深い関係があるので、理由づけはデーター読み出しの動
作説明のところでおこなう。

データー読み出し動作データー読み出しの手順は次のようになる。

.RRSTを“L"から“H"に変化させ、装置内部のデータ
ー読み出しアドレスを０番地にセットする。内部では、
RRSTのエッジを検出し、リセットが発生したことを出力
ラインセレクタとアービタ回路に知らせる。出力ライン
セレクタはその信号を受けて、I/O（Ａ）又はI/O（Ｂ）
をOUTと接続する。このとき、データー書き込みがI/O
（Ａ）又はI/O（Ｂ）を介して行われていたなら、出力
ラインセレクタは、データー書き込みに使われていない
方のラインをOUTと接続する。これは、WRSTとRRSTの間
隔が決められた長さ以内の場合には、旧ダーターの読み
出しの保償を意味する。これは、ダイナミック型の主記
憶素子部に蓄えられたデーターの読み出し動作との間に
矛盾を生じさせない為であり、これについては後述す
る。もし、I/O（Ａ）又はI/O（Ｂ）のいずれもINと接続
されていない場合には、RRSTの前に発生したWRSTで最も
近いものによって、使用された側のラインがOUTに接続
される。この場合、新データーの読み出しを意味し、WR
STが次に発生するまでは、常に繰返し同じデーターを読
み出すことになる。また、RRSTは、使用者側により外部
から入力されるものであるから、RRSTの発生は予測でき
ない。RRSTに速やかに応答するためには、高速読み出し
が可能なスタティック型メモリーが適しているので、本
例ではスタティック型メモリーを採用した。スタティッ
ク型にすると集積度は低下するが、Ａラインバッファ及
びＢラインバッファのメモリー容量は100ビット程度で
よいので、全体からみた装置寸法への影響は無視できる
くらい小さい。

さて、アービタ回路に伝えられたRRST信号は、ダイナ
ミックメモリーアレイに書き込まれたデーターを読み出
し用ラインバッファに読み出すための読み出し要求信号
RRQ（図示省略）を発生させ、必要時間内に必要情報の
読み出しを行わせる。これは、現在読み出しているＡラ
インバッファ又はＢラインバッファのデーターがすべて
読み出された後に、続くデーターを準備するものであ
る。

.SRCKに同期して、順次Ａ又はＢラインバッファのデ
ーターが読み出され、Ａ又はＢラインバッファの最後の
アドレスまでデーターを読み終えたら、 .A又はＢポインターからデーター伝達経路切換え要求
が出力ラインセレクタに伝えられ、OUTはOUTDに接続さ
れる。

．で既に読み出し用ラインバッファの前半部分に
は、次に読み出すべきデーターがローディングされてい
るから、OUTには、連続して間断なくデーターが読み出
されてゆく。リードポインターがT_GR1をONすると同時
に、読み出し用ラインバッファの後半部分に必要なデー
ターをダイナミックメモリーアレイから読み出す為に、
再びRRQを発生させ。アービタ回路に入力する。これ以
降の動作は、第４図で述べた通りであるので略す。

なお、RRSTを繰返し入力することで、同じ一連のデー
ターを繰返し読み出すことができる。

以上で、基本的な動作の説明は終わる。

理想的なFIFOメモリーであれば、データーの書き込み
と、読み出しは全く非同期に行えるが、現実には装置の
メモリー容量が有限であるため、書き込みと読み出しに
制限事項がでる。

理解を容易にするために、ビデオ信号を本例の装置で
あるFIFOメモリーに読み込んだり、書き出したりする応
用を例にとって説明してゆく。本FIFOメモリーの記憶容
量は、ビデオ画面１フレーム分あるとする（日本で標準
となっているNTSC方式に従えば、ビデオ画面１枚は525
本の走査線で構成される。この525本分のビデオデータ
ーのまとまりを１フレームと呼ぶ）。

ビデオ信号を画面の頭から連続的に書き込んでゆき、
１フレームの最後のデーターまで書き終えた時点で、本
装置のメモリーはフルの状態になる。この状態から、さ
らにつづけて連続的にビデオ信号を書き込んでゆく（即
ち、第２フレームになっても書き続けると）、メモリー
内部の情報は先頭から第２フレームの情報に書き替わっ
てゆく。勿論、WE信号を“Low"にすることにより、第２
フレーム以降のデーター書き込みを禁止すれば、第１フ
レームのデーターが保存され、データー読み出し手順に
従い、データーを繰返し読み出すことができる。

第１図で示した構成では、このようになるが、例えば
メモリーがフルになった時点で内部で信号を発生させ、
使用者側にそのことを知らせるとか、オーバーライトを
禁止するために内部でWEが“Low"になったのと同じ状態
を作り出すというようなことは、極めて容易に実現でき
る。

さて、第１図の構成をとると、前述のごとく、連続し
てデーターを書き込み続ける場合、読み出しタイミング
の設定によって、直前のフレームのデーターを読み出す
場合（旧データーの読み出し）と、現在書き込んでいる
フレームのデーターを読み出す場合（新データーの読み
出し）がある。具体的には、WRST信号とRRST信号の発生
するタイミングで決定される。そして、このタイミング
間隔は、Ａラインバッファ（Ｂラインバッファ）のメモ
リー容量により決まる。Ａラインバッファが例えば100
ビットのメモリー容量を持っているとすると、WRST信号
が発生してからSWCKが100サイクル以内にRRST信号が発
生したなら、この時の読み出しは旧データーの読み出し
となる。

新データーの読み出しは、WRST発生後、SWCKが100サ
イクル以降でRRSTが発生した場合、必ず保償されるかと
いうと、それはならない。こんどは、メインメモリーに
おける書き込み用ラインバッファからメモリーアレイへ
のデーター転送及びメモリーアレイから読み出し用ライ
ンバッファへのデーター転送に要する時間が関係してく
る。

より詳しくは、第４図に説明したが、書き込み用ライ
ンバッファと読み出し用ラインバッファとが、200ビッ
トのメモリー容量をもっているものとして、新ダーター
の読み出し条件について述べる。

まず、Ａラインバッファに新フレームのデーターの先
頭100ビットが書き込まれ、101ビット目から200ビット
までが書き込み用ラインバッファの１番地から100番地
に書き込まれたとする。201ビット目が書き込み用ライ
ンバッファの101番地に書き込まれた時点でWRQが発生す
る（これは前述した）。メモリーアレイへのデーター転
送は、少なくとも301ビット目を書き込むまでには終了
しているから、この時点でメモリーアレイに書き込まれ
た101〜200ビットのデーターを読み出し用ラインバッフ
ァへの転送要求する信号RRQを発生させれば良い（即
ち、前述したRRST信号を入力するということになる）。

つまり、新データーの読み出し保償ができるのは、WR
ST発生後、SWCKが300サイクル以上発生した後（即ち、3
00ビットのデーターを書き込んだ後）に、RRSTを発生さ
せた場合となる。

WRST発生後、SWCKが100〜300サイクルの範囲にあると
きに、RRSTを発生させた場合には、新、旧データー読み
出しの決定ができないので、この範囲に限り、使用者は
RRSTを発生させてはならない。

読み出しと、書き込みは、非同期に行えるから、SWCK
とSRCKのクロックパルスの巾は自由に変更して良い。こ
の場合も、WRST発生時点のSWCKを０サイクルとし、RRST
発生時点のSRCKを０サイクルとし、ある時点でのSWCKが
ｍサイクル目、SRCKがｎサイクル目になっているとし、
ｍ−ｎ≦100又はｍ−ｎ≧300が常に成立するように、SW
CKとSRCKを設定する限り、新、旧データーの混合という
ような混乱は生じない。

さて、不良ビット救済回路であるが、基本的に公知の
VRAM（ビデオRAM）と同じ手法が使えることは、回路構
成より明らかである。よって、これについては詳述しな
い。

以上、本発明を例示したが、上述の例は本発明の技術
的思想に基づいて更に変形可能である。

ト．発明の作用効果本発明は上述の如く、FIFOメモリーにおいてダイナミ
ック型メモリー素子を用いているので、高速動作が可能
である上に、ダイナミック型素子による集積度の向上
（即ち、大容量化）、製造コスト低減を実現することが
できる。

【図面の簡単な説明】

図面は本発明を説明するためのものであって、第１図は
本発明の実施例による半導体記憶装置の回路図、第２図は書き込み動作時の信号のタイミングチャート、第３図は読み出し動作時の信号のタイミングチャート、第４図は参考例による半導体記憶装置の回路図、第５図はアービタ回路の要部の等価回路図、第６図はアービタ回路の制御信号のタイミングチャートである。なお、図面に示す符号において、 WRQ……書き込み要求信号（第４図、第５図） WACT……書き込み命令（第５図） RRQ……読み出し要求信号（第４図、第５図） RACT……読み出し命令（第５図） RFRQ……リフレッシュ要求信号（第５図） RFACT……リフレッシュ命令（第５図） φ_１、φ_２、φ_３……制御信号（第５図、第６図）である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−180871（ＪＰ，Ａ) 「内外メーカが一斉に参入する画像用 256Ｋデュアル・ポート・メモリ」日経エレクトロニクス（1985−５−20）Ｎｏ. 369，Ｐ．195−219

Claims

【特許請求の範囲】

【請求項１】複数のメモリー素子が行及び列方向に配置
されたダイナミックメモリーアレイと、前記ダイナミックメモリーアレイに電気的に接続され、
書き込みデーターの直列−並列変換を行う書き込み用ラ
インバッファと、前記ダイナミックメモリーアレイに電気的に接続され、
読み出しデーターの並列−直列変換を行う読み出し用ラ
インバッファと、ラインバッファ手段と、前記ラインバッファ手段又は前記書き込み用ラインバッ
ファに電気的に接続され、書き込みデーターとしての入
力データーを前記ラインバッファ手段又は前記書き込み
用ラインバッファに選択的に供給するデーター入力手段
と、前記ラインバッファ手段又は前記読み出し用ラインバッ
ファに電気的に接続され、読み出しデーターとしての出
力データーを前記ラインバッファ手段又は前記読み出し
用ラインバッファから選択的に受け取るデーター出力手
段と、前記データー入力手段の前記ラインバッファ手段又は前
記書き込み用ラインバッファとの接続、並びに前記デー
ター出力手段の前記ラインバッファ手段又は前記読み出
し用ラインバッファとの接続を制御してデーター転送処
理を調製する制御手段と、を有する半導体記憶装置。