JPH02292793A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は先読先出（ＦＩＦＯ）あるいは先読後出（ｐ
ｔｔ，Ｏ）形式のメモリを用いたメモリ制御装置に関す
る。

従来技術 メモリを用いてＦＩＦＯを構成する場合、リードサイク
ルとライトサイクルが同一時期となって、読出、書込が
できなかったり、リードサイクルの番地とライトサイク
ルの番地との差に制限がある。

また、ＤＲＡＭを用いるとリフレッシュ時間を新たに設
ける必要がある。また、 ・リフレッシュ時にリード／ライトができない。

・リードサイクルとライトサイクルが同期あるいは同期
かつ同時に行なう。

・段数が固定。

・リードサイクル番地とライトサイクル番地の差に制限
がある。

上記４点がＦＩＦＯがハードウエアで構成された場合の
欠点である。また、ソフトウェアで動作させる場合、Ｃ
ＰＵの１命令によってロードあるいはストアしていくた
め、スピードが遅いなどの欠点がある。

この発明は上述の問題を解決して、メモリの書込．読出
が異なるタイミング可能となる装置を提供することを目
的とする。

この発明は書込指令信号が与えられたとき、指定された
アドレスの記憶素子にデータを書き込み、読出指令信号
が与えられたとき、指定されたアドレスの記憶素子から
データを読み出す先入れ先出し、あるいは先入れ後出し
形式のメモリ装置と、データの書込権令信号と読出指令
信号とを互いに異なるタイミングにかつ交互に発生させ
るリードライト制御回路とを備えたことを特徴とする。

実施例 以下にこの発明の一実施例を図面とともに説明する。

第１図において、１は先入先出（ＦＩＦＯ）メモリとし
て設けられたＤＲＡＭ（ダイナミックラム）で公知のＲ
ＡＭと同様にリード／ライト制御回路２から書込指令Ｗ
Ｒが当該ＤＲＡＭＩに入力されるとラッチ３に貯えられ
ているデータをライトアドレスカウンタ４で指定される
アドレスにある記憶素子に書き込む。また、リード／ラ
イト制御回路２から読出指令ＲＤが当該ＤＲＡＭＩに人
力されると、リードアドレスカウンタ５で指定されるア
ドレスの記憶データを読み出して、ラッチ６に一時記憶
させる。

リード／ライト制御回路２の人力端子には書き込むべき
データがあるとき印加されろ「書込」信号が入力され、
第２図に示すように所定のタイミングで書込指令信号Ｗ
Ｒを出力する。

この書込信号はラッチ３、ライトアドレスカウンタ４、
リードアドレスカウンタ５にも印加されるように構成さ
れ、ラッチ３、ライトアドレスカウンタ４はそれぞれこ
の書込信号を受けたとき動作状態となるように構成され
る。

ライトアドレスカウンタ４のアドレス出力端子とリード
アドレスカウンタ５のアドレス出力端子はアドレスバス
７を介してＤ　Ｒ　Ａ　Ｍ　ｌのアドレス入力ボートｌ
ａに接続される。

一方、入力データを一時的にラッチするラッチ３のデー
タ出力ポート、ＤＲＡＭＩから読み出されたデータを一
時的にラッチするラッチ６のデータ入力ボートはそれぞ
れデータバス８を介してＤＲＡＭＩのデータ入出力ポー
トｉｂに接続される。

リード／ライト制御回路２の端子２ａからは書込指令信
号ＷＲが出力される毎にカウント指令がライトアドレス
カウンタ４に出力され、このライトアドレスカウンタ４
の内容を１つ増加させる。

データの読出を指令する「読出」指令があったとき、リ
ード／ライト制御回路２の端子２ｂからは書込信号ＷＲ
とは重ならずに後続する読出指令信号ＲＤが出力され、
この信号ＲＤが出される毎にカウント指令がリードアド
レスカウンタ５に出力され、このリードアドレスカウン
タ５の内容を１つ増加する。

データ人出力サイクルのタイミングＡ（サイクルの始点
）でデータの人力およびデータの出力の有無をリード／
ライト制御回路２′ｈ｛上記「書込」信号と「読出」信
号の有無により確認する。

「書込」信号が存在してデータの入力がある場合、リー
ド／ライト制御回路２は予め定められたタイミングに信
号ＷＲを出力し、このライトモードにてラッチ３に貯え
られているデータを出力しＤＲＡＭＩ＋．：書き込む。

そのとき、リード／ライト制御回路２からのカウント指
令によって、ライトアドレスカウンタ４のカウント値を
１つ増加させる。

データの出力がある場合、即ち「読出」信号がある場合
、リード／ライト制御回路２はリード信号ＲＤを出力し
、このリードモードにてリードアドレスカウンタ５で指
定されたＤ　Ｒ　Ａ　Ｍ　１のアドレスからデータを読
み出す。そのとき、リードアドレスのカウンタを１つ増
加させる。

このように、ｌサイクル内に先にライトモード、後にリ
ードモードを独立に動作させることにより、ＤＲＡＭＩ
への書込と読出を完全に非同期の状態で行うことが可能
となる。

また、ＤＲＡＭＩのリフレッシュを行なう場合、リード
モードが設定されていないサイクル、即ち「読出」信号
が人力されないサイクルにて、ＤＲＡＭ１のリフレッシ
ュアドレスを設定する。

そしてリード／ライトモードが無い場合、即ち「書込」
信号も「読出」信号もないとき、ＤＲＡＭＩのリフレッ
シュを単独に動作させる。従って、リフレッシュは定常
サイクルで動作させ、かつ、リ一ド／ライトを非同期に
アクセスさせることができる。

上述の動作タイミングを第２図に示している。

発明の効果 以上詳述したように、この発明はり−ドモードとライト
モードを異なるタイミングに発生させるようにしたから
、「書込」信号と「読出」信号が同時に存在してもメモ
リ装置への読出、書込が同時に生じることがない。した
がってフィールドメモリや人容ＩＦＩＦＯなどにおいて
はコストを下げるため、ＤＲＡＭによる構成となってい
る場合には、従来はこのＤＲＡＭのリフレッシュの動作
時にＦＩＦＯへのデータのみ込、読出ができなかったが
、本発明によって、リフレッシュを意識せず、Ｆ！ＰＯ
へのデータの読出、書込ができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は動作を示すタイムチャートである。 １・・・ＤＲＡＭ（Ｆ　Ｉ　ＦＯ）、２・・・リード／
ライト制御回路、４・・・ライトアドレスカウンタ、５
・・・リードアドレスカウンタ。 特許出願人　株式会社　リ　コ　ー

Claims (1)

【特許請求の範囲】
1. （１）書込指令信号が与えられたとき、指定されたアド
   レスの記憶素子、にデータを書き込み、読出指令信号が
   与えられたとき、指定されたアドレスの記憶素子からデ
   ータを読み出す先入れ先出し、あるいは先入れ後出し形
   式のメモリ装置と、データの書込指令信号と読出指令信
   号とを互いに異なるタイミングにかつ交互に発生させる
   リードライト制御回路とを備えたことを特徴とするメモ
   リ制御装置。