JPH05265701A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH05265701A JPH05265701A JP4060611A JP6061192A JPH05265701A JP H05265701 A JPH05265701 A JP H05265701A JP 4060611 A JP4060611 A JP 4060611A JP 6061192 A JP6061192 A JP 6061192A JP H05265701 A JPH05265701 A JP H05265701A
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- JP
- Japan
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- read
- signal
- external device
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Abstract
(57)【要約】
【目的】 書き込み、読み出し時の待ち時間をなくす。
【構成】 先読み／先書き制御信号がオンした場合に、
ライトポインタ２４及びリードポインタ２６におけるカ
ウントクロックの生成論理にｌａｔ＿ｆｕｌｌ又はｌａ
ｔ＿ｅｍｐｔｙを加える。書き込み、読み出しを行う外
部のプロセッサ等は、ｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅ
ｍｐｔｙがオンした場合これをウエイト信号として扱
い、オフした場合レディ信号として扱う。外部のプロセ
ッサ等が、ｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅｍｐｔｙを
検査せずに先に書き込み、読み出しを進めることが可能
になる。
ライトポインタ２４及びリードポインタ２６におけるカ
ウントクロックの生成論理にｌａｔ＿ｆｕｌｌ又はｌａ
ｔ＿ｅｍｐｔｙを加える。書き込み、読み出しを行う外
部のプロセッサ等は、ｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅ
ｍｐｔｙがオンした場合これをウエイト信号として扱
い、オフした場合レディ信号として扱う。外部のプロセ
ッサ等が、ｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅｍｐｔｙを
検査せずに先に書き込み、読み出しを進めることが可能
になる。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯ（First In F
irst Out）メモリに関し、特に外部プロセッサ等のプロ
トコトルへの対応に関する。
irst Out）メモリに関し、特に外部プロセッサ等のプロ
トコトルへの対応に関する。
【０００２】
【従来の技術】プロセッサ、コントローラ等が非同期に
動作しつつ、データの通信を行うシステムでは、これら
プロセッサ等の間のデータのやり取りにバッファを介在
させる。このバッファとしてＦＩＦＯメモリを用いる場
合、例えば図３に示されるような構成を採用する。
動作しつつ、データの通信を行うシステムでは、これら
プロセッサ等の間のデータのやり取りにバッファを介在
させる。このバッファとしてＦＩＦＯメモリを用いる場
合、例えば図３に示されるような構成を採用する。
【０００３】図３において１０で示されるのは、Ｎ個の
レジスタあるいはメモリを配列したメモリ部である。メ
モリ部１０においては、Ｎ個のレジスタ等が順序づけて
配列されており、各レジスタ等には０．１．…Ｎ−１の
番号が付与されている。また、このメモリ部１０へのデ
ータの書き込みのためライトポインタ１２が設けられて
おり、メモリ部１０からのデータの読み出しのためリー
ドポインタ１４及びマルチプレクサ（ＭＰＸ）１６が設
けられている。
レジスタあるいはメモリを配列したメモリ部である。メ
モリ部１０においては、Ｎ個のレジスタ等が順序づけて
配列されており、各レジスタ等には０．１．…Ｎ−１の
番号が付与されている。また、このメモリ部１０へのデ
ータの書き込みのためライトポインタ１２が設けられて
おり、メモリ部１０からのデータの読み出しのためリー
ドポインタ１４及びマルチプレクサ（ＭＰＸ）１６が設
けられている。
【０００４】ある外部装置（プロセッサ、コントローラ
等）がメモリ部１０にデータｉｎ＿ｄａｔａの書き込み
を行おうとする場合、この外部装置は書き込み信号Ｗｒ
をオンさせる。ライトポインタ１２はインクリメンタル
なカウンタであり、Ｗｒがオンしている期間、当該外部
装置のクロックｃｌｋ１を計数することにより、ｉｎ＿
ｄａｔａの書き込み先を指定する。従って、メモリ部１
０への書き込みは、レジスタ等の昇順に行われる。
等）がメモリ部１０にデータｉｎ＿ｄａｔａの書き込み
を行おうとする場合、この外部装置は書き込み信号Ｗｒ
をオンさせる。ライトポインタ１２はインクリメンタル
なカウンタであり、Ｗｒがオンしている期間、当該外部
装置のクロックｃｌｋ１を計数することにより、ｉｎ＿
ｄａｔａの書き込み先を指定する。従って、メモリ部１
０への書き込みは、レジスタ等の昇順に行われる。
【０００５】また、ある外部装置がメモリ部１０からデ
ータを読み出そうとする場合、この外部装置は読み出し
信号Ｒｄをオンさせる。リードポインタ１４もインクリ
メンタルなカウンタであり、当該外部装置のクロックｃ
ｌｋ２を計数することにより、データの読み出し元を指
定する。ＭＰＸ１６は、指定された読み出し元に書き込
まれているデータを出力すべきデータｏｕｔ＿ｄａｔａ
を選択する。従って、メモリ部１０からの読み出しも、
レジスタ等の昇順に行われる。
ータを読み出そうとする場合、この外部装置は読み出し
信号Ｒｄをオンさせる。リードポインタ１４もインクリ
メンタルなカウンタであり、当該外部装置のクロックｃ
ｌｋ２を計数することにより、データの読み出し元を指
定する。ＭＰＸ１６は、指定された読み出し元に書き込
まれているデータを出力すべきデータｏｕｔ＿ｄａｔａ
を選択する。従って、メモリ部１０からの読み出しも、
レジスタ等の昇順に行われる。
【０００６】このように、メモリ部１０への書き込み先
／読み出し元を昇順で指定可能にしているため、先に書
き込んだデータを先に読み出すという規則に従うＦＩＦ
Ｏメモリを実現でき、複数のプロセッサ間の通信を行う
ことが可能になる。また、それぞれｃｌｋ１，ｃｌｋ２
の計数により書き込み先／読み出し元を指定しているた
め、書き込みを行うプロセッサ等と読み出しを行うプロ
セッサ等とが非同期でも（すなわちｃｌｋ１とｃｌｋ２
の周波数、位相が正確に一致していなくても）よくな
る。
／読み出し元を昇順で指定可能にしているため、先に書
き込んだデータを先に読み出すという規則に従うＦＩＦ
Ｏメモリを実現でき、複数のプロセッサ間の通信を行う
ことが可能になる。また、それぞれｃｌｋ１，ｃｌｋ２
の計数により書き込み先／読み出し元を指定しているた
め、書き込みを行うプロセッサ等と読み出しを行うプロ
セッサ等とが非同期でも（すなわちｃｌｋ１とｃｌｋ２
の周波数、位相が正確に一致していなくても）よくな
る。
【０００７】ところで、書き込み先が読み出し元に接近
し、これ以上書き込むと未だ読み出されていないデータ
上に次のデータを書き込んでしまうこととなる状態は、
ＦＩＦＯメモリのフル状態と呼ばれる。逆に、メモリ部
１０上に書き込まれているデータはすでにすべて読み出
されており、書き込み側の外部装置がメモリ部１０の容
量Ｎをすべて使用可能な状態は、エンプティ状態と呼ば
れる。ＦＩＦＯメモリを使用してデータの通信を行おう
とするプロセッサ等は、これらの状態を知る必要があ
る。特に、フル状態の時に書き込みを行うとデータが失
われることとなり、データを受けとる側のプロセッサ等
の正確な動作に支障となる。
し、これ以上書き込むと未だ読み出されていないデータ
上に次のデータを書き込んでしまうこととなる状態は、
ＦＩＦＯメモリのフル状態と呼ばれる。逆に、メモリ部
１０上に書き込まれているデータはすでにすべて読み出
されており、書き込み側の外部装置がメモリ部１０の容
量Ｎをすべて使用可能な状態は、エンプティ状態と呼ば
れる。ＦＩＦＯメモリを使用してデータの通信を行おう
とするプロセッサ等は、これらの状態を知る必要があ
る。特に、フル状態の時に書き込みを行うとデータが失
われることとなり、データを受けとる側のプロセッサ等
の正確な動作に支障となる。
【０００８】図３の構成においては、このような問題に
対処すべくフラグチェッカ１８が用いられている。フラ
グチェッカ１８は、ライトポインタ１２及びリードポイ
ンタ１４の計数値、すなわち書き込み先及び読み出し元
を監視し、フル状態である場合にはフル信号ｆｕｌｌ
を、エンプティ状態である場合にはエンプティ信号ｅｍ
ｐｔｙを、それぞれ出力する。フラグチェッカ１８に付
設されているフリップフロップ（ＦＦ）２０及び２２
は、それぞれ書き込み側の外部装置又は読み出し側の外
部装置と同期してｆｕｌｌ又はｅｍｐｔｙを出力するた
めのゲートである。すなわち、ＦＦ２０はｃｌｋ１のタ
イミングでｆｕｌｌをラッチし、書き込み側の外部装置
はＦＦ２０によりラッチされたフル信号ｌａｔ＿ｆｕｌ
ｌを入力する。ＦＦ２２はｃｌｋ２のタイミングでｅｍ
ｐｔｙをラッチし、読み出し側の外部装置はＦＦ２２に
よりラッチされたエンプティ信号ｌａｔ＿ｅｍｐｔｙを
入力する。
対処すべくフラグチェッカ１８が用いられている。フラ
グチェッカ１８は、ライトポインタ１２及びリードポイ
ンタ１４の計数値、すなわち書き込み先及び読み出し元
を監視し、フル状態である場合にはフル信号ｆｕｌｌ
を、エンプティ状態である場合にはエンプティ信号ｅｍ
ｐｔｙを、それぞれ出力する。フラグチェッカ１８に付
設されているフリップフロップ（ＦＦ）２０及び２２
は、それぞれ書き込み側の外部装置又は読み出し側の外
部装置と同期してｆｕｌｌ又はｅｍｐｔｙを出力するた
めのゲートである。すなわち、ＦＦ２０はｃｌｋ１のタ
イミングでｆｕｌｌをラッチし、書き込み側の外部装置
はＦＦ２０によりラッチされたフル信号ｌａｔ＿ｆｕｌ
ｌを入力する。ＦＦ２２はｃｌｋ２のタイミングでｅｍ
ｐｔｙをラッチし、読み出し側の外部装置はＦＦ２２に
よりラッチされたエンプティ信号ｌａｔ＿ｅｍｐｔｙを
入力する。
【０００９】なお、フル信号等の発生時点は、外部装置
のプロトコルに応じて適宜設定できる（特願平４−８８
２３号参照）。
のプロトコルに応じて適宜設定できる（特願平４−８８
２３号参照）。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を採用する場合、書き込み／読み出しを行う外
部装置は、フル信号又はエンプティ信号を検査してから
書き込み／読み出しを行わねばならない。
うな構成を採用する場合、書き込み／読み出しを行う外
部装置は、フル信号又はエンプティ信号を検査してから
書き込み／読み出しを行わねばならない。
【００１１】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、書き込み／読み出
しを行う外部装置がフル信号又はエンプティ信号の検査
を書き込み／読み出しに先だって行う必要がないように
し、これにより、検査のために発生する待ち時間をなく
すことを目的とする。
とを課題としてなされたものであり、書き込み／読み出
しを行う外部装置がフル信号又はエンプティ信号の検査
を書き込み／読み出しに先だって行う必要がないように
し、これにより、検査のために発生する待ち時間をなく
すことを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明の請求項１は、フル信号発生時にライ
トポインタの計数動作を停止することを特徴とする。
るために、本発明の請求項１は、フル信号発生時にライ
トポインタの計数動作を停止することを特徴とする。
【００１３】また、本発明の請求項２は、エンプティ信
号発生時にリードポインタの計数動作を停止することを
特徴とする。
号発生時にリードポインタの計数動作を停止することを
特徴とする。
【００１４】そして、本発明の請求項３は、リードポイ
ンタ及びライトポインタが、外部装置からの先読み／先
書き制御信号に応じてエンプティ信号又はフル信号発生
時に計数動作を停止するか否かを切り換えることを特徴
とする。
ンタ及びライトポインタが、外部装置からの先読み／先
書き制御信号に応じてエンプティ信号又はフル信号発生
時に計数動作を停止するか否かを切り換えることを特徴
とする。
【００１５】
【作用】本発明の請求項１においては、ライトポインタ
の計数動作がフル信号発生時に停止する。従って、フル
信号は、メモリ部がフル状態であることを示すと共に、
ライトポインタの動作が停止している状態、すなわち書
き込み待ち状態を示している。書き込み側の外部装置
は、フル信号の発生により書き込み待ちを知ることがで
き、フル信号の消滅により書き込みレディを知ることが
できる。このように、フル信号が書き込み側の外部装置
に対してライトウエイト信号若しくはレディ信号として
働くことにより、当該外部装置が書き込みに先だってフ
ル信号の検査を行う必要がなくなり、待ち時間がなくな
る。
の計数動作がフル信号発生時に停止する。従って、フル
信号は、メモリ部がフル状態であることを示すと共に、
ライトポインタの動作が停止している状態、すなわち書
き込み待ち状態を示している。書き込み側の外部装置
は、フル信号の発生により書き込み待ちを知ることがで
き、フル信号の消滅により書き込みレディを知ることが
できる。このように、フル信号が書き込み側の外部装置
に対してライトウエイト信号若しくはレディ信号として
働くことにより、当該外部装置が書き込みに先だってフ
ル信号の検査を行う必要がなくなり、待ち時間がなくな
る。
【００１６】また、本発明の請求項２においては、リー
ドポインタの計数動作がエンプティ信号発生時に停止す
る。この場合も請求項１と同様に、エンプティ信号が読
み出し側の外部装置に対してリードウエイト信号若しく
はレディ信号として働き、当該外部装置が読み出しに先
だってエンプティ信号の検査を行う必要がなくなり、待
ち時間がなくなる。
ドポインタの計数動作がエンプティ信号発生時に停止す
る。この場合も請求項１と同様に、エンプティ信号が読
み出し側の外部装置に対してリードウエイト信号若しく
はレディ信号として働き、当該外部装置が読み出しに先
だってエンプティ信号の検査を行う必要がなくなり、待
ち時間がなくなる。
【００１７】そして、本発明の請求項３においては、先
読み／先書き制御信号によりリードポインタ及びライト
ポインタの計数論理が切り換えられる。すなわち、書き
込み／読み出しを行う外部装置のプロトコロルとして、
書き込み／読み出しに先立ちフル信号／エンプティ信号
を検査する従来型のプロトコルと、検査せずに先に書き
込み／読み出しを行い、フル信号／エンプティ信号によ
り待ち状態が知らされない限り書き込み／読み出しを継
続するプロトコルと、が許容され、両プロトコルに対応
可能となる。
読み／先書き制御信号によりリードポインタ及びライト
ポインタの計数論理が切り換えられる。すなわち、書き
込み／読み出しを行う外部装置のプロトコロルとして、
書き込み／読み出しに先立ちフル信号／エンプティ信号
を検査する従来型のプロトコルと、検査せずに先に書き
込み／読み出しを行い、フル信号／エンプティ信号によ
り待ち状態が知らされない限り書き込み／読み出しを継
続するプロトコルと、が許容され、両プロトコルに対応
可能となる。
【００１８】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
【００１９】図１には、本発明の一実施例に係るＦＩＦ
Ｏメモリの構成が示されている。この実施例が従来例と
構成上異なる点は、先読み／先書き制御信号がオンした
場合とオフした場合とで計数論理を切り換えるライトポ
インタ２４及びリードポインタ２６を用いた点である。
Ｏメモリの構成が示されている。この実施例が従来例と
構成上異なる点は、先読み／先書き制御信号がオンした
場合とオフした場合とで計数論理を切り換えるライトポ
インタ２４及びリードポインタ２６を用いた点である。
【００２０】すなわち、先読み／先書き制御信号がオフ
している状態では、ライトポインタ２４及びリードポイ
ンタ２６は、従来例と同様にＷｒ若しくはＲｄ及びｃｌ
ｋ１若しくはｃｌｋ２により計数を実行する。より詳細
には、カウントクロックｗｒ又はｒｄをＷｒとｃｌｋ１
のＡＮＤ又はＲｄとｃｌｋ２のＡＮＤにより生成し、こ
のカウントクロックｗｒ又はｒｄの計数により書き込み
先／読み出し元の指定を実行する。
している状態では、ライトポインタ２４及びリードポイ
ンタ２６は、従来例と同様にＷｒ若しくはＲｄ及びｃｌ
ｋ１若しくはｃｌｋ２により計数を実行する。より詳細
には、カウントクロックｗｒ又はｒｄをＷｒとｃｌｋ１
のＡＮＤ又はＲｄとｃｌｋ２のＡＮＤにより生成し、こ
のカウントクロックｗｒ又はｒｄの計数により書き込み
先／読み出し元の指定を実行する。
【００２１】逆に、先読み／先書き制御信号がオンして
いる状態では、ライトポインタ２４及びリードポインタ
２６は、さらにｌａｔ＿ｆｕｌｌ及びｌａｔ＿ｅｍｐｔ
ｙをカウントクロックｗｒ，ｒｄの生成論理に含める。
例えばライトポインタ２４は、Ｗｒ、ｃｌｋ１、及びＮ
ＯＴ（ｌａｔ＿ｆｕｌｌ）のＡＮＤによりカウントクロ
ックｗｒを生成し、リードポインタ２６は、Ｒｄ、ｃｌ
ｋ２及びＮＯＴ（ｌａｔ＿ｅｍｐｔｙ）のＡＮＤにより
カウントクロックｒｄを生成する。
いる状態では、ライトポインタ２４及びリードポインタ
２６は、さらにｌａｔ＿ｆｕｌｌ及びｌａｔ＿ｅｍｐｔ
ｙをカウントクロックｗｒ，ｒｄの生成論理に含める。
例えばライトポインタ２４は、Ｗｒ、ｃｌｋ１、及びＮ
ＯＴ（ｌａｔ＿ｆｕｌｌ）のＡＮＤによりカウントクロ
ックｗｒを生成し、リードポインタ２６は、Ｒｄ、ｃｌ
ｋ２及びＮＯＴ（ｌａｔ＿ｅｍｐｔｙ）のＡＮＤにより
カウントクロックｒｄを生成する。
【００２２】図２には、この実施例の動作の一例が示さ
れている。この図に示される動作は先読み／先書き制御
信号がオンしている場合の動作である。
れている。この図に示される動作は先読み／先書き制御
信号がオンしている場合の動作である。
【００２３】この図に示されるように、メモリ部１０が
フル状態でなく従ってｌａｔ＿ｆｕｌｌが発生していな
い時点で書き込み側の外部装置によりＷｒが発生したと
する（ｔ０）。すると、その直後に到来するｃｌｋの立
上がりでライトポインタ２４のカウントクロックｗｒが
立上がり（ｔ１）、ライトポインタ２４はｗｒを計数す
る。これに応じてメモリ部１０に書き込みが行われ、そ
の結果フル状態となった場合、フラグチェッカ１８はこ
れに応じてｆｕｌｌを発生させる。このｆｕｌｌは、次
のｃｌｋ１の立上がりでＦＦ２０によりラッチされる
（ｔ２）。
フル状態でなく従ってｌａｔ＿ｆｕｌｌが発生していな
い時点で書き込み側の外部装置によりＷｒが発生したと
する（ｔ０）。すると、その直後に到来するｃｌｋの立
上がりでライトポインタ２４のカウントクロックｗｒが
立上がり（ｔ１）、ライトポインタ２４はｗｒを計数す
る。これに応じてメモリ部１０に書き込みが行われ、そ
の結果フル状態となった場合、フラグチェッカ１８はこ
れに応じてｆｕｌｌを発生させる。このｆｕｌｌは、次
のｃｌｋ１の立上がりでＦＦ２０によりラッチされる
（ｔ２）。
【００２４】書き込み側の外部装置は、先読み／先書き
制御信号をオンさせている場合、ｌａｔ＿ｆｕｌｌを先
だって検査することなくメモリ部１０にｉｎ＿ｄａｔａ
を供給する。時刻ｔ２においてｌａｔ＿ｆｕｌｌが発生
すると、当該外部装置はこれをウエイト信号として入力
し、メモリ部１０へのｉｎ＿ｄａｔａの出力を停止す
る。
制御信号をオンさせている場合、ｌａｔ＿ｆｕｌｌを先
だって検査することなくメモリ部１０にｉｎ＿ｄａｔａ
を供給する。時刻ｔ２においてｌａｔ＿ｆｕｌｌが発生
すると、当該外部装置はこれをウエイト信号として入力
し、メモリ部１０へのｉｎ＿ｄａｔａの出力を停止す
る。
【００２５】さらに、その後読み出し側の外部装置がＲ
ｄを発生させると（ｔ３）、その直後のｃｌｋ２の立ち
下がりでリードポインタ２６のカウントクロックｒｄが
立上がり（ｔ４）、読み出しが実行される。すると、メ
モリ部１０はフル状態ではなくなるため、フラグチェッ
カ１８はｆｕｌｌをオフさせる。ＦＦ２０は、これを次
のｃｌｋ１の立上がりでラッチする（ｔ５）。
ｄを発生させると（ｔ３）、その直後のｃｌｋ２の立ち
下がりでリードポインタ２６のカウントクロックｒｄが
立上がり（ｔ４）、読み出しが実行される。すると、メ
モリ部１０はフル状態ではなくなるため、フラグチェッ
カ１８はｆｕｌｌをオフさせる。ＦＦ２０は、これを次
のｃｌｋ１の立上がりでラッチする（ｔ５）。
【００２６】ライトポインタ２４は、ｌａｔ＿ｆｕｌｌ
がオフしたため、これに応じてｗｒを発生させる
（ｔ６）。書き込み側の外部装置は、ｌａｔ＿ｆｕｌｌ
のオフをレディ信号として入力し、メモリ部１０にｉｎ
＿ｄａｔａを与える。書き込みが終了すると、書き込み
側の外部装置はＷｒをオフさせ、これに応じてｗｒも停
止する。
がオフしたため、これに応じてｗｒを発生させる
（ｔ６）。書き込み側の外部装置は、ｌａｔ＿ｆｕｌｌ
のオフをレディ信号として入力し、メモリ部１０にｉｎ
＿ｄａｔａを与える。書き込みが終了すると、書き込み
側の外部装置はＷｒをオフさせ、これに応じてｗｒも停
止する。
【００２７】このように、本実施例によれば、外部装置
がｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅｍｐｔｙを検査する
ことなくデータの書き込み／読み出しを行うことができ
る。これにより、書き込み／読み出しに先立つ検査に要
していた時間、すなわち待ち時間が減少し、特に少量の
データを繰り返し転送する場合等、高速化が顕著とな
る。また、先読み／先書き制御信号により、従来のプロ
トコル及び上述した先読み／先書きプロトコルのいずれ
にも対応可能となる。
がｌａｔ＿ｆｕｌｌ又はｌａｔ＿ｅｍｐｔｙを検査する
ことなくデータの書き込み／読み出しを行うことができ
る。これにより、書き込み／読み出しに先立つ検査に要
していた時間、すなわち待ち時間が減少し、特に少量の
データを繰り返し転送する場合等、高速化が顕著とな
る。また、先読み／先書き制御信号により、従来のプロ
トコル及び上述した先読み／先書きプロトコルのいずれ
にも対応可能となる。
【００２８】
【発明の効果】以上説明したように、本発明の請求項１
によれば、ライトポインタの計数動作をフル信号発生時
に停止させるようにしたため、書き込み側の外部装置の
プロトコルとして、フル信号をライトウエイト信号若し
くはレディ信号として用いるプロトコルが可能になる。
これにより、当該外部装置が書き込みに先だってフル信
号の検査を行う必要がなくなり、待ち時間がなくなる。
によれば、ライトポインタの計数動作をフル信号発生時
に停止させるようにしたため、書き込み側の外部装置の
プロトコルとして、フル信号をライトウエイト信号若し
くはレディ信号として用いるプロトコルが可能になる。
これにより、当該外部装置が書き込みに先だってフル信
号の検査を行う必要がなくなり、待ち時間がなくなる。
【００２９】また、本発明の請求項２によれば、リード
ポインタの計数動作をエンプティ信号発生時に停止させ
るようにしたため、読み出し側の外部装置のプロトコル
として、エンプティ信号をリードウエイト信号若しくは
レディ信号として用いるプロトコルが可能になる。これ
により、当該外部装置が読み出しに先だってエンプティ
信号の検査を行う必要がなくなり、待ち時間がなくな
る。
ポインタの計数動作をエンプティ信号発生時に停止させ
るようにしたため、読み出し側の外部装置のプロトコル
として、エンプティ信号をリードウエイト信号若しくは
レディ信号として用いるプロトコルが可能になる。これ
により、当該外部装置が読み出しに先だってエンプティ
信号の検査を行う必要がなくなり、待ち時間がなくな
る。
【００３０】そして、本発明の請求項３によれば、先読
み／先書き制御信号によりリードポインタ及びライトポ
インタの計数論理が切り換えられるため、従来型のプロ
トコルと請求項１又は２により可能となるプロトコロル
のいずれにも対応可能となる。
み／先書き制御信号によりリードポインタ及びライトポ
インタの計数論理が切り換えられるため、従来型のプロ
トコルと請求項１又は２により可能となるプロトコロル
のいずれにも対応可能となる。
【図１】本発明の一実施例に係るＦＩＦＯメモリの構成
を示すブロック図である。
を示すブロック図である。
【図２】この実施例の先読み／先書き制御信号オン時の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図３】一従来例に係るＦＩＦＯメモリの構成を示すブ
ロック図である。
ロック図である。
１０ メモリ部 １６ ＭＰＸ １８ フラグチェッカ ２０，２２ ＦＦ ２４ ライトポインタ ２６ リードポインタ ｉｎ＿ｄａｔａ 書き込むデータ ｏｕｔ＿ｄａｔａ 読み出すデータ Ｗｒ 書き込み信号 Ｒｄ 読み出し信号 ｃｌｋ１ 書き込みクロック ｃｌｋ２ 読み出しクロック ｆｕｌｌ フル信号 ｅｍｐｔｙ エンプティ信号 ｌａｔ＿ｆｕｌｌ 書き込みクロックと同期させたフル
信号 ｌａｔ＿ｅｍｐｔｙ 読み出しクロックと同期させたエ
ンプティ信号 ｗｒ ライトポインタのカウントクロック ｒｄ リードポインタのカウントクロック
信号 ｌａｔ＿ｅｍｐｔｙ 読み出しクロックと同期させたエ
ンプティ信号 ｗｒ ライトポインタのカウントクロック ｒｄ リードポインタのカウントクロック
フロントページの続き (72)発明者 山戸 佐知男 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 三浦 浩 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (3)
- 【請求項１】 外部装置からの情報を記憶する記憶手段
を複数個順序配列したメモリ部と、外部装置からの書き
込み信号に応じかつ当該外部装置と同期して計数を行い
メモリ部への書き込み先を指定するライトポインタと、
外部装置からの読み出し信号に応じかつ当該外部装置と
同期して計数を行いメモリ部からの読み出し元を指定す
るリードポインタと、ライトポインタ及びリードポイン
タにより指定される書き込み先と読み出し元の比較によ
りメモリ部がフル状態であるか否かを判別し、フル状態
である場合にはフル信号を出力するフラグチェッカと、
を備えるＦＩＦＯメモリにおいて、 ライトポインタが、フル信号発生時には計数動作を停止
することを特徴とするＦＩＦＯメモリ。 - 【請求項２】 外部装置からの情報を記憶する記憶手段
を複数個順序配列したメモリ部と、外部装置からの書き
込み信号に応じかつ当該外部装置と同期して計数を行い
メモリ部への書き込み先を指定するライトポインタと、
外部装置からの読み出し信号に応じかつ当該外部装置と
同期して計数を行いメモリ部からの読み出し元を指定す
るリードポインタと、ライトポインタ及びリードポイン
タにより指定される書き込み先と読み出し元の比較によ
りメモリ部がエンプティ状態であるか否かを判別し、エ
ンプティ状態である場合にはエンプティ信号を出力する
フラグチェッカと、を備えるＦＩＦＯメモリにおいて、 リードポインタが、エンプティ信号発生時には計数動作
を停止することを特徴とするＦＩＦＯメモリ。 - 【請求項３】 請求項１又は２記載のＦＩＦＯメモリに
おいて、 リードポインタ及びライトポインタが、外部装置からの
先読み／先書き制御信号に応じてエンプティ信号又はフ
ル信号発生時に計数動作を停止するか否かを切り換える
ことを特徴とするＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060611A JPH05265701A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060611A JPH05265701A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265701A true JPH05265701A (ja) | 1993-10-15 |
Family
ID=13147240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060611A Pending JPH05265701A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011175429A (ja) * | 2010-02-24 | 2011-09-08 | Fujitsu Semiconductor Ltd | メモリコントローラ及び情報処理装置 |
| US8713247B2 (en) | 2005-09-20 | 2014-04-29 | Hiroki Fujisawa | Data transfer operation completion detection circuit and semiconductor memory device provided therewith |
| US8806130B2 (en) | 2009-04-02 | 2014-08-12 | Fujitsu Semiconductor Limited | Memory access device outputting transfer request |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418247A (en) * | 1977-07-11 | 1979-02-10 | Fuji Electric Co Ltd | Data buffering device |
-
1992
- 1992-03-17 JP JP4060611A patent/JPH05265701A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418247A (en) * | 1977-07-11 | 1979-02-10 | Fuji Electric Co Ltd | Data buffering device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8713247B2 (en) | 2005-09-20 | 2014-04-29 | Hiroki Fujisawa | Data transfer operation completion detection circuit and semiconductor memory device provided therewith |
| US8751694B2 (en) | 2005-09-20 | 2014-06-10 | Hiroki Fujisawa | Data transfer operation completion detection circuit and semiconductor memory device provided therewith |
| US8806130B2 (en) | 2009-04-02 | 2014-08-12 | Fujitsu Semiconductor Limited | Memory access device outputting transfer request |
| JP2011175429A (ja) * | 2010-02-24 | 2011-09-08 | Fujitsu Semiconductor Ltd | メモリコントローラ及び情報処理装置 |
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