JPH07253920A - Ｆｉｆｏ ｒａｍ コントローラ - Google Patents
Ｆｉｆｏ ｒａｍ コントローラInfo
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- JPH07253920A JPH07253920A JP6042944A JP4294494A JPH07253920A JP H07253920 A JPH07253920 A JP H07253920A JP 6042944 A JP6042944 A JP 6042944A JP 4294494 A JP4294494 A JP 4294494A JP H07253920 A JPH07253920 A JP H07253920A
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- write
- sram
- control circuit
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Abstract
(57)【要約】
【目的】この発明は、リード要求とライト要求とが連続
して競合した場合に、ＳＲＡＭの使用効率を高め実用上
十分な対処を行なうことができるＦＩＦＯ ＲＡＭ コ
ントローラを提供することを目的としている。 【構成】ＳＲＡＭをＦＩＦＯバッファに利用できるよう
に、該ＳＲＡＭに対するライトアドレス及びリードアド
レスの発生やライト動作とリード動作とのアービトレー
ションを行なうＦＩＦＯ ＲＡＭ コントローラにおい
て、ライトアドレス及びリードアドレスに基づいてＳＲ
ＡＭの全容量に対する使用量の割合を算出する演算手段
と、この演算手段で算出された割合に基づいてライト動
作とリード動作とのプライオリティレベルを制御する制
御手段とを備えている。
して競合した場合に、ＳＲＡＭの使用効率を高め実用上
十分な対処を行なうことができるＦＩＦＯ ＲＡＭ コ
ントローラを提供することを目的としている。 【構成】ＳＲＡＭをＦＩＦＯバッファに利用できるよう
に、該ＳＲＡＭに対するライトアドレス及びリードアド
レスの発生やライト動作とリード動作とのアービトレー
ションを行なうＦＩＦＯ ＲＡＭ コントローラにおい
て、ライトアドレス及びリードアドレスに基づいてＳＲ
ＡＭの全容量に対する使用量の割合を算出する演算手段
と、この演算手段で算出された割合に基づいてライト動
作とリード動作とのプライオリティレベルを制御する制
御手段とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ（Static R
andom Access Memory ）をＦＩＦＯ（FirstIn First Ou
t）バッファに利用できるようにするためのＦＩＦＯ
ＲＡＭ コントローラの改良に関する。
andom Access Memory ）をＦＩＦＯ（FirstIn First Ou
t）バッファに利用できるようにするためのＦＩＦＯ
ＲＡＭ コントローラの改良に関する。
【０００２】
【従来の技術】周知のように、近年開発されている通信
機器や画像情報機器等においては、ＦＩＦＯバッファを
備えるものが多く出現してきている。この場合、ＦＩＦ
Ｏバッファに使用される専用ＲＡＭは、データの書き込
み及び読み出しに高速性が要求されることから、例えば
リードタイムが５０ｎｓ以下のものがほとんどであり、
非常に高価なものとなっている。
機器や画像情報機器等においては、ＦＩＦＯバッファを
備えるものが多く出現してきている。この場合、ＦＩＦ
Ｏバッファに使用される専用ＲＡＭは、データの書き込
み及び読み出しに高速性が要求されることから、例えば
リードタイムが５０ｎｓ以下のものがほとんどであり、
非常に高価なものとなっている。
【０００３】ところで、システムによっては、ＦＩＦＯ
バッファに使用するＲＡＭとして、上述した専用ＲＡＭ
ほどの高速性は必要としないが、大記憶容量を有するＲ
ＡＭを必要とする場合がある。そこで、従来より、この
ような場合に普通のＳＲＡＭをＦＩＦＯバッファに利用
することができるように、そのアドレスやリード及びラ
イト動作のアービトレーションを行なえるＦＩＦＯ Ｒ
ＡＭ コントローラと称される制御ＩＣ（集積回路）が
開発されている。つまり、このＦＩＦＯ ＲＡＭ コン
トローラを使用することにより、普通のＳＲＡＭをあた
かもＦＩＦＯバッファの専用ＲＡＭの如く利用すること
ができるようになる。
バッファに使用するＲＡＭとして、上述した専用ＲＡＭ
ほどの高速性は必要としないが、大記憶容量を有するＲ
ＡＭを必要とする場合がある。そこで、従来より、この
ような場合に普通のＳＲＡＭをＦＩＦＯバッファに利用
することができるように、そのアドレスやリード及びラ
イト動作のアービトレーションを行なえるＦＩＦＯ Ｒ
ＡＭ コントローラと称される制御ＩＣ（集積回路）が
開発されている。つまり、このＦＩＦＯ ＲＡＭ コン
トローラを使用することにより、普通のＳＲＡＭをあた
かもＦＩＦＯバッファの専用ＲＡＭの如く利用すること
ができるようになる。
【０００４】図４は、このような従来のＦＩＦＯ ＲＡ
Ｍ コントローラを使用したＦＩＦＯバッファを示して
いる。ここで説明するＦＩＦＯバッファは、ＣＰＵ（中
央演算処理装置）システムＡから出力されるデータを、
ＣＰＵシステムＢに転送する動作を行なうもので、ＦＩ
ＦＯ ＲＡＭ コントローラ１１と、ＦＩＦＯバッファ
に入力されるデータを保持するためのライトデータレジ
スタ１２と、ＦＩＦＯバッファから出力されるデータを
保持するためのリードデータレジスタ１３と、ＦＩＦＯ
ＲＡＭ コントローラ１１の制御に基づいて、ライト
データレジスタ１２に保持されたデータが書き込まれる
とともに、書き込まれたデータをリードデータレジスタ
１３に読み出すＳＲＡＭ１４とから構成されている。
Ｍ コントローラを使用したＦＩＦＯバッファを示して
いる。ここで説明するＦＩＦＯバッファは、ＣＰＵ（中
央演算処理装置）システムＡから出力されるデータを、
ＣＰＵシステムＢに転送する動作を行なうもので、ＦＩ
ＦＯ ＲＡＭ コントローラ１１と、ＦＩＦＯバッファ
に入力されるデータを保持するためのライトデータレジ
スタ１２と、ＦＩＦＯバッファから出力されるデータを
保持するためのリードデータレジスタ１３と、ＦＩＦＯ
ＲＡＭ コントローラ１１の制御に基づいて、ライト
データレジスタ１２に保持されたデータが書き込まれる
とともに、書き込まれたデータをリードデータレジスタ
１３に読み出すＳＲＡＭ１４とから構成されている。
【０００５】ここで、ＦＩＦＯ ＲＡＭ コントローラ
１１は、ＳＲＡＭ１４に対するライトアドレスを発生す
るライトアドレスカウンタ１５と、ＳＲＡＭ１４に対す
るリードアドレスを発生するリードアドレスカウンタ１
６と、これらライトアドレスカウンタ１５及びリードア
ドレスカウンタ１６から出力されるライトアドレス及び
リードアドレスを、選択的にＳＲＡＭ１４に導くための
アドレスマルチプレクサ１７とを備えている。
１１は、ＳＲＡＭ１４に対するライトアドレスを発生す
るライトアドレスカウンタ１５と、ＳＲＡＭ１４に対す
るリードアドレスを発生するリードアドレスカウンタ１
６と、これらライトアドレスカウンタ１５及びリードア
ドレスカウンタ１６から出力されるライトアドレス及び
リードアドレスを、選択的にＳＲＡＭ１４に導くための
アドレスマルチプレクサ１７とを備えている。
【０００６】また、ＦＩＦＯ ＲＡＭ コントローラ１
１は、上記ライトアドレスカウンタ１５及びリードアド
レスカウンタ１６から出力されるライトアドレス及びリ
ードアドレスに基づいて、ＳＲＡＭ１４の使用容量をカ
ウントするステータスアドレスカウンタ１８と、このス
テータスアドレスカウンタ１８の出力カウント値に基づ
いて、ＳＲＡＭ１４の使用状況に対応したフラグを生成
し、ＣＰＵシステムＢに出力するフラグ生成回路１９と
を備えている。
１は、上記ライトアドレスカウンタ１５及びリードアド
レスカウンタ１６から出力されるライトアドレス及びリ
ードアドレスに基づいて、ＳＲＡＭ１４の使用容量をカ
ウントするステータスアドレスカウンタ１８と、このス
テータスアドレスカウンタ１８の出力カウント値に基づ
いて、ＳＲＡＭ１４の使用状況に対応したフラグを生成
し、ＣＰＵシステムＢに出力するフラグ生成回路１９と
を備えている。
【０００７】さらに、ＦＩＦＯ ＲＡＭ コントローラ
１１は、上記ライトアドレスカウンタ１５，リードアド
レスカウンタ１６，アドレスマルチプレクサ１７，ステ
ータスアドレスカウンタ１８及びフラグ生成回路１９の
動作を総括的に制御するとともに、上記ライトデータレ
ジスタ１２，リードデータレジスタ１３及びＳＲＡＭ１
４の動作を総括的に制御し、かつ、ＣＰＵシステムＡ，
Ｂとの制御データの交換も行なうことで、ＦＩＦＯバッ
ファとしての機能を実現させる主制御回路２０を備えて
いる。
１１は、上記ライトアドレスカウンタ１５，リードアド
レスカウンタ１６，アドレスマルチプレクサ１７，ステ
ータスアドレスカウンタ１８及びフラグ生成回路１９の
動作を総括的に制御するとともに、上記ライトデータレ
ジスタ１２，リードデータレジスタ１３及びＳＲＡＭ１
４の動作を総括的に制御し、かつ、ＣＰＵシステムＡ，
Ｂとの制御データの交換も行なうことで、ＦＩＦＯバッ
ファとしての機能を実現させる主制御回路２０を備えて
いる。
【０００８】図５（ａ），（ｂ）は、それぞれＳＲＡＭ
１４に対してデータの書き込み及び読み出しを行なう際
の、ＦＩＦＯ ＲＡＭ コントローラ１１の基本的な動
作を示している。まず、ＳＲＡＭ１４に対するデータの
書き込み時において、ＣＰＵシステムＡから発生される
ライト要求信号ＷＲＥＱがアクティブ（Ｌレベル）にな
ると、主制御回路２０は、このライト要求信号ＷＲＥＱ
を非同期にラッチした後、さらに主制御回路２０内で発
生するサンプリングクロックＣＬＫで同期化する。同時
に、主制御回路２０は、ＣＰＵシステムＡに出力してい
るライトレディ信号ＷＲＤＹを非アクティブ（Ｌレベ
ル）とし、次のライト要求が受け付けられない状態であ
ることを示す。
１４に対してデータの書き込み及び読み出しを行なう際
の、ＦＩＦＯ ＲＡＭ コントローラ１１の基本的な動
作を示している。まず、ＳＲＡＭ１４に対するデータの
書き込み時において、ＣＰＵシステムＡから発生される
ライト要求信号ＷＲＥＱがアクティブ（Ｌレベル）にな
ると、主制御回路２０は、このライト要求信号ＷＲＥＱ
を非同期にラッチした後、さらに主制御回路２０内で発
生するサンプリングクロックＣＬＫで同期化する。同時
に、主制御回路２０は、ＣＰＵシステムＡに出力してい
るライトレディ信号ＷＲＤＹを非アクティブ（Ｌレベ
ル）とし、次のライト要求が受け付けられない状態であ
ることを示す。
【０００９】その後、主制御回路２０は、ライトデータ
レジスタ１１に対してライトレジスタクロックＷＲＥＧ
ＣＫとライトコントロール信号Ｗとを発生する。このう
ち、ライトコントロール信号Ｗは、ＳＲＡＭ１４にも供
給される。ライトレジスタクロックＷＲＥＧＣＫは、ラ
イトデータレジスタ１１にＣＰＵシステムＡから出力さ
れるデータを保持させるためのクロック信号である。ま
た、ライトコントロール信号Ｗは、アクティブ（Ｌレベ
ル）のとき、ライトデータレジスタ１１に対してアウト
プットイネーブルとなるとともに、ＳＲＡＭ１４に対し
てライトイネーブルとなる。
レジスタ１１に対してライトレジスタクロックＷＲＥＧ
ＣＫとライトコントロール信号Ｗとを発生する。このう
ち、ライトコントロール信号Ｗは、ＳＲＡＭ１４にも供
給される。ライトレジスタクロックＷＲＥＧＣＫは、ラ
イトデータレジスタ１１にＣＰＵシステムＡから出力さ
れるデータを保持させるためのクロック信号である。ま
た、ライトコントロール信号Ｗは、アクティブ（Ｌレベ
ル）のとき、ライトデータレジスタ１１に対してアウト
プットイネーブルとなるとともに、ＳＲＡＭ１４に対し
てライトイネーブルとなる。
【００１０】このとき、ＳＲＡＭ１４には、ライトアド
レスカウンタ１５から出力されたライトアドレスが、ア
ドレスマルチプレクサ１７を介して供給されている。こ
のため、ＳＲＡＭ１４は、サイプリングクロックＣＬＫ
の最初のサンプリング点の次のサンプリング点から２ク
ロックの間がライトサイクルとなり、ライトデータレジ
スタ１１から出力されたデータが、ライトアドレスカウ
ンタ１５から出力されたライトアドレスに書き込まれ
る。
レスカウンタ１５から出力されたライトアドレスが、ア
ドレスマルチプレクサ１７を介して供給されている。こ
のため、ＳＲＡＭ１４は、サイプリングクロックＣＬＫ
の最初のサンプリング点の次のサンプリング点から２ク
ロックの間がライトサイクルとなり、ライトデータレジ
スタ１１から出力されたデータが、ライトアドレスカウ
ンタ１５から出力されたライトアドレスに書き込まれ
る。
【００１１】次に、ＳＲＡＭ１４に対するデータの読み
出し時において、ＣＰＵシステムＢから発生されるリー
ド要求信号ＲＲＥＱがアクティブ（Ｌレベル）になる
と、主制御回路２０は、このリード要求信号ＲＲＥＱを
非同期にラッチした後、さらに主制御回路２０内で発生
するサンプリングクロックＣＬＫで同期化する。同時
に、主制御回路２０は、ＣＰＵシステムＢに出力してい
るリードレディ信号ＲＲＤＹを非アクティブ（Ｌレベ
ル）とし、次のリード要求が受け付けられない状態であ
ることを示す。
出し時において、ＣＰＵシステムＢから発生されるリー
ド要求信号ＲＲＥＱがアクティブ（Ｌレベル）になる
と、主制御回路２０は、このリード要求信号ＲＲＥＱを
非同期にラッチした後、さらに主制御回路２０内で発生
するサンプリングクロックＣＬＫで同期化する。同時
に、主制御回路２０は、ＣＰＵシステムＢに出力してい
るリードレディ信号ＲＲＤＹを非アクティブ（Ｌレベ
ル）とし、次のリード要求が受け付けられない状態であ
ることを示す。
【００１２】その後、主制御回路２０は、リードデータ
レジスタ１３に対してリードレジスタクロックＲＲＥＧ
ＣＫを発生する。リードレジスタクロックＲＲＥＧＣＫ
は、リードデータレジスタ１３にＳＲＡＭ１４から読み
出されたデータを保持させるためのクロック信号であ
る。また、ライトコントロール信号Ｗは、非アクティブ
（Ｈレベル）となっており、ＳＲＡＭ１４に対してリー
ドイネーブルとなっている。
レジスタ１３に対してリードレジスタクロックＲＲＥＧ
ＣＫを発生する。リードレジスタクロックＲＲＥＧＣＫ
は、リードデータレジスタ１３にＳＲＡＭ１４から読み
出されたデータを保持させるためのクロック信号であ
る。また、ライトコントロール信号Ｗは、非アクティブ
（Ｈレベル）となっており、ＳＲＡＭ１４に対してリー
ドイネーブルとなっている。
【００１３】このとき、ＳＲＡＭ１４には、リードアド
レスカウンタ１６から出力されたリードアドレスが、ア
ドレスマルチプレクサ１７を介して供給されている。こ
のため、ＳＲＡＭ１４は、サイプリングクロックＣＬＫ
の最初のサンプリング点の次のサンプリング点から２ク
ロックの間がリードサイクルとなり、ＳＲＡＭ１４から
読み出されたデータがリードデータレジスタ１３に保持
され、その後、ＣＰＵシステムＢに転送されるようにな
る。
レスカウンタ１６から出力されたリードアドレスが、ア
ドレスマルチプレクサ１７を介して供給されている。こ
のため、ＳＲＡＭ１４は、サイプリングクロックＣＬＫ
の最初のサンプリング点の次のサンプリング点から２ク
ロックの間がリードサイクルとなり、ＳＲＡＭ１４から
読み出されたデータがリードデータレジスタ１３に保持
され、その後、ＣＰＵシステムＢに転送されるようにな
る。
【００１４】ここで、上記のような構成のＦＩＦＯバッ
ファでは、ＳＲＡＭ１４に対して当然にリード動作とラ
イト動作との競合状態が発生することになるが、この競
合状態への対処として、ＦＩＦＯ ＲＡＭ コントロー
ラ１１では、リードプライオリティ，ライトプライオリ
ティ及びノンプライオリティの３種類のモードを選択す
ることができるようになっている。すなわち、サンプリ
ング時において、リード要求とライト要求とが連続して
競合した場合に、リードプライオリティはリード要求を
優先させ、ライトプライオリティはライト要求を優先さ
せるようにしたものであり、ノンプライオリティはリー
ド動作とライト動作とを交互に発生させるようにしたも
のである。
ファでは、ＳＲＡＭ１４に対して当然にリード動作とラ
イト動作との競合状態が発生することになるが、この競
合状態への対処として、ＦＩＦＯ ＲＡＭ コントロー
ラ１１では、リードプライオリティ，ライトプライオリ
ティ及びノンプライオリティの３種類のモードを選択す
ることができるようになっている。すなわち、サンプリ
ング時において、リード要求とライト要求とが連続して
競合した場合に、リードプライオリティはリード要求を
優先させ、ライトプライオリティはライト要求を優先さ
せるようにしたものであり、ノンプライオリティはリー
ド動作とライト動作とを交互に発生させるようにしたも
のである。
【００１５】しかしながら、上記のような従来のＦＩＦ
Ｏ ＲＡＭ コントローラ１１では、リード要求とライ
ト要求とが連続して競合した場合に、例えばライトプラ
イオリティのモードを選択するとＳＲＡＭ１４がすぐに
フル（満杯）状態になり、リードプライオリティのモー
ドを選択するとＳＲＡＭ１４がすぐにエンプティ（空）
状態になるという問題が生じている。また、ノンプライ
オリティのモードを選択しても、競合状態が始まったと
きのＳＲＡＭ１４の使用状態がほぼ維持されるだけで、
ＳＲＡＭ１４の使用効率の点からみても、ＦＩＦＯバッ
ファ全体の動作効率の点からみても、好ましい使用形態
ではない。
Ｏ ＲＡＭ コントローラ１１では、リード要求とライ
ト要求とが連続して競合した場合に、例えばライトプラ
イオリティのモードを選択するとＳＲＡＭ１４がすぐに
フル（満杯）状態になり、リードプライオリティのモー
ドを選択するとＳＲＡＭ１４がすぐにエンプティ（空）
状態になるという問題が生じている。また、ノンプライ
オリティのモードを選択しても、競合状態が始まったと
きのＳＲＡＭ１４の使用状態がほぼ維持されるだけで、
ＳＲＡＭ１４の使用効率の点からみても、ＦＩＦＯバッ
ファ全体の動作効率の点からみても、好ましい使用形態
ではない。
【００１６】
【発明が解決しようとする課題】以上のように、従来の
ＦＩＦＯ ＲＡＭ コントローラでは、リード要求とラ
イト要求とが連続して競合した場合の対処が実用上十分
なものではなく、ＳＲＡＭの使用効率が悪いという問題
を有している。
ＦＩＦＯ ＲＡＭ コントローラでは、リード要求とラ
イト要求とが連続して競合した場合の対処が実用上十分
なものではなく、ＳＲＡＭの使用効率が悪いという問題
を有している。
【００１７】そこで、この発明は上記事情を考慮してな
されたもので、リード要求とライト要求とが連続して競
合した場合に、ＳＲＡＭの使用効率を高め実用上十分な
対処を行なうことができる極めて良好なＦＩＦＯ ＲＡ
Ｍ コントローラを提供することを目的とする。
されたもので、リード要求とライト要求とが連続して競
合した場合に、ＳＲＡＭの使用効率を高め実用上十分な
対処を行なうことができる極めて良好なＦＩＦＯ ＲＡ
Ｍ コントローラを提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明に係るＦＩＦＯ
ＲＡＭ コントローラは、ＳＲＡＭをＦＩＦＯバッフ
ァに利用できるように、該ＳＲＡＭに対するライトアド
レス及びリードアドレスの発生やライト動作とリード動
作とのアービトレーションを行なうものを対象としてい
る。そして、ライトアドレス及びリードアドレスに基づ
いてＳＲＡＭの全容量に対する使用量の割合を算出する
演算手段と、この演算手段で算出された割合に基づいて
ライト動作とリード動作とのプライオリティレベルを制
御する制御手段とを備えるようにしたものである。
ＲＡＭ コントローラは、ＳＲＡＭをＦＩＦＯバッフ
ァに利用できるように、該ＳＲＡＭに対するライトアド
レス及びリードアドレスの発生やライト動作とリード動
作とのアービトレーションを行なうものを対象としてい
る。そして、ライトアドレス及びリードアドレスに基づ
いてＳＲＡＭの全容量に対する使用量の割合を算出する
演算手段と、この演算手段で算出された割合に基づいて
ライト動作とリード動作とのプライオリティレベルを制
御する制御手段とを備えるようにしたものである。
【００１９】
【作用】上記のような構成によれば、ＳＲＡＭの全容量
に対する使用量の割合に基づいてライト動作とリード動
作とのプライオリティレベルを制御するようにしたの
で、リード要求とライト要求とが連続して競合した場合
に、従来のように、ＳＲＡＭがすぐにフル（満杯）状態
やエンプティ（空）状態になることがなく、ＳＲＡＭの
使用効率を高め実用上十分な対処を行なうことができる
ようになる。
に対する使用量の割合に基づいてライト動作とリード動
作とのプライオリティレベルを制御するようにしたの
で、リード要求とライト要求とが連続して競合した場合
に、従来のように、ＳＲＡＭがすぐにフル（満杯）状態
やエンプティ（空）状態になることがなく、ＳＲＡＭの
使用効率を高め実用上十分な対処を行なうことができる
ようになる。
【００２０】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、図４と同一部分
には同一符号を付して示している。すなわち、ＳＲＡＭ
１４の使用容量をカウントするステータスアドレスカウ
ンタ１８の出力カウント値は、プライオリティレベル制
御回路２１に供給されている。このプライオリティレベ
ル制御回路２１は、ステータスアドレスカウンタ１８の
出力カウント値を参照して、ＳＲＡＭ１４の現在の使用
量がその全容量に対してどの程度であるかを算出し、リ
ード要求とライト要求とが連続して競合した場合に、次
のサイクルをリード動作にするかライト動作にするかの
優先レベルを決定して主制御回路２０に出力している。
そして、主制御回路２０は、次のサンプリングでリード
要求とライト要求とが連続して競合しているならば、プ
ライオリティレベル制御回路２１から得られる優先レベ
ルに基づいて、リード動作とライト動作とのどちらを行
なわせるかを決定している。
照して詳細に説明する。図１において、図４と同一部分
には同一符号を付して示している。すなわち、ＳＲＡＭ
１４の使用容量をカウントするステータスアドレスカウ
ンタ１８の出力カウント値は、プライオリティレベル制
御回路２１に供給されている。このプライオリティレベ
ル制御回路２１は、ステータスアドレスカウンタ１８の
出力カウント値を参照して、ＳＲＡＭ１４の現在の使用
量がその全容量に対してどの程度であるかを算出し、リ
ード要求とライト要求とが連続して競合した場合に、次
のサイクルをリード動作にするかライト動作にするかの
優先レベルを決定して主制御回路２０に出力している。
そして、主制御回路２０は、次のサンプリングでリード
要求とライト要求とが連続して競合しているならば、プ
ライオリティレベル制御回路２１から得られる優先レベ
ルに基づいて、リード動作とライト動作とのどちらを行
なわせるかを決定している。
【００２１】具体的に言えば、図２に示すように、ＳＲ
ＡＭ１４の全容量に対する使用量の割合を、０〜１／１
２，１／１２〜３／１２，３／１２〜５／１２，５／１
２〜７／１２，７／１２〜９／１２，９／１２〜１１／
１２，１１／１２〜１の７段階に分け、それぞれの段階
に対してリードのプライオリティレベルを、０，１／
４，１／３，１／２，２／３，３／４，１というように
設定する。このリードのプライオリティレベルの数値
は、リード要求とライト要求とが連続して競合した場合
に、リードサイクルを起こす割合を示している。
ＡＭ１４の全容量に対する使用量の割合を、０〜１／１
２，１／１２〜３／１２，３／１２〜５／１２，５／１
２〜７／１２，７／１２〜９／１２，９／１２〜１１／
１２，１１／１２〜１の７段階に分け、それぞれの段階
に対してリードのプライオリティレベルを、０，１／
４，１／３，１／２，２／３，３／４，１というように
設定する。このリードのプライオリティレベルの数値
は、リード要求とライト要求とが連続して競合した場合
に、リードサイクルを起こす割合を示している。
【００２２】例えばＳＲＡＭ１４の現在の使用量がその
全容量に対して７／１２〜９／１２なる割合の範囲にあ
るとすれば、リードプライオリティレベルは２／３とな
る。このとき、図３に示すように、サイクルＩ以降連続
してリード要求とライト要求とが競合したとすると、ま
ず、サイクルＩで同時にサンプルされた要求のうちリー
ド要求が受け付けられ、続くサイクルIIはリードサイク
ルとなる。リードレディ信号ＲＲＤＹはサイクルIIの始
めにアクティブ（Ｈレベル）となるので、２回目のリー
ド要求が受け付けられ、サイクルIIIもリードサイクル
となる。ライトレディ信号ＷＲＤＹは、この期間非アク
ティブ（Ｌレベル）となっている。
全容量に対して７／１２〜９／１２なる割合の範囲にあ
るとすれば、リードプライオリティレベルは２／３とな
る。このとき、図３に示すように、サイクルＩ以降連続
してリード要求とライト要求とが競合したとすると、ま
ず、サイクルＩで同時にサンプルされた要求のうちリー
ド要求が受け付けられ、続くサイクルIIはリードサイク
ルとなる。リードレディ信号ＲＲＤＹはサイクルIIの始
めにアクティブ（Ｈレベル）となるので、２回目のリー
ド要求が受け付けられ、サイクルIIIもリードサイクル
となる。ライトレディ信号ＷＲＤＹは、この期間非アク
ティブ（Ｌレベル）となっている。
【００２３】サイクルIII でもリード要求がサイプルさ
れるが、既に２回のリードサイクルが行なわれているの
で、サイクルIVはライトサイクルとなり、ライトレディ
信号ＷＲＤＹが一旦アクティブ（Ｈレベル）となりライ
ト要求がサンプル可能となる。続くサイクルVは再びリ
ードサイクルとなり、以後、この動作を繰り返せば、３
回のサイクルのうち２回はリードサイクルとなるように
動作し、ついにはＳＲＡＭ１４の使用量がその全容量に
対して５／１２〜７／１２なる割合の範囲にはいるよう
になる。
れるが、既に２回のリードサイクルが行なわれているの
で、サイクルIVはライトサイクルとなり、ライトレディ
信号ＷＲＤＹが一旦アクティブ（Ｈレベル）となりライ
ト要求がサンプル可能となる。続くサイクルVは再びリ
ードサイクルとなり、以後、この動作を繰り返せば、３
回のサイクルのうち２回はリードサイクルとなるように
動作し、ついにはＳＲＡＭ１４の使用量がその全容量に
対して５／１２〜７／１２なる割合の範囲にはいるよう
になる。
【００２４】したがって、上記実施例のような構成によ
れば、ＳＲＡＭ１４の使用容量をカウントするステータ
スアドレスカウンタ１８の出力カウント値を参照して、
ＳＲＡＭ１４の現在の使用量がその全容量に対してどの
程度であるかを算出し、リード要求とライト要求とが連
続して競合した場合に、ＳＲＡＭ１４の使用量がその全
容量のほぼ１／２に収束するように、リードサイクルを
起こすプライオリティレベルを変化させるようにしたの
で、リード要求とライト要求とが連続して競合した場合
に、従来のように、ＳＲＡＭ１４がすぐにフル（満杯）
状態やエンプティ（空）状態になることがなくなり、Ｓ
ＲＡＭ１４の使用効率を高め実用上十分な対処を行なう
ことができるようになる。なお、この発明は上記実施例
に限定されるものではなく、この外その要旨を逸脱しな
い範囲で種々変形して実施することができる。
れば、ＳＲＡＭ１４の使用容量をカウントするステータ
スアドレスカウンタ１８の出力カウント値を参照して、
ＳＲＡＭ１４の現在の使用量がその全容量に対してどの
程度であるかを算出し、リード要求とライト要求とが連
続して競合した場合に、ＳＲＡＭ１４の使用量がその全
容量のほぼ１／２に収束するように、リードサイクルを
起こすプライオリティレベルを変化させるようにしたの
で、リード要求とライト要求とが連続して競合した場合
に、従来のように、ＳＲＡＭ１４がすぐにフル（満杯）
状態やエンプティ（空）状態になることがなくなり、Ｓ
ＲＡＭ１４の使用効率を高め実用上十分な対処を行なう
ことができるようになる。なお、この発明は上記実施例
に限定されるものではなく、この外その要旨を逸脱しな
い範囲で種々変形して実施することができる。
【００２５】
【発明の効果】以上詳述したようにこの発明によれば、
リード要求とライト要求とが連続して競合した場合に、
ＳＲＡＭの使用効率を高め実用上十分な対処を行なうこ
とができる極めて良好なＦＩＦＯ ＲＡＭ コントロー
ラを提供することができる。
リード要求とライト要求とが連続して競合した場合に、
ＳＲＡＭの使用効率を高め実用上十分な対処を行なうこ
とができる極めて良好なＦＩＦＯ ＲＡＭ コントロー
ラを提供することができる。
【図１】この発明の一実施例を示すブロック構成図。
【図２】同実施例の動作を説明するために示す図。
【図３】同実施例の動作を説明するために示すタイミン
グ図。
グ図。
【図４】従来のＦＩＦＯ ＲＡＭ コントローラを示す
ブロック構成図。
ブロック構成図。
【図５】同コントローラの動作を説明するために示すタ
イミング図。
イミング図。
１１…ＦＩＦＯ ＲＡＭ コントローラ、１２…ライト
データレジスタ、１３…リードデータレジスタ、１４…
ＳＲＡＭ、１５…ライトアドレスカウンタ、１６…リー
ドアドレスカウンタ、１７…アドレスマルチプレクサ、
１８…ステータスアドレスカウンタ、１９…フラグ生成
回路、２０…主制御回路、２１…プライオリティレベル
制御回路。
データレジスタ、１３…リードデータレジスタ、１４…
ＳＲＡＭ、１５…ライトアドレスカウンタ、１６…リー
ドアドレスカウンタ、１７…アドレスマルチプレクサ、
１８…ステータスアドレスカウンタ、１９…フラグ生成
回路、２０…主制御回路、２１…プライオリティレベル
制御回路。
Claims (1)
- 【請求項１】 ＳＲＡＭをＦＩＦＯバッファに利用でき
るように、該ＳＲＡＭに対するライトアドレス及びリー
ドアドレスの発生やライト動作とリード動作とのアービ
トレーションを行なうＦＩＦＯ ＲＡＭ コントローラ
において、前記ライトアドレス及びリードアドレスに基
づいて前記ＳＲＡＭの全容量に対する使用量の割合を算
出する演算手段と、この演算手段で算出された割合に基
づいて前記ライト動作とリード動作とのプライオリティ
レベルを制御する制御手段とを具備してなることを特徴
とするＦＩＦＯ ＲＡＭ コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042944A JPH07253920A (ja) | 1994-03-15 | 1994-03-15 | Ｆｉｆｏ ｒａｍ コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042944A JPH07253920A (ja) | 1994-03-15 | 1994-03-15 | Ｆｉｆｏ ｒａｍ コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07253920A true JPH07253920A (ja) | 1995-10-03 |
Family
ID=12650129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042944A Pending JPH07253920A (ja) | 1994-03-15 | 1994-03-15 | Ｆｉｆｏ ｒａｍ コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07253920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097002A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ読み書き制御装置 |
| JP2010244408A (ja) * | 2009-04-08 | 2010-10-28 | Fujitsu Semiconductor Ltd | メモリコントローラおよびメモリインターフェース方法 |
-
1994
- 1994-03-15 JP JP6042944A patent/JPH07253920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097002A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ読み書き制御装置 |
| JP4900381B2 (ja) * | 2006-02-24 | 2012-03-21 | 富士通株式会社 | メモリ制御装置およびメモリ制御装置の制御方法 |
| US8499135B2 (en) | 2006-02-24 | 2013-07-30 | Fujitsu Limited | Memory controller for reading data stored in memory after written thereto using write information table |
| JP2010244408A (ja) * | 2009-04-08 | 2010-10-28 | Fujitsu Semiconductor Ltd | メモリコントローラおよびメモリインターフェース方法 |
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