WO2007097002A1 - データ読み書き制御装置 - Google Patents

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WO2007097002A1
WO2007097002A1 PCT/JP2006/303486 JP2006303486W WO2007097002A1 WO 2007097002 A1 WO2007097002 A1 WO 2007097002A1 JP 2006303486 W JP2006303486 W JP 2006303486W WO 2007097002 A1 WO2007097002 A1 WO 2007097002A1
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write
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ram
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Inventor
Koji Ebisuzaki
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Fujitsu Limited
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Definitions

  • the present invention writes data to a predetermined storage unit, writes address information of the data to a predetermined table, and reads the data of the predetermined storage unit with reference to the address information written to the table Data read / write controller
  • a single-port RAM that uses a common address port at the time of writing and reading is used in a RAM read / write control device (for example, Patent Document 1).
  • the RAM read / write control device After confirming that data is written to the RAM, the RAM read / write control device writes address information indicating the address of the data written to the RAM to the table. Then, the RAM read / write control device reads the written address information, and reads the data from the RAM card with reference to the read address information.
  • FIG. 10 is a block diagram showing the configuration of a conventional RAM read / write control device
  • FIG. 11 is a configuration diagram of a RAM write information table provided in the conventional read / write control device
  • FIG. 12 shows a write control unit (WCTLO).
  • FIG. 13 is a time chart showing the flow of processing of a conventional RAM read / write control device when data is input to FIG. 13, and FIG. 13 shows the conventional flow when data is simultaneously input to a plurality of write control units (WCTLO and WCTL1).
  • 5 is a time chart showing the flow of processing of the RAM read / write controller.
  • the conventional data read / write control device has various information for writing data to the RAM (data to be written to the RAM, address indicating the location where the data was written, write request to request data write).
  • Write each register S30, WA S30, WREQ) holding information (WREQ)) Provided in the control unit.
  • the conventional data read / write control device temporarily stores various information (data, address, write enable information (WE), clock enable information (CE)) before the data is stored in the RAM.
  • Each register (WDR (write data register), ADR (address data register), WER (write enable register), CER (clock enable register))) is provided between the RAM and the write controller.
  • the data and address eg, data “HD + 4B” and address “0”
  • WA—S30 are written to each register (WDR, ADR).
  • the conventional data read / write control device refers to the information (AD, WE, CE) stored in each register (ADR, WER, CER) and writes the address information to the RAM write information table.
  • the conventional RAM write information table will be described in detail with reference to FIG.
  • the conventional RAM write information table refers to the information (ADR (address data register), WER (write enable register), CER (clock enable register))) stored in each register, as described above. Write information to RAM write information table.
  • WAS30 “0”
  • ADR "0”
  • WE "1”
  • FIG. 13 shows the processing of the conventional RAM read / write controller when data is simultaneously input to a plurality of write controllers (WCTLO and WCTL1), and data is written to the RAM as in FIG. After confirming that the data is written, the address information indicating the address of the data to be written to the RAM is written to the table.
  • WCTLO and WCTL1 write controllers
  • Patent Document 1 JP 2005-258485 A
  • the present invention has been made to solve the above-described problems of the prior art, and an object thereof is to realize an improvement in latency.
  • the invention writes data to a predetermined storage unit and writes address information of the data to a predetermined table.
  • a data read / write control device that reads the data from the predetermined storage unit with reference to the written address information, and based on the write request that requests to write the data to the predetermined storage unit, Address information writing means for writing the address information to the predetermined table, and immediately after the address information is written to the predetermined table by the address information writing means, the address information is referred to and the predetermined memory is stored.
  • data reading means for reading the data from the unit.
  • the write request when a plurality of data write requests and read requests to the predetermined storage unit are accepted, the write request has priority over the read request. And further comprising arbitration means for arbitrating the plurality of requests so as to be processed.
  • the address information of the data is written to the predetermined table, and the address information is stored in the predetermined table.
  • the address information is referred to read out the predetermined memory capacity data. Therefore, before confirming that the data has been written into the predetermined memory section, a read request is issued, resulting in data writing. It is no longer necessary to wait for the reading until it is read, and latency can be improved.
  • FIG. 1 is a block diagram illustrating a configuration of a data read / write control device 10 according to a first embodiment.
  • FIG. 2 illustrates an outline and features of the data read / write control device according to the first embodiment.
  • FIG. 3 is a diagram for explaining a RAM write information table.
  • FIG. 4 is a diagram for explaining a circuit example of an address management unit.
  • FIG. 5 is a diagram for explaining an operation example of an address management unit.
  • FIG. 6 is a diagram for explaining an operation example of an arbitration circuit.
  • FIG. 7 is a time chart for explaining the process of assigning the access right of the arbitration circuit.
  • FIG. 8 is a time chart showing a processing flow of the data read / write control device according to the first embodiment when data is simultaneously input to a plurality of write control units (WCTLO and WCTL1).
  • WCTLO and WCTL1 write control units
  • FIG. 9 is a time chart for explaining a process of assigning the access right of the arbitration circuit.
  • FIG. 10 is a block diagram showing a configuration of a conventional RAM read / write control device.
  • FIG. 11 is a configuration diagram of a RAM write information table provided in a conventional read / write control device.
  • FIG. 12 is a time chart showing the flow of processing of the conventional RAM read / write control device when data is input to the write control unit (WCTLO).
  • FIG. 13 is a time chart showing the processing flow of the conventional RAM read / write control device when data is simultaneously input to a plurality of write control units (WCTLO and WCTL1).
  • FIG. 1 is a block diagram illustrating the configuration of the data read / write control device 10 according to the first embodiment.
  • FIG. 2 is a diagram for explaining the outline and features of the data read / write control device according to the first embodiment.
  • a write control unit 11 a read control unit 14, a WER (write enable register) 15, an ADR (address data register) 16 RAM 19, RDR ( (Write data register) 20, RAM write information table 21 is provided, data is written to the RAM, address information of the data is written to the RAM write information table 21, and the address information written to the RAM write information table 21 is referred to
  • the outline of the RAM capability is to read data.
  • the data read / write control device 10 has a main feature in that the latency is improved.
  • the data read / write control device 10 indicates that data (HD + 4B in FIG. 2) is written in the RAM 19, as shown in FIG. Without waiting for confirmation (in Fig. 2, at the same time as the value of WE and CE becomes '1'), W At the same time that data is written to ER (write enable register) 15 and ADR (address data register) 16, the address information of the data is written to the RAM write information table ("TABLE" shown in Figure 2) 21 (see T3 in Figure 2) ).
  • the data read / write control device 10 includes the address held by the data register (WA-S30) of the write control unit (WCTL) 11 and the RAM held by the write request register (WREQ).
  • the data read / write control device 10 writes the address information to the RAM write information table 21 without waiting for confirming that data is written to the RAM 19, and as a result, the main features described above. It is possible to improve the latency
  • FIG. 1 is a block diagram illustrating a configuration of the data read / write control device 10 according to the first embodiment
  • FIG. 3 is a diagram for explaining a RAM write information table
  • FIG. 4 is a circuit example of an address management unit.
  • FIG. 5 is a diagram for explaining an operation example of the address management unit
  • FIG. 6 is a diagram for explaining an operation example of the arbitration circuit.
  • FIG. 7 is a time chart for explaining the process of assigning the access right of the arbitration circuit.
  • the data read / write control device 10 includes a write control unit 11, an address management unit 12, an arbitration circuit 13, a read control unit 14, a WDR (write data register) 15, and an ADR (address Data register) 16, WER (write enable register) 17, CER (clock enable register) 18, RAM 19, RDR (read data register) 20, and RAM write information table 21.
  • the processing of each of these units will be described below.
  • the write control unit 11 corresponds to the “address information writing means” recited in the claims, and is read out.
  • the control unit 14 corresponds to “data reading means” recited in the claims.
  • WDR15 is a means for storing data to be written to RAM 19
  • ADR 16 is a means for storing address information indicating the address of the RAM to which data stored in WDR is written
  • WER17 is , The WE value (“1” when writing, “0” when reading)
  • CER18 is the means for storing the CE value (“1” when access is performed)
  • RDR20 is A means for storing data read from the RAM.
  • the RAM 19 is a means for storing data, and specifically stores the data written by the write control unit 11. Note that the data stored by the read control unit 14 is read out.
  • the RAM write information table 21 includes a decoder 16a that receives data and WREQ from the write control unit 11, a TABLE 16b that stores address information, and a selector 16c that selects address information corresponding to the RA received by the read control unit 14. Since a plurality of write control units 11 may update the TABLE 16b at the same time, it is necessary to prepare a plurality of decoders 16a for each of the plurality of write control units 11.
  • WA write address
  • the address management unit 12 is means for managing addresses and assigning addresses that are unique numbers to data received from the outside by the write control unit 11. Here, the address management unit 12 will be described in detail with reference to FIG. 4 and FIG.
  • the address management unit 12 When the address management unit 12 receives a signal requesting that an address be assigned from the write control unit 11 as shown in FIG. 4, the address management unit 12 sends the address to the requested write control unit 11. The management unit 12 is notified, and the address number is calculated by the amount requested. This adding process will be described with reference to FIG. 5. As shown in the figure, every time one address is notified, “1” is added to the number of the next address to be notified. For example, as shown in Fig. 5, when an address request is received simultaneously from WCTLO and WCTL1, the address is notified to WCTLO (return value “DOUT” for WCTLO), and the reported address is set to one.
  • WCTLO return value “DOUT” for WCTLO
  • the arbitration circuit 13 will be described in detail with reference to FIG. 6 and FIG.
  • the arbitration circuit 13 determines the priority order so that the priority of the request that finally acquired the access right to the RAM 19 is the lowest next time, and sequentially orders the requests according to the priority order. Assign access rights to. For example, as shown in FIG. 7, after the arbitration circuit 13 has given access right to WCTLO—WREQ at T2, there was a request at the same time from WCTLO—WREQ, WCTL1—WREQ, WCTL2—WREQ and RCTL1—RREQ at T4. In this case, the fourth lowest access priority is assigned to WCTLO—WREQ.
  • the read control unit 14 reads the data from the RDR 20, stores the data in the SDR, and sends the data to the outside.
  • the read control unit 14 adds one RA value each time an access right is assigned from the arbitration circuit 13 to RREQ.
  • FIG. 8 is a time chart showing a process flow of the data read / write control device 10 according to the first embodiment when data is simultaneously input to a plurality of write control units (WCTLO and WCTL1).
  • WCTLO and WCTL1 write control units
  • the data read / write control device 10 includes a plurality of write control units (WCT After data is simultaneously input to LO and WCTL1), at the timing of T2, each input data (HD + 4B) is stored in WCTLO-S30 and WCTL1-S30, and each address obtained from address management unit 12 Information (“0" and "1") is stored in WCTLO—WA—S30 and W CTL1—WA—S30. Further, the data read / write control device 10 sets WCTLO-WREQ and WCTL1-WREQ to "1" at the timing of T3 and inputs a write request to the arbitration circuit.
  • WCTLO-WREQ and WCTL1-WREQ to "1" at the timing of T3 and inputs a write request to the arbitration circuit.
  • the data read / write control device 10 writes the address “0” to ADR16 and writes data (HD + 4B) to WDR15 after the access right is assigned to WCTLO—WREQ by the arbitration circuit 13 at the timing of T3.
  • set WER17 and CER18 to “1” (see T3 in Figure 8).
  • the data read / write control device 10 writes the data “HD + 4B” held by the WDR 15 into the RAM 19 at the address “0” stored in the ADR 16 at the timing of T4.
  • the data read / write controller 10 writes the address “1” stored in WCTL1—WA—S30 to ADR16 after the access right is assigned to WCTL1—WREQ by the arbitration circuit 13 at the timing of T4.
  • the data read / write control device 10 writes the data "HD + 4B" of WDR15 to the address "1" of RAMI 9 indicated by ADR16, and arbitrates with respect to RCTLO-RREQ. After the access right is assigned from circuit 13, add 1 to RA value “0” to set RA value to “1”.
  • the data read / write control device 10 reads the data “HD + 4B” stored in the RDR by the read control unit 14, stores it in the SDR, and sends it to the outside.
  • the address information of the data is written to the RAM write information table 21, and immediately after the RAM write information table 21 address information is written. Since the data is read from the RAM 19 with reference to the address information, a read request is issued before confirming that the data has been written to the RAM 19, so that there is no need to wait for the data to be written. It is possible to realize improvements.
  • the present invention is not limited to this, and the write request is more than the read request. Let's decide the priority order with priority.
  • arbitration circuit 13 grants access right to WCTLO WREQ at T2, and then — WREQ, WCTL1— WREQ, WCTL2— WREQ and RCTL1—
  • the 1st to 3rd access rights are assigned to WCTL1—WR EQ, WCTL2—WREQ, WCTLO—WREQ, respectively.
  • the constituent elements of the illustrated data read / write control device are functionally conceptual, and need not be physically configured as illustrated.
  • the distribution of each device 'The specific form of integration is not limited to the one shown in the figure, and all or part of it is functionally or physically distributed in arbitrary units according to various loads and usage conditions' Can be integrated and configured.
  • the write control unit 11 and the address management unit 12 may be integrated.
  • all or any part of each processing function performed in each device can be realized by a CPU and a program that is analyzed and executed by the CPU, or can be realized as hardware by a wired logic. .
  • the data read / write control method described in this embodiment can be realized by executing a program prepared in advance on a computer such as a personal computer or a workstation.
  • This program is for internet Can be distributed via
  • This program is recorded on a computer-readable recording medium such as a hard disk, a flexible disk (FD), a CD-ROM, an MO, or a DVD, and is executed by being read out by the computer. I'll do it.
  • the data read / write control device writes data to a predetermined storage unit, writes address information of the data to a predetermined table, and refers to the address information written to the table. This is useful when reading the data from the predetermined storage unit, and is particularly suitable for preventing data from being read before the address information is written to the table.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

　実施例１に係るデータ読み書き制御装置（１０）は、図２に示すように、ＲＡＭ（１９）にデータが書き込まれることを確認するのを待たずに、ＷＥＲ（１５）およびＡＤＲ（１６）にデータが書き込まれると同時に、データのアドレス情報をＲＡＭ書き込み情報テーブル（２１）に書き込む。つまり、具体的には、データ読み書き制御装置（１０）は、書き込み制御部（１１）のデータレジスタ（ＷＡ＿Ｓ３０）が保持するアドレスと、書き込み要求レジスタ（ＷＲＥＱ）が保持するＲＡＭ（１９）にデータを書き込むことを要求する書き込み要求ＷＲＥＱの値（書き込み要求あり＝「１」）を対応付けて、ＲＡＭ書き込み情報テーブル（２１）にアドレス情報として記憶させる。

Description

明 細 書
データ読み書き制御装置
技術分野
[0001] この発明は、所定の記憶部にデータを書き込むとともに当該データのアドレス情報 を所定のテーブルに書き込み、当該テーブルに書き込まれたアドレス情報を参照し て前記所定の記憶部力 前記データを読み出すデータ読み書き制御装置に関する
背景技術
[0002] 近年、 RAM読み書き制御装置にお 、て (例えば、特許文献 1)、書き込み時および 読み出し時に共通のアドレスポートを使用するシングルポート RAMが用いられてい る。この RAM読み書き制御装置は、 RAMにデータが書き込まれることを確認した後 、 RAMに書き込まれるデータのアドレスを示すアドレス情報をテーブルに書き込む。 そして、 RAM読み書き制御装置は、その書き込まれたアドレス情報を読み出し、そ の読み出されたアドレス情報を参照して RAMカゝらデータを読み出す。
[0003] ここで、図 10〜13を用いて、上記する従来の RAM読み書き制御装置について具 体的な説明をする。図 10は、従来の RAM読み書き制御装置の構成を示すブロック 図であり、図 11は、従来の読み書き制御装置が備える RAM書き込み情報テーブル の構成図であり、図 12は、書き込み制御部 (WCTLO)にデータが入力された場合に おける従来の RAM読み書き制御装置の処理の流れを示すタイムチャートであり、図 13は、複数の書き込み制御部 (WCTLOと WCTL1)へ同時にデータが入力された 場合における従来の RAM読み書き制御装置の処理の流れを示すタイムチャートで ある。
[0004] まず、図 10を用いて、従来のデータ読み書き制御装置のアドレス情報をテーブル に書き込む処理について説明する。従来のデータ読み書き制御装置は、図 10に示 すように、 RAMにデータを書き込むための各種情報 (RAMに書き込まれるデータ、 データが書き込まれた場所を示すアドレス、データの書き込みを要求する書き込み 要求情報（WREQ) )を保持する各レジスタ（S30、 WA S30、 WREQ)を書き込み 制御部内に備える。
[0005] また、従来のデータ読み書き制御装置は、 RAMにデータが記憶される前に各種情 報（データ、アドレス、ライトイネーブル情報 (WE)、クロックィネーブル情報（CE) )を 一時的に記憶する各レジスタ（WDR (ライトデータレジスタ）、 ADR (アドレスデータレ ジスタ）、 WER (ライトイネーブルレジスタ）、 CER (クロックイネ一ブルレジスタ） )を RA Mと書き込み制御部との間に備える。
[0006] そして、従来のデータ読み書き制御装置は、書き込み制御部が調停回路に対して データの書き込み要求情報（例えば、 WREQ = 1)を通知し、調停回路から RAMへ のアクセス権が書き込み要求を通知した書き込み制御部に割当てられると、 S30、 W A— S30に記憶されたデータおよびアドレス（例えば、データ「HD+4B」およびアド レス「0」）を各レジスタ (WDR、 ADR)に書き込む。その後、従来のデータ読み書き制 御装置は、その各レジスタ（ADR、 WER, CER)に記憶された情報（AD、 WE、 CE) を参照して、アドレス情報を RAM書き込み情報テーブルに書き込む。
[0007] ここで、図 11を用いて、従来の RAM書き込み情報テーブルについて詳しく説明す る。従来の RAM書き込み情報テーブルは、上記するように、各レジスタに記憶された 情報（ADR (アドレスデータレジスタ）、 WER (ライトイネーブルレジスタ）、 CER (クロ ックイネーブルレジスタ） )を参照して、アドレス情報を RAM書き込み情報テーブルに 書き込む。
[0008] つまり、従来のデータ読み書き制御装置は、図 11に示すように、 RAMに対してァク セスが行われる時（CE=「1」）、 ADR (アドレスデータレジスタ）に記憶されたアドレス がテーブル内のデコーダに入力されるとともに、 CER (クロックィネーブルレジスタ）に 記憶された CEの値 (CE= 1)が入力されると、論理積によって対象となるテーブル内 のレジスタのィネーブル信号が EN=「1」となる。
[0009] そして、従来のデータ読み書き制御装置は、 EN=「1」となったときの WER (ライトイ ネーブルレジスタ）に記憶された WEの値 (書き込み時「1」、読出し時「0」）をテープ ル内のレジスタに入力し、その入力された WEの値をデコーダに記憶されたアドレス に対応付け、その対応付けられた情報をアドレス情報 (例えば、 [0] = "1")としてレジ スタに記憶する。 [0010] 次に、図 12および図 13を用いて、従来の RAM読み書き制御装置の処理タイミン グを説明する。具体的には、従来の RAM読み書き制御装置が RAMにデータが書 き込まれることを確認した後（つまり、 WEおよび CEの値力 ' 1"になった後）に、 RAM に書き込まれるデータのアドレスを示すアドレス情報をテーブルに書き込む処理から 、その書き込まれたアドレス情報を読み出し、その読み出されたアドレス情報を参照 して RAM力もデータを読み出すまでの処理タイミングを説明する。
[0011] つまり、従来の RAM読み書き制御装置は、図 12に示すように、データ (HD+4B) を WDRに保持し、 WAS30 (=「0」）の値を ADRに保持し、 WEおよび CEの値を" 1 "にした後〖こ、 WER (ライトイネーブルレジスタ）、 CER (クロックイネ一ブルレジスタ） に記憶された ADR=「0」、「WE」= "1"、 CE = "1"を RAM書き込み情報テーブル に入力して、アドレス情報を TABLE「0」 = "1"とする。
[0012] その後、従来の RAM読み書き制御装置は、 RAM書き込み情報テーブルに記憶さ れたアドレス情報 (TABLE「0」 = "1")を読み出し、そのアドレス情報を参照して、 R AM力 データを読み出す。
[0013] なお、図 13は、複数の書き込み制御部（WCTLOと WCTL1)へ同時にデータが入 力された場合における従来の RAM読み書き制御装置の処理であり、図 12と同様に RAMにデータが書き込まれることを確認した後、 RAMに書き込まれるデータのアド レスを示すアドレス情報をテーブルに書き込む。
[0014] 特許文献 1：特開 2005 - 258485号公報
発明の開示
発明が解決しょうとする課題
[0015] し力しながら、上記の従来技術では、 RAMにデータが書き込まれたことを確認する までアドレス情報がテーブルに書き込まれず、そのアドレス情報が書き込まれるまで R AM力もデータを読み出すことができないので、レイテンシが遅くなるという課題があ る。
[0016] そこで、この発明は、上述した従来技術の課題を解決するためになされたものであ り、レイテンシの改善を実現することを目的とする。
課題を解決するための手段 [0017] 上述した課題を解決し、目的を達成するため、請求項 1に係る発明は、所定の記憶 部にデータを書き込むとともに当該データのアドレス情報を所定のテーブルに書き込 み、当該テーブルに書き込まれたアドレス情報を参照して前記所定の記憶部から前 記データを読み出すデータ読み書き制御装置であって、前記所定の記憶部にデー タを書き込むことを要求する書き込み要求に基づいて、当該データのアドレス情報を 前記所定のテーブルに書き込むアドレス情報書込手段と、前記アドレス情報書込手 段によって前記所定のテーブルにアドレス情報が書き込まれた直後に、当該アドレス 情報を参照して前記所定の記憶部から前記データを読み出すデータ読み出し手段 と、備えたことを特徴とする。
[0018] また、請求項 2に係る発明は、上記の発明において、前記所定の記憶部に対する データの書き込み要求および読み出し要求を複数受け付けている場合に、前記書き 込み要求を前記読み出し要求よりも優先して処理するように前記複数の要求を調停 する調停手段をさらに備えたことを特徴とする。
発明の効果
[0019] 請求項 1の発明によれば、所定の記憶部にデータを書き込むことを要求する書き込 み要求に基づいて、そのデータのアドレス情報を所定のテーブルに書き込み、所定 のテーブルにアドレス情報が書き込まれた直後に、そのアドレス情報を参照して所定 の記憶部力 データを読み出すので、所定の記憶部にデータが書き込まれたことを 確認する前に、読み出し要求を出す結果、データの書き込まれるまで読み出しを待 機することがなくなり、レイテンシの改善を実現することが可能となる。
[0020] また、請求項 2の発明によれば、所定の記憶部に対するデータの書き込み要求お よび読み出し要求を複数受け付けている場合に、書き込み要求を読み出し要求より も優先して処理するように複数の要求を調停するので、テーブルにアドレス情報が書 き込まれる前にテーブル力もデータを読み出すことを防止することが可能となる。 図面の簡単な説明
[0021] [図 1]図 1は、実施例 1に係るデータ読み書き制御装置 10の構成を示すブロック図で ある。
[図 2]図 2は、実施例 1に係るデータ読み書き制御装置の概要および特徴を説明する ための図である。
[図 3]図 3は、 RAM書き込み情報テーブルを説明するための図である。
[図 4]図 4は、アドレス管理部の回路例を説明するための図である。
[図 5]図 5は、アドレス管理部の動作例を説明するための図である。
[図 6]図 6は、調停回路の動作例を説明するための図である。
[図 7]図 7は、調停回路のアクセス権を割当てる処理を説明するためのタイムチャート である。
[図 8]図 8は、複数の書き込み制御部 (WCTLOと WCTL1)へ同時にデータが入力さ れた場合における実施例 1に係るデータ読み書き制御装置の処理の流れを示すタイ ムチャートである。
[図 9]図 9は、調停回路のアクセス権を割当てる処理を説明するためのタイムチャート である。
[図 10]図 10は、従来の RAM読み書き制御装置の構成を示すブロック図である。
[図 11]図 11は、従来の読み書き制御装置が備える RAM書き込み情報テーブルの 構成図である。
[図 12]図 12は、書き込み制御部 (WCTLO)にデータが入力された場合における従 来の RAM読み書き制御装置の処理の流れを示すタイムチャートである。
[図 13]図 13は、複数の書き込み制御部 (WCTLOと WCTL1)へ同時にデータが入 力された場合における従来の RAM読み書き制御装置の処理の流れを示すタイムチ ヤートである。
符号の説明
10 データ読み書き制御装置
11 書き込み制御部
12 アドレス管理部
13 調停回路
14 読み出し制御部 18 CER
19 RAM
20 RDR
21 RAM書き込み情報テーブル
発明を実施するための最良の形態
[0023] 以下に添付図面を参照して、この発明に係るデータ読み書き制御装置の実施例を 詳細に説明する。
実施例 1
[0024] 以下の実施例では、実施例 1に係るデータ読み書き制御装置の概要および特徴、 データ読み書き制御装置の構成および処理の流れを順に説明し、最後に実施例 1 による効果を説明する。
[0025] [実施例 1に係るデータ読み書き制御装置の概要および特徴]
まず最初に、図 1および図 2を用いて、実施例 1に係るデータ読み書き制御装置の 概要および特徴を説明する。図 1は、実施例 1に係るデータ読み書き制御装置 10の 構成を示すブロック図であり、図 2は、実施例 1に係るデータ読み書き制御装置の概 要および特徴を説明するための図である。
[0026] 実施例 1のデータ読み書き制御装置 10では、図 1に示すように、書き込み制御部 1 1、読み出し制御部 14、 WER (ライトイネーブルレジスタ） 15、 ADR (アドレスデータ レジスタ） 16RAM19, RDR (ライトデータレジスタ） 20、 RAM書き込み情報テープ ル 21を備え、 RAMにデータを書き込むとともにそのデータのアドレス情報を RAM書 き込み情報テーブル 21に書き込み、 RAM書き込み情報テーブル 21に書き込まれ たアドレス情報を参照して RAM力もデータを読み出すことを概要とする。そして、こ のデータ読み書き制御装置 10では、レイテンシの改善を実現する点に主たる特徴が ある。
[0027] この主たる特徴について具体的に説明すると、実施例 1に係るデータ読み書き制御 装置 10は、図 2に示すように、 RAM 19にデータ（図 2の HD+4B)が書き込まれるこ とを確認するのを待たず（図 2では、 WEおよび CEの値力 ' 1"になるのと同時）に、 W ER (ライトイネーブルレジスタ） 15および ADR (アドレスデータレジスタ） 16にデータ が書き込まれると同時に、データのアドレス情報を RAM書き込み情報テーブル (図 2 に示す「TABLE」） 21に書き込む（図 2の T3参照）。
[0028] つまり、具体的には、データ読み書き制御装置 10は、書き込み制御部 (WCTL) 1 1のデータレジスタ（WA— S30)が保持するアドレスと、書き込み要求レジスタ（WRE Q)が保持する RAM 19にデータを書き込むことを要求する書き込み要求 WREQの 値 (書き込み要求あり =「1」）を対応付けて、 RAM書き込み情報テーブル 21にアド レス情報として記憶させる（図 2に示す TABLE[0： 1] = 11 )。
[0029] 続いて、データ読み書き制御装置 10は、 RAM書き込み情報テーブル 21にァドレ ス情報が書き込まれた直後に、そのアドレス情報 (例えば、図 2に示す TABLE[0 : 1] = 11)を参照して RDR (ライトデータレジスタ） 20からデータを読み出す。
[0030] このように、データ読み書き制御装置 10は、 RAM19にデータが書き込まれること を確認するのを待たずに、 RAM書き込み情報テーブル 21にアドレス情報を書き込 む結果、上記した主たる特徴のごとぐレイテンシの改善を実現することが可能となる
[0031] [データ読み書き制御装置の構成]
次に、図 1、図 3〜図 6を用いてデータ読み書き制御装置 10の構成を説明する。図 1は、実施例 1に係るデータ読み書き制御装置 10の構成を示すブロック図であり、図 3は、 RAM書き込み情報テーブルを説明するための図であり、図 4は、アドレス管理 部の回路例を説明するための図であり、図 5は、アドレス管理部の動作例を説明する ための図であり、図 6は、調停回路の動作例を説明するための図である。図 7は、調 停回路のアクセス権を割当てる処理を説明するためのタイムチャートである。
[0032] 図 1に示すように、このデータ読み書き制御装置 10は、書き込み制御部 11、ァドレ ス管理部 12、調停回路 13、読み出し制御部 14、 WDR (ライトデータレジスタ） 15、 A DR (アドレスデータレジスタ） 16、 WER (ライトイネーブルレジスタ） 17、 CER (クロック ィネーブルレジスタ） 18、 RAM19、 RDR (リードデータレジスタ） 20、 RAM書き込み 情報テーブル 21を備える。以下にこれらの各部の処理を説明する。なお、書き込み 制御部 11は、特許請求の範囲に記載の「アドレス情報書込手段」に対応し、読み出 し制御部 14は、特許請求の範囲に記載の「データ読み出し手段」に対応する。
[0033] このうち、 WDR15は、 RAM19に書き込まれるデータを記憶する手段であり、 ADR 16は、 WDRに記憶されたデータが書き込まれる RAMのアドレスを示すアドレス情報 を記憶する手段であり、 WER17は、 WEの値 (書き込み時「1」、読み出し時「0」）を 記憶する手段であり、 CER18は、 CEの値 (アクセスが行われる時「「1」）を記憶する 手段であり、 RDR20は、 RAMから読出されたデータを記憶する手段である。
[0034] RAM19は、データを記憶する手段であり、具体的には、書き込み制御部 11によつ て書き込まれたデータを記憶する。なお、読み出し制御部 14によって記憶されたデ ータが読み出される。
[0035] RAM書き込み情報テーブル 21は、 RAMの各アドレスにおける書き込み状態を示 すアドレス情報を記憶する手段である。具体的には、 RAM書き込み情報テーブル 2 1は、書き込み制御部 11によって書き込まれた RAM19のアドレスにおける書き込み 状態 (例えば、書き込み制御部 11によって RAMI 9のアドレス「0」の書き込みが完了 したことを示す TABLE[0] = "1")を記憶し、また、読み出し制御部 14によって書き 込まれた RAM19のアドレスにおける書き込み状態 (例えば、読み出し制御部 11によ つて RAM19のアドレス「0」の読み出しが完了したことを示す TABLE[0] = "0")を記 憶する。
[0036] ここで、 RAM書き込み情報テーブル 21の回路例について図 3を用いて説明する。
RAM書き込み情報テーブル 21は、書き込み制御部 11からのデータおよび WREQ を受け付けるデコーダ 16a、アドレス情報を記憶する TABLE16b、読み出し制御部 14受け付けた RAに対応するアドレス情報を選択するセレクタ 16cを備える。なお、 複数の書き込み制御部 11が同時に TABLE16bの更新を行う場合があるため、複数 の書き込み制御部 11ごとに複数のデコーダ 16aを用意する必要がある。
[0037] そして、 RAM書き込み情報テーブル 21は、書き込み制御部 11によって入力され たアドレス（例えば、「0」 )および WREQの値（書き込み要求あり =「1」）をデコーダで 受け付け、そのアドレスと WREQ情報の値を対応付けて、アドレス情報 (例えば、図 2 に示す [0 : 1] = 11)として TABLE 16bに記憶する。なお、 RAM書き込み情報テー ブル 21は、読み出し制御部 14からの RA (リードアドレス）をセレクタ 16cで受け付け、 その RA (例えば、「0」）に対応するアドレス情報 (TABLE[0] = "1")から書き込み状 態 (例えば、書き込みが完了したことを示す "1")を選択し、その書き込み状態を RR EQとして読み出し制御部 14に出力する。
[0038] 図 1の説明に戻ると、書き込み制御部 11は、複数のデータレジスタ（Sl、 S20、 S2 1、 S30、 WREQ、 WA— S30)を備え、 RAMにデータを書き込む手段である。具体 的には、書き込み制御部 11は、外部力も入力されたデータ (HDと 4B)を S1で受け 付け、その受け付けたデータを S20および S21を経由して、 S30に入力する。そして 、書き込み制御部 11は、 S30がデータを保持した場合には、アドレス管理部 12から そのデータを RAM内のどこの領域に書き込むのかを示すライトアドレス（WA)を取 得するとともに（例えば、 WA_S30=「0」）、 RAMへデータを書き込む要求があるこ とを示す WREQ = 1にし、調停回路 13に WREQ = 1 (書き込み要求）を通知する。
[0039] そして、書き込み制御部 11は、 RAM書き込み情報テーブル 21にアドレス情報 (例 えば、図 1に示す [0 : 1] = 11)を書き込む。また、書き込み制御部 11は、調停回路に よって、アクセス権が割り当てられると、 ADR16にアドレスを書き込み、 WDR17にデ ータ（HD+4B)を書き込む。
[0040] アドレス管理部 12は、アドレスを管理して、書き込み制御部 11が外部から受信した データに一意の数字であるアドレスを割当てる手段である。ここで、図 4および図 5を 用いて、アドレス管理部 12について詳しく説明する。
[0041] アドレス管理部 12は、図 4に示すように書き込み制御部 11からアドレスを割当てる ことを要求する信号を受け付けた場合には、要求があった書き込み制御部 11に対し て、アドレスをアドレス管理部 12に通知し、要求があった分だけアドレスの数字をカロ 算していく。この加算処理について図 5を用いて説明すると、同図に示すように、アド レスを一つ通知するごとに次に通知するアドレスの数字に「1」を加算していく。例え ば、図 5に例示するように、 WCTLOおよび WCTL1から同時にアドレスの要求を受け 付けた場合には、 WCTLOにアドレスを通知し (WCTLOに対する戻り値「DOUT」） 、その通知したアドレスに一をカ卩えたアドレスを通知し (WCTLOに対する戻り値「DO UT+ 1」）、その後、二つのアドレスを通知したので、次に通知するアドレスの数字に 2を加算する（DIN「DOUT+ 2」 )。 [0042] 図 1の説明に戻ると、調停回路 13は、書き込み制御部 11または読み出し制御部 1 2からの書き込み要求 (WREQ = 1)または読み出し要求 (RREQ = 1)を受け付け、 それらの要求に対して RAM19へのアクセス権を割当てる手段である。ここで、図 6お よび図 7を用いて、調停回路 13について詳しく説明する。
[0043] 調停回路 13は、図 6に示すように、最後に RAM 19へのアクセス権を獲得した要求 の優先順位が次回最も低くなるように優先順序を決定し、それに従って複数の要求 に順番にアクセス権を割り当てる。例えば、調停回路 13は、図 7に示すように、 T2で WCTLO— WREQにアクセス権を与えた後、 T4で WCTLO— WREQ、 WCTL1— WREQ、 WCTL2— WREQおよび RCTL1— RREQから同時に要求があった場合 には、優先順位が最も低く 4番目のアクセス権を WCTLO— WREQに割当てる。
[0044] 図 1の説明に戻ると、読み出し制御部 14は、複数のレジスタ (RREQ、 RA、 SDR) を備え、 RAM書き込み情報テーブル 21が記憶するアドレス情報を参照して、 RAM 19からデータを読み出す手段である。具体的には、読み出し制御部 14は、 RAM19 内のどこのアドレスのデータを読み出すのかを示すリードアドレス（例えば、 RA=「0」 )を RAM書き込み情報テーブル 21に通知し、リードアドレスに対応するアドレス情報 (例えば、 [0] = 1)力も書き込み状態 (例えば、書き込みが完了したことを示す "1" )を選択し、その書き込み状態を RREQとして読み出し制御部 14に取得する。
[0045] そして、読み出し制御部 14は、受け付けた RREQの値 (読み出し要求あり =「1」） を調停回路 13に読み出し要求として通知する。そして、読み出し制御部 14は、調停 回路によって、アクセス権が割り当てられると、 RDR20からデータを読み出し、その データを SDRに記憶して外部に送出する。なお、読み出し制御部 14は、 RREQに 対して調停回路 13からアクセス権が割当てられるたびに、 RAの値を一つ加算する。
[0046] [データ読み書き制御装置による処理]
次に、図 8を用いて、実施例 1に係るデータ読み書き制御装置 10による処理を説明 する。図 8は、複数の書き込み制御部 (WCTLOと WCTL1)へ同時にデータが入力 された場合における実施例 1に係るデータ読み書き制御装置 10の処理の流れを示 すタイムチャートである。
[0047] 同図に示すように、データ読み書き制御装置 10は、複数の書き込み制御部 (WCT LOと WCTL1)へ同時にデータが入力された後、 T2のタイミングでは、入力された各 データ（HD+4B)をそれぞれ WCTLO— S30、 WCTL1— S30に記憶し、アドレス 管理部 12から取得した各アドレス情報（「0」と「1」）を WCTLO— WA— S30および W CTL1— WA— S30に記憶する。また、データ読み書き制御装置 10は、 T3のタイミ ングでは、 WCTLO— WREQおよび WCTL1— WREQをそれぞれ「1」にして調停 回路にそれぞれ書き込み要求を入力する。
[0048] 続いて、データ読み書き制御装置 10は、 T3のタイミングでは、書き込み制御部 11 ( WCTLOと WCTL1)が RAM書き込み情報テーブル 12にアドレス情報（例えば、図 1 に示す [0 : 1] = 11)を書き込む。また、データ読み書き制御装置 10は、 T3のタイミン グでは、調停回路 13によって WCTLO— WREQにアクセス権が割り当てられた後、 ADR16にアドレス「0」を書き込み、 WDR15にデータ（HD + 4B)を書き込み、さら に、それと同時に WER17の値と CER18の値をそれぞれ「1」にする（図 8の T3参照）
[0049] そして、データ読み書き制御装置 10は、 T4のタイミングでは、 ADR16二記憶され たアドレス「0」に WDR15が保持するデータ「HD + 4B」を RAM19に書き込む。また 、データ読み書き制御装置 10は、 T4のタイミングでは、調停回路 13によって WCTL 1— WREQにアクセス権が割り当てられた後、 WCTL1— WA— S30に記憶されたァ ドレス「 1」を ADR16に書き込み、 WDR 15に WCTL 1— S 30内のデータ「HD + 4BJ を書き込み、また、読み出し制御部 14が RAM書き込み情報テーブルを参照し、 RR EQ = 1とする。
[0050] そして、データ読み書き制御装置 10は、 T5のタイミングでは、 ADR16で示された RAMI 9のアドレス「1」に WDR15のデータ「HD + 4B」を書き込み、また、 RCTLO —RREQに対して調停回路 13からアクセス権が割当てられた後、 RAの値「0」に一 を加算して RAの値を「1」とする。
[0051] 続いて、データ読み書き制御装置 10は、 T6のタイミングでは、 RAM内のアドレス「 0」に記憶されたデータ「HD + 4B」を RDRに読み出し、 RAM書き込み情報テープ ルを [0] = "0"に更新し、読み出し制御部 14が RAM書き込み情報テーブルを参照し 、 RREQ = 1とする。 [0052] そして、データ読み書き制御装置 10は、 T7のタイミングでは、 CERの値を「1」とし、 RAMI 9から読み出すデータのアドレス「1」を RAから ADR16に通知し、 RAの値に 「0」に一を加算して「1」する。また、データ読み書き制御装置 10は、 T7のタイミング では、 RDR20に記憶されたデータ「HD + 4B」を読み出し制御部 14が読み出して S DRに記憶し、外部に送出する。
[0053] 続いて、データ読み書き制御装置 10は、 T8のタイミングでは、 RAM19内のアドレ ス「1」に記憶されたデータ「HD + 4B」を RDR20に読み出し、 RAM書き込み情報テ 一ブル 21を [1] = "0"に更新する。
[0054] そして、データ読み書き制御装置 10は、 T9のタイミングでは、 RDRに記憶された データ「HD + 4B」を読み出し制御部 14が読み出して SDRに記憶し、外部に送出す る。
[0055] [実施例 1の効果]
上述してきたように、 RAM19にデータを書き込むことを要求する書き込み要求に 基づ 、て、そのデータのアドレス情報を RAM書き込み情報テーブル 21に書き込み 、 RAM書き込み情報テーブル 21アドレス情報が書き込まれた直後に、そのアドレス 情報を参照して RAM19からデータを読み出すので、 RAM19にデータが書き込ま れたことを確認する前に、読み出し要求を出す結果、データの書き込まれるまで読み 出しを待機することがなくなり、レイテンシの改善を実現することが可能である。
実施例 2
[0056] さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外 にも、種々の異なる形態にて実施されてよいものである。そこで、以下では実施例 2と して本発明に含まれる他の実施例を説明する。
[0057] (1)調停回路
また、上記の実施例 1では、書き込み要求、読み込み要求を区別することなぐ優 先順序を決定する場合を説明したが、本発明はこれに限定されるものではなぐ書き 込み要求を読み出し要求よりも優先して優先順序を決定するようにしてもょ 、。
[0058] ここで、図 9を用いて具体的に優先順位の決定処理を説明する。調停回路 13は、 図 9に示すように、 T2で WCTLO WREQにアクセス権を与えた後、 T4で WCTLO — WREQ、 WCTL1— WREQ、 WCTL2— WREQおよび RCTL1— RREQから同 時に要求があった場合には、 1番目〜3番目のアクセス権をそれぞれ WCTL1— WR EQ、 WCTL2— WREQ、 WCTLO— WREQに割り当て、優先順位が最も低く 4番 目のアクセス権を RCTL1— RREQに割当てる。
[0059] このように、 RAM19に対するデータの書き込み要求および読み出し要求を複数受 け付けて 、る場合に、書き込み要求を読み出し要求よりも優先して処理するように複 数の要求を調停するので、 RAM書き込み情報テーブル 21にアドレス情報が書き込 まれる前に RAM書き込み情報テーブル 21からデータを読み出すことを防止すること が可能となる。
[0060] (2)システム構成等
また、図示したデータ読み書き制御装置の各構成要素は機能概念的なものであり 、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の 分散 '統合の具体的形態は図示のものに限られず、その全部または一部を、各種の 負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散 '統合して 構成することができる。例えば、書き込み制御部 11とアドレス管理部 12を統合しても よい。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、 CPUおよび当該 CPUにて解析実行されるプログラムにて実現され、あるいは、ワイ ヤードロジックによるハードウェアとして実現され得る。
[0061] また、本実施例において説明した各処理のうち、自動的におこなわれるものとして 説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的に おこなわれるものとして説明した処理の全部または一部を公知の方法で自動的にお こなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具 体的名称、各種のデータやパラメータを含む情報については、特記する場合を除い て任意に変更することができる。
[0062] (3)プログラム
なお、本実施例で説明したデータ読み書き制御方法は、あらかじめ用意されたプロ グラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行する ことによって実現することができる。このプログラムは、インターネットなどのネットヮー クを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブ ルディスク（FD)、 CD—ROM、 MO、 DVDなどのコンピュータで読み取り可能な記 録媒体に記録され、コンピュータによって記録媒体力 読み出されることによって実 行することちでさる。
産業上の利用可能性
以上のように、本発明に係るデータ読み書き制御装置は、所定の記憶部にデータ を書き込むとともに当該データのアドレス情報を所定のテーブルに書き込み、当該テ 一ブルに書き込まれたアドレス情報を参照して前記所定の記憶部から前記データを 読み出す場合に有用であり、特に、テーブルにアドレス情報が書き込まれる前にテー ブル力もデータを読み出すことを防止することに適する。

Claims

請求の範囲
[1] 所定の記憶部にデータを書き込むとともに当該データのアドレス情報を所定のテー ブルに書き込み、当該テーブルに書き込まれたアドレス情報を参照して前記所定の 記憶部から前記データを読み出すデータ読み書き制御装置であって、
前記所定の記憶部にデータを書き込むことを要求する書き込み要求に基づいて、 当該データのアドレス情報を前記所定のテーブルに書き込むアドレス情報書込手段 と、
前記アドレス情報書込手段によって前記所定のテーブルにアドレス情報が書き込ま れた直後に、当該アドレス情報を参照して前記所定の記憶部から前記データを読み 出すデータ読み出し手段と、
備えたことを特徴とするデータ読み書き制御装置。
[2] 前記所定の記憶部に対するデータの書き込み要求および読み出し要求を複数受 け付けている場合に、前記書き込み要求を前記読み出し要求よりも優先して処理す るように前記複数の要求を調停する調停手段をさらに備えたことを特徴とする請求項 1に記載のデータ読み書き制御装置。
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