JPS59146361A - デユアルポ−トメモリ制御回路 - Google Patents
デユアルポ−トメモリ制御回路Info
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- JPS59146361A JPS59146361A JP1983783A JP1983783A JPS59146361A JP S59146361 A JPS59146361 A JP S59146361A JP 1983783 A JP1983783 A JP 1983783A JP 1983783 A JP1983783 A JP 1983783A JP S59146361 A JPS59146361 A JP S59146361A
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- JP
- Japan
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- pulse
- memory
- write
- output
- pulse generator
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデュアルポートメモリに内蔵する制御回路の改
良に関するものである。
良に関するものである。
計算機（以下ＣＰＵと略記する）を用いた各種の高速計
測システムや、一定時間内でＣＰＵがデータを取り込み
計算し、その結果によって装置を制（至）する実時間フ
ィードバックシステム等では、＆を数のＣＰＵを用いＣ
ＰＵ間のデータ交換を効率良（行うために、２個のデー
タウェイをインターフェースするデータ交換用デュアル
・ポート・メモリ（ｄｕａｌ ｐｏｒｔ ｍｅｍｏｒｙ
）が使用されることはよく知られている。なお上記のシ
ステムでは上位ＣＰＵのもとに複数の下位ＣＰＵを配置
してデータ交換な行っているが、データの交換を行う場
合釜ＣＰＵの動作速度の相違によって生ずるデータ交換
の待ち時間などの雑時間を短縮するため、２つのポート
（入、出）月」）より同時アクセスが可能なデュアルポ
ートメモリが使用され、このメモリには制御回路が内蔵
されている。
測システムや、一定時間内でＣＰＵがデータを取り込み
計算し、その結果によって装置を制（至）する実時間フ
ィードバックシステム等では、＆を数のＣＰＵを用いＣ
ＰＵ間のデータ交換を効率良（行うために、２個のデー
タウェイをインターフェースするデータ交換用デュアル
・ポート・メモリ（ｄｕａｌ ｐｏｒｔ ｍｅｍｏｒｙ
）が使用されることはよく知られている。なお上記のシ
ステムでは上位ＣＰＵのもとに複数の下位ＣＰＵを配置
してデータ交換な行っているが、データの交換を行う場
合釜ＣＰＵの動作速度の相違によって生ずるデータ交換
の待ち時間などの雑時間を短縮するため、２つのポート
（入、出）月」）より同時アクセスが可能なデュアルポ
ートメモリが使用され、このメモリには制御回路が内蔵
されている。
従来のテユアルポートメモリ制御方式は、２つのポート
より非同期に発生した転送安来をデュアルポートメモリ
を動かすクロックパルスです７７−１ノングして取り込
み、クロックパルスに同期してメモリアクセスを行なっ
ている。この場合非同期に発生する転送要求をクロック
パルスで取り込む才での時間は、クロックパルスの周波
数に依存する雑時間である。この雑時間を短縮すること
は実時間フィードバックシステムなど一定時間内にデー
タの処理をするシステムでは重要なポイントである。本
発明は以下に述べるように、非同期に発生するライト、
リード等の転送要求をクロックパルスでサンプリングす
る方式を用いず、ゲートの組合わせで制御する方式を用
いているので、転送とが特長である。
より非同期に発生した転送安来をデュアルポートメモリ
を動かすクロックパルスです７７−１ノングして取り込
み、クロックパルスに同期してメモリアクセスを行なっ
ている。この場合非同期に発生する転送要求をクロック
パルスで取り込む才での時間は、クロックパルスの周波
数に依存する雑時間である。この雑時間を短縮すること
は実時間フィードバックシステムなど一定時間内にデー
タの処理をするシステムでは重要なポイントである。本
発明は以下に述べるように、非同期に発生するライト、
リード等の転送要求をクロックパルスでサンプリングす
る方式を用いず、ゲートの組合わせで制御する方式を用
いているので、転送とが特長である。
最初に従来方式による雑時間の例を説明する。
外部より入力される制御信号を取り込む場合、従来方式
では回路素子が安定に動作する速度のクロックパルスを
作成しておき、このクロックパルスに同期した処理を行
なっている。第５図はクロックパルスを用いる従来方式
の制御回路の１例図である。図中の１１はライト要求パ
ルスＷＰ。
では回路素子が安定に動作する速度のクロックパルスを
作成しておき、このクロックパルスに同期した処理を行
なっている。第５図はクロックパルスを用いる従来方式
の制御回路の１例図である。図中の１１はライト要求パ
ルスＷＰ。
）２はリート要求パルスＲＰ、１５はクロックパルスＣ
Ｐ、２Ｊと２２はセント、リセットフリラフフロッグ（
Ｆ’ Ｆと略記）、２６と２４はシフトレジスタ、２５
はインバータ、２６はＮＡＮＤゲート、２９はメモリラ
イトパルス、６１はメモリリードパルスを表わしている
。次に第５図の動作を言兄明する。
Ｐ、２Ｊと２２はセント、リセットフリラフフロッグ（
Ｆ’ Ｆと略記）、２６と２４はシフトレジスタ、２５
はインバータ、２６はＮＡＮＤゲート、２９はメモリラ
イトパルス、６１はメモリリードパルスを表わしている
。次に第５図の動作を言兄明する。
第６図は第５図の各部波形例図で、ＷＰ（負）の入力１
１によってＦＦ２１はセットされＱ出力は２７のように
なる。同様にＲＰ（負）の入力１２によってＦＦ２２は
セットされＱ出力は２８のようになる。２７と２８の波
形はＣＰ’ｉ５の立−ヒリに同期してシフトレジスタ２
６と２４に取込まれ、メモリライトパルス２９と、ノく
レス５０になる。ＡＮＤゲート２６はメモリライトノぐ
レス（ＭＷＰ）２９とメモリリードパルス（ＭＲＰ）３
１ 、の重なりを避けるためのもので、）ｚ）レス６０
はメモリライトパルス２９がオフのときのみメモリリー
ドパルス３１となる。
１によってＦＦ２１はセットされＱ出力は２７のように
なる。同様にＲＰ（負）の入力１２によってＦＦ２２は
セットされＱ出力は２８のようになる。２７と２８の波
形はＣＰ’ｉ５の立−ヒリに同期してシフトレジスタ２
６と２４に取込まれ、メモリライトパルス２９と、ノく
レス５０になる。ＡＮＤゲート２６はメモリライトノぐ
レス（ＭＷＰ）２９とメモリリードパルス（ＭＲＰ）３
１ 、の重なりを避けるためのもので、）ｚ）レス６０
はメモリライトパルス２９がオフのときのみメモリリー
ドパルス３１となる。
次に雑時間について説明する。第６図のＷＰｌｌ。
ＦＦ１２とＣＰ１５のタイミングは図のように完全に非
同期であり、ＷＰＩ １ 、ＦＦ１２によってセットさ
れたＦＦ２１．２２の出力２７．２８をソフトレジスタ
２５．２４に取り込むタイミングは、Ｃ！Ｐ１５の立上
りが早く来ればよいが、遅い場合はｃｐｉｓの１周期分
待たされることになる。この待ちの時間はクロックパル
スを使用することにより生じるものである。
同期であり、ＷＰＩ １ 、ＦＦ１２によってセットさ
れたＦＦ２１．２２の出力２７．２８をソフトレジスタ
２５．２４に取り込むタイミングは、Ｃ！Ｐ１５の立上
りが早く来ればよいが、遅い場合はｃｐｉｓの１周期分
待たされることになる。この待ちの時間はクロックパル
スを使用することにより生じるものである。
さて第１図は本発明回路を使用したシステムの構成側図
である。この図において１は上位ｃｐｕ。
である。この図において１は上位ｃｐｕ。
６は下位ＣＰＵで、このシステムは１，３のＣＰＵと６
．７のデータハイウェイで構成され、装置４が発生する
〜勺変換されたアナログデータを一定時間毎に下位ＣＰ
Ｕ ５が取り込み、必要とされるデータをデュアルポー
トメモリ５に書き込む、この動作を下位ＣＰＵは一定時
間毎にくり返す。
．７のデータハイウェイで構成され、装置４が発生する
〜勺変換されたアナログデータを一定時間毎に下位ＣＰ
Ｕ ５が取り込み、必要とされるデータをデュアルポー
トメモリ５に書き込む、この動作を下位ＣＰＵは一定時
間毎にくり返す。
他方上位ＣＰＵ １は一定時間毎にデュアルポートメモ
リ５のデータを読み取り、下位系よりのデータを処理し
てコントロールデータを装置２に出力する。この動作を
上位ｃｐｕ １は一定時間毎にくり返す。第１図のシス
テムでくり返し時間を早くすることは装置２を精密に制
御することであって、テユアルポートメそりにも高速性
が要求される。
リ５のデータを読み取り、下位系よりのデータを処理し
てコントロールデータを装置２に出力する。この動作を
上位ｃｐｕ １は一定時間毎にくり返す。第１図のシス
テムでくり返し時間を早くすることは装置２を精密に制
御することであって、テユアルポートメそりにも高速性
が要求される。
本発明の回路の要部は上位系と下位系のノ・イウエイを
結合し、かつ２つのポートより一定時間毎にしかも非同
期に書き込み、読み出しの行われるデュアルポートメモ
リ５の中のメモリ制御を行っている部分５−２である。
結合し、かつ２つのポートより一定時間毎にしかも非同
期に書き込み、読み出しの行われるデュアルポートメモ
リ５の中のメモリ制御を行っている部分５−２である。
なお５−１はメモリの部分である。その詳細を次に説明
する。
する。
第２図は第１図のメモリ制御部５−２の回路構成側図で
ある。この図中の１６は遅延フリツブノロノプＤＦＦで
、ライト要求パルスｗｐｉ＋によってセットされ、メモ
リライトパルスＭＶＰ＋６の後縁によりリセットされる
。ＰＲはプリセット端子である。Ｇ１はＮＡＮＤゲート
、１９は第１パルス発生器（ＰＧ）で、メモリをライト
できる最小のパルス１６を入力トリガで発生する。１４
ばＢ１５ｔａｂｌｅ（２安定式）ラッチで、このランチ
により書き込み動作と読み取り動作の優先処理の判定を
行っている。１７は第２パルス発生器で、第１パルス発
生器１９の出力パルスの２倍のパルス幅を有するパルス
Ｃを発生する。Ｇ２はＮＡＮＤゲートである。
ある。この図中の１６は遅延フリツブノロノプＤＦＦで
、ライト要求パルスｗｐｉ＋によってセットされ、メモ
リライトパルスＭＶＰ＋６の後縁によりリセットされる
。ＰＲはプリセット端子である。Ｇ１はＮＡＮＤゲート
、１９は第１パルス発生器（ＰＧ）で、メモリをライト
できる最小のパルス１６を入力トリガで発生する。１４
ばＢ１５ｔａｂｌｅ（２安定式）ラッチで、このランチ
により書き込み動作と読み取り動作の優先処理の判定を
行っている。１７は第２パルス発生器で、第１パルス発
生器１９の出力パルスの２倍のパルス幅を有するパルス
Ｃを発生する。Ｇ２はＮＡＮＤゲートである。
第２図の動作は第２図の各部波形を示す之・６図および
第４図によって次のように説明される。
第４図によって次のように説明される。
捷ずライト要求パルスＷＰＴ＋は第１図の下位ＣＰＵ
５がデュアルポートメモリ５にデータを書き込むときに
発生する書込み要求信号、またリード要求パルスＲ，Ｐ
１２は第１図の上位ＣＰＵ ｉがテユアルポートメモ
リ５のデータを読み込む要求信号である。ｉ６，１８は
デュアルポートメモリのランダムアクセスメモリをアク
セスするライト（Ｗｒｉｇｈｔ）とリード（Ｒｅａｄ、
）のタイミング波であるが、この１６と１８の両パルス
信号はいかなる状況下でも時間的に重なり合ってはなら
ない。もし重なることがあればデータネ良となる。従来
の技術ではこの重りを避けるためり；ツクパルスでタイ
ミングの順序付けを行っていた。
５がデュアルポートメモリ５にデータを書き込むときに
発生する書込み要求信号、またリード要求パルスＲ，Ｐ
１２は第１図の上位ＣＰＵ ｉがテユアルポートメモ
リ５のデータを読み込む要求信号である。ｉ６，１８は
デュアルポートメモリのランダムアクセスメモリをアク
セスするライト（Ｗｒｉｇｈｔ）とリード（Ｒｅａｄ、
）のタイミング波であるが、この１６と１８の両パルス
信号はいかなる状況下でも時間的に重なり合ってはなら
ない。もし重なることがあればデータネ良となる。従来
の技術ではこの重りを避けるためり；ツクパルスでタイ
ミングの順序付けを行っていた。
第６図はｗｐｉｉ（ライト要求パルス、負）に遅れて１
’ｔＰ１２（ＩＪ−ド要求パルス、負）が入力したとき
の動作波形を示す。甘ずＷｐｉｌによりＤＦＦ１３がセ
ットされそのＱ出力αが１′”となる。これと同時にＷ
Ｐ１１パルスの前縁で２安定ラツチ１４は第２パルス発
生器１７の出力パルスＣをメモリする。このメモリはＷ
Ｐｉｉノくルスの後縁まで保持され、Ｗｐｉｌが゛１″
レベルになるとスルー状態になる。その結果αとｂ（α
は１３の出力、ｂは１４の出力）のＡＮＤが成立する期
間のパルスｄ（負）が発生し、第１パルス発生器１９か
らＭＷＰ１６が出力される。
’ｔＰ１２（ＩＪ−ド要求パルス、負）が入力したとき
の動作波形を示す。甘ずＷｐｉｌによりＤＦＦ１３がセ
ットされそのＱ出力αが１′”となる。これと同時にＷ
Ｐ１１パルスの前縁で２安定ラツチ１４は第２パルス発
生器１７の出力パルスＣをメモリする。このメモリはＷ
Ｐｉｉノくルスの後縁まで保持され、Ｗｐｉｌが゛１″
レベルになるとスルー状態になる。その結果αとｂ（α
は１３の出力、ｂは１４の出力）のＡＮＤが成立する期
間のパルスｄ（負）が発生し、第１パルス発生器１９か
らＭＷＰ１６が出力される。
他方ＲＰ１２（！Ｊ−ド要求パルス、負）の前縁で第２
パルス発生器１７はトリガされパルスＣが発生する。そ
してゲートＧ２からはＭＷＰ１６とＣのＡＮＤからＭＲ
Ｐ１８が出力される。
パルス発生器１７はトリガされパルスＣが発生する。そ
してゲートＧ２からはＭＷＰ１６とＣのＡＮＤからＭＲ
Ｐ１８が出力される。
以上の動作においてライト要求とリード要求は、ラッチ
１４によりＷＰ＋ １の前線で優先判断を行い、ＭＲＰ
とＭＶＰの切替動作を行っているが、第２パルス発生器
１７は第１パルス発生器１９の出力１６の２倍のパルス
幅のパルスＣを出力するので、ＷｐｉｌとＦｉＰｌ ２
がほとんど同時に入力されラッチ１４がライト要求を優
先処理した場合でも、メモリライトＭＷＰとメモリリー
トＭＲＰは正常に重ることのない時間を確保できる。
１４によりＷＰ＋ １の前線で優先判断を行い、ＭＲＰ
とＭＶＰの切替動作を行っているが、第２パルス発生器
１７は第１パルス発生器１９の出力１６の２倍のパルス
幅のパルスＣを出力するので、ＷｐｉｌとＦｉＰｌ ２
がほとんど同時に入力されラッチ１４がライト要求を優
先処理した場合でも、メモリライトＭＷＰとメモリリー
トＭＲＰは正常に重ることのない時間を確保できる。
次にｉ−４１１は′ＲＰパルス１２がＷＰパルス１１よ
り先に入力したときの動作波形を示す。ＦＦ１２のパル
スによつ−ｃ−ｇ・２パルス発生器１７がトリガされパ
ルスＣを発生する。他方ＷＰ１＋の前縁でＦＦ１５の出
力αが１″になると共にＣの状態をラッチ１４は記憶す
るが、ラッチ１４はすでに１°゛となっているのでその
Ｑ出力であるｂは０゛となり、ＭＷＰ１６はラッチ１４
がもとのま＼になるまで待たされることになる。その結
果ＭＲＰ＋８が先に出力さ扛、Ｃが°゛０′′になって
ｂが１″゛となる時点で、ｄの立下りによジ第１パルス
発生器１９がトリガされＭＷＰ１６が出力される。
り先に入力したときの動作波形を示す。ＦＦ１２のパル
スによつ−ｃ−ｇ・２パルス発生器１７がトリガされパ
ルスＣを発生する。他方ＷＰ１＋の前縁でＦＦ１５の出
力αが１″になると共にＣの状態をラッチ１４は記憶す
るが、ラッチ１４はすでに１°゛となっているのでその
Ｑ出力であるｂは０゛となり、ＭＷＰ１６はラッチ１４
がもとのま＼になるまで待たされることになる。その結
果ＭＲＰ＋８が先に出力さ扛、Ｃが°゛０′′になって
ｂが１″゛となる時点で、ｄの立下りによジ第１パルス
発生器１９がトリガされＭＷＰ１６が出力される。
ＷｐｉｌとＦｉＰｌ２が完全に同時に入力された場合に
ついてはラッチ１４の状態によってライトとリードの順
序が決まる。
ついてはラッチ１４の状態によってライトとリードの順
序が決まる。
以上詳細に説明したように本発明のテユアルポートメモ
リ制御回路は、同時アクセスが可能なテユアルポートメ
モリのメモリアクセス制御回路として、クロックパルス
を用いずに２つのボートよりの非同期発生のアクセス要
求の優先処理をゲートの組み合わ硝で高速に行なうこと
が特徴で、処理が工Ｃ素子の限界の速度で行える。
リ制御回路は、同時アクセスが可能なテユアルポートメ
モリのメモリアクセス制御回路として、クロックパルス
を用いずに２つのボートよりの非同期発生のアクセス要
求の優先処理をゲートの組み合わ硝で高速に行なうこと
が特徴で、処理が工Ｃ素子の限界の速度で行える。
第１図は本発明を実施したンステムの構成例図、第２図
は第１図中のメモリ制御部の回路構成側図、第５図およ
び第４図は第２図の各部波形図、第５図は従来方式の制
御回路の構成例図、第６図はオ５図の各部波形例図であ
る。 １・・−Ｌ位泊算機、 ２，４・・・装置、 ５・・
・下位計算機、 ５・・・デュアルポートメモリ、
５−１・・・メモリ、 ５−２・・・メモリ制御則
］、 ６，７・・・データハイウエイ、 １１ （ＷＰ）・・・ライト要求パルス、 ＋ ２
（ＦＰ）・・・リード要求パルス、 １３・・・（Ｄ
ＦＦ ）遅延フリップフロップ、 １４・・・（２安
定）ラッチ、 １５・・・クロックパルス（ＣＰ）、
１６・・・メモリライトパルスＭＷＰ、 １７・・
・第２パルス発生器、１８・・・メモリリードパルスＭ
Ｒ，Ｐ、１９・・・第１パルス発生器、 ２４．２２
・・・フリップフロップ、２５．２４・・・シフトレジ
スタ、 ２５・・・イ／ハータ、 ２６・・・ＮＡ
ＮＤゲート、 ２７ 、 ２８゛°−ＦＦ２１．２２
の出力、 ２９・・・メモリライトパルスＭＷＰ ５
０・・・２４の出力、 ５１・・・メモリリードパル
スＭＦＰ１ Ｇｌ、Ｇ２・・・ＮＡＮＤゲート。 特許出願人 国際電気株式会社 代理人 大塚 学 外１名 第 ３ 聞 一一−チ吟間 躬 ４ 叉 −一一吋間 第 ５ 図 １１ 第 ６ 図 一−−−−−−−−−−−−−−→−埼間一讃舛−
は第１図中のメモリ制御部の回路構成側図、第５図およ
び第４図は第２図の各部波形図、第５図は従来方式の制
御回路の構成例図、第６図はオ５図の各部波形例図であ
る。 １・・−Ｌ位泊算機、 ２，４・・・装置、 ５・・
・下位計算機、 ５・・・デュアルポートメモリ、
５−１・・・メモリ、 ５−２・・・メモリ制御則
］、 ６，７・・・データハイウエイ、 １１ （ＷＰ）・・・ライト要求パルス、 ＋ ２
（ＦＰ）・・・リード要求パルス、 １３・・・（Ｄ
ＦＦ ）遅延フリップフロップ、 １４・・・（２安
定）ラッチ、 １５・・・クロックパルス（ＣＰ）、
１６・・・メモリライトパルスＭＷＰ、 １７・・
・第２パルス発生器、１８・・・メモリリードパルスＭ
Ｒ，Ｐ、１９・・・第１パルス発生器、 ２４．２２
・・・フリップフロップ、２５．２４・・・シフトレジ
スタ、 ２５・・・イ／ハータ、 ２６・・・ＮＡ
ＮＤゲート、 ２７ 、 ２８゛°−ＦＦ２１．２２
の出力、 ２９・・・メモリライトパルスＭＷＰ ５
０・・・２４の出力、 ５１・・・メモリリードパル
スＭＦＰ１ Ｇｌ、Ｇ２・・・ＮＡＮＤゲート。 特許出願人 国際電気株式会社 代理人 大塚 学 外１名 第 ３ 聞 一一−チ吟間 躬 ４ 叉 −一一吋間 第 ５ 図 １１ 第 ６ 図 一−−−−−−−−−−−−−−→−埼間一讃舛−
Claims (1)
- 複数の計算機間のデータ交換を効率良く行うため２個の
データウェイをインターフェースするデュアルボＲメモ
リの制御回路として、２つのポ・−トより非同期に発生
するライト、リードの転送要求を、ライト要求パルスに
よって七ソトされメモリライトパルスの後縁でリセット
される遅延フリップフロック（ＤＦＦ）と、ＤＦＦの出
方とラッチ回路の出力のＮＡＮＤゲー１− Ｇ １と、
Ｇ１の出力にょってメモリライトパルス（ＭＷＰ）を発
生する第１のパルス発生器と、リード要求パルスの前線
でトリガされ第１パルス発生器の２倍のパルス幅のパル
スＣを発生する第２パルス発生器と、ライト要求パルス
の前体でパルスＣをメモリしライト要求パルスの後縁ま
で保持するラッチ回路と、第２パルス発生器よりのＣパ
ルスとメモリライトパルスによりメモリリードパルス（
ＭＲＰ ）を出力するＮ Ａ Ｎ ＤゲートＧ２とによ
り構成された優先処理回路を備えて、ＭＲＰとＭＷＰが
重なり合うことなく高速に選択切換を行うことを特徴と
するテユアルポートメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983783A JPS59146361A (ja) | 1983-02-10 | 1983-02-10 | デユアルポ−トメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983783A JPS59146361A (ja) | 1983-02-10 | 1983-02-10 | デユアルポ−トメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59146361A true JPS59146361A (ja) | 1984-08-22 |
Family
ID=12010380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983783A Pending JPS59146361A (ja) | 1983-02-10 | 1983-02-10 | デユアルポ−トメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163539U (ja) * | 1987-04-14 | 1988-10-25 | ||
| EP0756282A3 (en) * | 1995-07-25 | 1998-11-18 | Oki Electric Industry Co., Ltd. | Output data holding latches for multiport memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983258A (ja) * | 1982-10-01 | 1984-05-14 | エイ・ティ・アンド・ティ・コーポレーション | デユアル・ポ−ト・アクセス回路 |
-
1983
- 1983-02-10 JP JP1983783A patent/JPS59146361A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983258A (ja) * | 1982-10-01 | 1984-05-14 | エイ・ティ・アンド・ティ・コーポレーション | デユアル・ポ−ト・アクセス回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163539U (ja) * | 1987-04-14 | 1988-10-25 | ||
| EP0756282A3 (en) * | 1995-07-25 | 1998-11-18 | Oki Electric Industry Co., Ltd. | Output data holding latches for multiport memory |
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