JPH01169632A

JPH01169632A - パイプライン型データ処理装置

Info

Publication number: JPH01169632A
Application number: JP32714887A
Authority: JP
Inventors: Hidenori Inai; 秀則井内; Haruo Yoda; 晴夫依田; Yozo Ouchi; 大内　洋三; Yutaka Sako; 裕酒匂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-25
Filing date: 1987-12-25
Publication date: 1989-07-04
Anticipated expiration: 2013-03-09
Also published as: JP2723893B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、別々の記憶装置に蓄えられ、かつ予めデータ
の処理順序が決っているデータに対して、データ鄭動型
の処理を行うパイプライン型データ処理装置に関する。

〔従来の技術〕

従来のパイプライン型データ処理装置は、第７図に示す
ように記憶装置部（７０１，７０’２）と処理装置部（
７０３）から構成されている。この従来のパイプライン
型データ処理装置の動作は、ノイマン型の中央集中型の
処理形態に従って、記憶装置に対するデータのアドレス
の管理を処理部に属する制御装置が集中的に行なうため
に、処理すべきデータの個数が多くなるに従ってアドレ
スの管理機構が大きくなり実装的に困難となるという問
題力（あ−た。この問題を解決する手段として、例えば
特願昭６０’−４２１９１，特願昭６０−４４、３０４
等に記載がない。これは記憶装置に対する７１−レス管
理をバス上にアドレスト−”クンという命令を含んだデ
ータ列を乗せて記憶装置に送ることによって行っている
。また、複数のデータの同期処理を実現するために、プ
ロセッサ側にデータを一時的に蓄えるためのキュー機構
を設けることによって複数個のデータの同期処理を行な
っている。

〔発明が解決しようとする問題点〕

従来技術は第７図に示すように、周辺装置の入出力バス
（７０４）のデータの速度はパイプライン処理部の入出
力バス（７０５，７０６）の処理速度が異なる場合には
、一つの記憶装置を入出力処理用の記憶装置、パイプラ
イン処理用の記憶装置の２つの用途に兼用して用いるこ
とができないという問題点があった。

また前記公報に記載された装置では、複数のオペランド
データを同時に処理する必要がある場合にも、実装的な
問題は生じないが、記憶装置部ではアドレスト−クンと
データトークンの区別をする必要があるために制御が複
雑になったり、同一のバス上にデータ情報とアＩくレス
情報が時分割で流れるためにハス上に有効なデータが乗
っている比率（ハス使用効率）が上がらないために、プ
ロセッサの処理速度が上がらないという問題があった。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明では、複数のオペラ
ンドデータをそれぞれ異なる記憶装置に割り当てて記憶
し、記憶装置の内部で予め決められたアドレスを自動的
に生成する方式を採用する。

このような方式で問題となるのは、ホスト計算機が各記
憶装置内のアドレスの管理をしていないので、複数のオ
ペランドデータを同時に読みだして、プロセッサ装置の
動作クロックに従って正しいデータ処理を行うことが可
能であるかということである。これを解決するためには
、各入力記憶装置毎の動作タイミンクのずれ、及び各出
力記憶装置毎の動作タイミングのずれを吸収する必要が
ある。

このために、第２図に示すようにバッファメモリを全て
の記憶装置の内部に設け、バッファメモリに入力されて
いるデータの数に対応した２つの状態出力（フル、エン
プティー）をデータ処理システムの基本タイミングとな
る第１の動作クロックで同期をとった後、ワイアー１く
オア結合して共通信号線として出力する。一般にバッフ
ァメモリをデータが通過する時間は不定であるので、プ
ロセッサ装置が記憶装置から読みだされたデータの開始
を検出するために、制御装置が上記２つの状態出力を監
視することによって、意図する有効データがプロセッサ
装置に供給されるタイミングを示すフラグ信号を発生し
、プロセッサ装置が処理の対象となるデータと同期にと
られたフラグ信号を受け取るようにする。プロセッサ装
置では、フラグ信号に従ってデータ処理を行った後、処
理データと上記のフラグ信号出力の同期が保たれるよう
に、遅延回路によって前段の装置から入力されたフラグ
信号を自殺の処理時間分だけ遅らせて次段の装置に出力
する。書き込みに指定された出力記憶装置は、フラグ信
号に従ってプロセッサ装置の処理したデータを内部のバ
ッファメモリに書き込むように構成する。何らかの理由
により、いずれか１つの入力記憶装置のバッファメモリ
に入力されているデータの数がＬＬ　ＯＩ＋に近くなっ
た場合には、プロセッサ装置の処理に必要な全てのオペ
ランドデータが揃えられないことになるので、その場合
には、第１の状態出力がオフとなるように記憶装置が制
御し、制御装置は、第１の状態出力がオフになったのを
検出することによって、プロセッサ装置に与える第２の
動作クロック信号を停止する。同時に、第２の状態出力
を強制的にオフにする。出力記憶装置は、第２の状態出
力がオフの場合には、データを内部のバッファメモリに
取り込まないように構成する。このため同一の処理デー
タを誤って出力記憶装置側に書き込まれることを防止で
きる。また、いずれか１つの出力記憶装置に於いて、主
記憶への書き込み処理が間に合わない場合には、バッフ
ァメモリに入力されているデータの数が総容量に近くな
るので、データの数がＬＬ　ＯＩ＋に近くなった場合と
同様に第２の状態出力がオフとなるように制御し、制御
装置は、第２の状態出力がオフになったのを検出するこ
とによって第１の状態出力を強制的にオフとし、プロセ
ッサ装置に与える第の動作クロック信号を停止する。ま
た、記憶装置は、第１の状態出力がオフの場合には、デ
ータをバッファメモリから読みださないように構成する
。この結果、主記憶への書き込みが間に合わないために
プロセッサ装置の処理が停止しているにも拘らず、余分
なデータがバッファメモリから読みだされることを禁止
できる。

〔作用〕

以上の手段を用いることによって、記憶装置内のデータ
に対するアドレスをホスト計算機が逐一指定することな
く、入力記憶装置間での同期がとられたデータの読みた
しが可能になる。また、主記憶デバイスが異なっている
複数の記憶装置間、あるいは主記憶デバイスが同じでも
装置内部の動作速度、動作位相の異なる複数の記憶装置
間で、データ処理システムの動作タイミングの基本とな
る第１の動作クロック信号だけに同期したデータの読み
だし動作、プロセッサ装置が処理したデータの複数の出
力記憶装置に対する非同期書き込み動作を実現すること
が可能になる。

また、上記２本の状態信号線、フラグ信号、第１゜、第
２の動作クロック信号がデータバス制御信号として必要
なだけで、アドレスバスを省略することが可能であるの
でパスラインの実装が容易になる。この結果、複数の記
憶装置を使用した効率の良い小型のパイプライン型のデ
ータ処理装置を容易に実現できる。

〔実施例〕

以下に、本発明の１実施例を図によって詳細に説明する
。

第１図に、７つの記憶装置、パイプライン的に接続され
た４つのプロセッサ装置、パイプライン動作を制御する
制御装置から構成されるデータ処理装置のブロック図を
示す。

１０１〜１０３は、データを記憶して、パイプラインプ
ロセッサ装置にデータを供給する入力記憶装置群である
。

１０４〜１０７は、パイプラインプロセッサ装置からデ
ータを受け取って、データを記憶する出力記憶装置群で
ある。

１１０は、パイプラインプロセッサ装置が正しいデータ
処理を行うための動作シーケンスを管理する制御装置で
ある。

１１１〜１１４は、パイプライン的に接続されたプロセ
ッサ装置である。入力記憶装置と制御装置は、３本の外
部入力データバス１２」〜］−２３によって接続され、
出力記憶装置とパイプラインプロセッサ装置は、４本の
出力バス１３１〜１３４によって接続されている。制御
袋Ｗ１１０は、入力記憶装置群から同期をとって読みだ
された外部入力データバス１２１〜１２３１の有効デー
タに同期をとって、適切なタイミングでフラグ信号１４
３を発生し、データに付加して「トークン」というデー
タ形式にして、次段のパイプラインプロセッサ装置に送
る。パイプラインプロセッサ装置は、前段のプロセッサ
装置、または制御装置の出力したデータとフラグ信号を
入力として受け取って予め設定されたデータ処理とフラ
グ信号の遅延処理を行って、適宜処理データと遅延を受
けたフラグ信号をｒ外部量カド−クンバスＪとして４本
の出力バス］−３１〜１３４を通して複数の出力記憶装
置へ転送する。出力記憶装置ａは、予め設定された出力
バスを選択して、フラグ信号を参照することによって処
理データを入力する。以降、遅延を受けたフラグ信号と
処理データを持った出方バスと記憶装置を接続するバス
のことを外部出カドークンバスと呼ぶことにする。

１４１は、Ｇ　ＯＲ（Ｇｒｏｕｐ　０ｕｔｐｕｔ　Ｒｅ
ａｄｙ）信号であり、値がｒｒ　ｌ　ｕの場合に全ての
入力記憶装置がデータを出力する準備が整っていること
を示す。

１４２は、Ｇ　Ｉ　Ｒ（Ｇｒｏｕｐ工ｎｐｕｔ　Ｒｅａ
ｄｙ）信号であり、値がｒｒ　１１１の場合に全ての出
力記憶装置がデータを入力する準備が整っていることを
示す。

１４４は、制御装置１１０から全ての記憶装置に供給さ
れる動作クロック信号Ｍ　ＣＬ　Ｋ　（ＭｅｍｏｒｙＣ
ｌｏｃりである。

１４５は、制御装置から全てのパイプラインプロセッサ
装置に供給される動作クロック信号ＰＣＬ　Ｋ　（Ｐｒ
ｏｃｅｓｓｏｒ　Ｃ］、ｏｃｋ）である。ＭＣＬＫ信号
は、ＰＣＬＫ信号と周期、位相は同じであるが、入力記
憶装置に対する読みだし処理の開始と共に常時発振する
点で、パイプライン処理が有効な時だけ発振するＰＣＬ
Ｋ信号と異なる。

本実施例では、第１図に示したシステム構成で、最大３
つのオペランドデータを入力記憶装置（主記憶を構成す
るデバイス、内部の動作周波数は異なっていても良い）
から同時に読みだしてパイプラインプロセッサ装置で処
理を行い、最大４つのプロセッサ装置から出力されるデ
ータを複数の出力記憶装置（主記憶を構成するデバイス
、内部の動作周波数は異なっていても良い）に非同期的
に書き込むパイプライン型のデータ処理を有限状態機械
制御のもとで行うことを説明する。

第２図は、記憶装置の内部のブロック図を示した図であ
る。

２０１は、主記憶であり、例えば磁気ディスクメモリ、
半導体メモリなどから構成される。

２０２は、バッファメモリである。バッファメモリとし
ては、例えばＭＭＩ社のＦＩＦＯメモυｌｉ′６７４１
３．ｊｌを使用すれば良い。バッファメモリ２０２と外
部データバス２１２との間には、装置の内部動作と外部
バス動作とのタイミング調整を行うためのレジスタ回路
２０４を設ける。外部データバス２１３は、第１図に示
した外部データバス１２」〜１２３のうちのいずれか１
つのデータバスを示す。

２０３は、バッファメモリ２０２と外部データハスとの
間でのデータの入出力動作を制御するための組合せ論理
回路である。外部出力データバス２１２」二のデータは
、Ｍ　ＣＬ　Ｋ信号１４４の立ち上がりで一旦しシスタ
回路２０４にラッチされ、シフトイン信号２０９に従っ
て、バッファメモリ２０２に書き込まれる。外部出力デ
ータバス２１２は、第１図に示した出力バス」−３１〜
１３４のうちのいずれか１つの出力バスを示す。逆に、
主記憶からバッファメモリ２０２に書き込まれたデータ
は、シフｌ−アウト信号２１０に従って読みだされ、レ
ジスタ回路２０４でタイミング調整を受けて外部入力デ
ータハス２１３に出力される。

バッファメモリ２０２は、その内部状態を出力するため
の手段として以下に述べる４種類の信号を有する。

２０５は、ＩＲ（工ｎｐｕｔ　Ｒｅａｄｙ）信号であり
、値が“１″の場合にバッファメモリ２０２の入力段に
データを入力する余地があることを示す。

２０６は、ＦＵＬＬ信号であり、値が１１１１＋の場合
にバッファメモリ２０２に入力されているデータの数が
ある上限値以上であることを示す。

２０７は、ＯＲ（Ｏｕｔｐｕｔ　Ｒｅａｄｙ）信号であ
り、値がｒｒ　１　ｕの場合にバッファメモリ２０２の
出力段に有効なデータが存在することを示す。

２０８は、ＥＭＰＴＹ信号であり、値が“１”の場合に
バッファメモリ２０２に入力されているデータ数がある
下限値以下であることを示す。

バッファメモリ２０２から主記憶２０１への書き込み、
または主記憶２０１からバッファメモリ２０２への書き
込みは、図には示していない順序回路によって実現され
る。その実現方法は、主記憶が磁気ディスクメモリか半
導体メモリかで構成されているかによって異なったもの
となる。読みだしの場合には、入力記憶装置内部の順序
回路がブロック単位で主記憶２０１の内容を読みだして
バッファメモリ２０２に書き込む。次のブロックを読み
だすかどうかは、バッファメモリ２０２に入力されてい
るデータの数によって順序回路が決定する。バッファメ
モリ２０２に入力されているデータの数がある上限値以
上ならば、ＦＵＬＬ信号２０６の値がＩＩ　Ｉ　ＩＩと
なり、記憶装置の内部の順序回路によって次のブロック
を読みださないように制御する。書き込みの場合には、
出力記憶装置内部の順序回路がブロック単位でバッファ
メモリ２０２の内容を読みだして主記憶２０１に書き込
む。次のブロックを書き込むかどうかは、バッファメモ
リ２０２に入力されているデータの数によって順序回路
が決定する。バッファメモリ２０２に入力されているデ
ータの数がある下限値以下ならば、ＥＭＰＴＹ信号２０
８の値が１′１”となり、記憶装置の内部の順序回路に
よって次のブロックを書き込まないように制御する。

２１７は、フラグ信号出力であり、プロセッサ装置から
出力される。

第３図は、組合せ論理回路２０３の詳細な構成を示した
回路図である。

まず初期状態では、全ての記憶装置のバッファメモリ２
０２が空になるように設定するために、ＥＭＰＴＹ信号
２０８、及びＩＲ信号２０５の値は“１”であり、ＦＵ
ＬＬ信号２０６、及びＯＲ信号２０７の値はｒｈｏ”で
ある。

スタート信号３１２は、制御装置１１０が入力記憶装置
に対してデータの読みだしの開始を要求し、その結果読
みだされたデータが適当な数、人力記憶装置のバッファ
メモリ２０２に入力された後、値がＬＬ　Ｉ　ＩＩに立
ち上がるように制御された信号である。

アンド回路３０１に於いて、ＯＲ信号２０７とエンプテ
ィー信号２０８の反転信号とスタート信号３１２の値が
すべて“１”の場合に、ＭＣＬＫ信号１４４によってフ
リップフロップ回路３０５のＱ出力を“１″とし、オー
プンコレクタ、またはオープントレイン形式の出力を持
つナンド回路３１０によって、読みだしく入力）に指定
されたことを示す信号出力とアンドをとって、正論理信
号であるＧＯＲ信号１４１を“１″にドライブする。こ
の信号は全ての記憶装置にワイヤードオア接続される。

このため、少なくとも１つの入力記憶装置がデータを出
力する標準が整わずＧＯＲ信号１４１を“１′″にドラ
イブしていない場合には、結果的にＧＯＲ信号１４１の
値は“０”となり、プロセッサ装置での演算に必要なオ
ペランドデータ全部が揃っていないことを示すことにな
る。この時点では、制御装置１］０は、プロセッサ装置
が誤ってデータ処理を開始することがないように、ＧＯ
Ｒ信号１４１の値を監視してフラグ信号１４３の値がＩ
Ｉ　Ｏ＋１になるように、またＰＣＬＫ信号１４５が発
振しないように制御する。入力記憶装置側でもＧＯＲ信
号１４１の値を参照することによってデータを外部入力
データバス２１３に読みだすか否かを決めるように構成
する。ＧＯＲ信号１４１の値が“１”になった時にプロ
セッサ装置の演算に必要なオペランドデータがすべて揃
ったことになり、制御装置１１０がフラグ信号１４３の
値を最初のＰＣＬＫ信号１４５の立ち上がりと共に“１
”にして、データ処理を開始することをプロセッサ装置
に通知する。なお、ＧＯＲ信号１４１の立ち下がり、立
ち上がりは常にＭ　ＣＬ　Ｋ信号１４４の立ち上がりに
同期するように記憶装置側のフリップフロップ回路で制
御しているので、タイミング的に不安定となることはな
い。

３０９は、同期微分回路であり、Ｍ　ＣＬ　Ｋ信号１４
４を内部の基準クロックである○ＣＬ　Ｋ（Ｏｒｉｇｉ
ｎａｌ　Ｃ１ｏｃｋ）信号３１５で同期微分することに
よって、ＭＣＬＫ信号１４４の１周期時間に１発のパル
ス信号を有する微分クロック信号３１４を出力する。こ
の回路の存在によって、各記憶装置間で○ＣＬＫ信号３
１５の周波数、位相が異なっていても必ずＭＣＬＫ信号
］−４４に同期したデータの読みたしが可能になる。こ
の時、厳密には、微分クロック信号３１４は、最大ＯＣ
Ｌ　Ｋ信号３１５の１周期時間分のずれが生じることに
なるが、ＭＣＬＫ信号１４４の周期が○ＣＬＫ信号３１
５の周期よりも十分長いようにすれば、レジスタ回路２
０４によってタイミングのずれは吸収されるので問題と
はならない。

次に、データをバッファメモリ２０２から読みだすタイ
ミングを決めるシフトアウト信号２１０、及びデータを
バッファメモリ２ｏ２に書き込むためのシフトイン信号
２０９を作成する具体的な回路について説明する。まず
、バッファメモリ２０２からデータを読みだす場合の動
作について説明する。

ナンド回路３０３′に於いて、フリップフロップ回路３
０５のＱ出力とＯＲ信号２０７と微分クロック信号３１
４の値がすべて１１１１＋の場合に、０ＣＬＫ信号３１
５をクロック入力とするフリップフロップ回路３０７の
Ｑ出力を非同期的にＩＩ　Ｉ　ＩＩに立ちあげ、ナンド
回路３０３に於いて、ＧＯＲ信号１４１の値がＬＬ　Ｉ
　ＩＩ、微分クロック信号３１４の値が“０″の場合に
立ち下がるシフトアウト信号２１０を得る。このように
すれば、ＧＯＲ信号１４」の値が１１０”の場合には、
シフトアウト信号２１０の値は＃　Ｉ　ＩＩに保持され
たままになり、次に読みだすべきデータをバッファメモ
リ２０２から読みだす状態で休止することになるので、
Ｇ−Ｚ〇− ＯＲ信号１４１がｕ　Ｉ　Ｉ＋復帰した後にも正しいデ
ータ出力が可能である。

制御装置１１０では、入力記憶装置から読みだされた有
効データとＮ　Ｉ　ＩＩの値を持つフラグ信号１４３が
同期してプロセッサ装置側に出力されるようにタイミン
グ調整を行って、次段のパイプラインプロセッサ装置に
出力する。パイプラインプロセッサ装置は、入力データ
の処理を行うと共に前段から入力されたフラグ信号を自
装置のデータ処理に要する時間分遅延させて次段のパイ
プラインプロセッサ装置、または出力記憶装置外部出カ
ドークンバス上のフラグ信号２１７として転送する。

次に、バッファメモリ２０２にデータを書き込む場合の
動作について説明する。

ナンド回路３０４′に於いて、フリッププロップ回路３
０６のＱ出力とＧＩＲ信号１４２とフラグ信号２１７を
フリップフロップ回路３１６によってＭＣＬＫ信号１４
４をクロック入力としてラッチした信号と微分クロック
信号３１４の値がすべて］”の場合に、○ＣＬＫ信号３
１５をクロック入力とするフリップフロップ回路３０８
のＱ出力を非同期的に“′１″′に立ちあげ、ナンド回
路３０４に於いて、ＩＲ信号２０５の値が“１″。

微分クロック信号３１４の値がＬＬ　ＯＩＩの場合に立
ち下がるシフトイン信号２０９を得る。このようにすれ
ば、ＧＩＲ信号１４２の値がＩＩ　ＯＩＩの場合には、
シフ１−イン信号２０９の値は“Ｏ”Ｌｍ保持されるの
で、次に書き込むべきデータはＩＲ信号２０５の値がＩ
Ｉ　Ｉ　ＩＩであってもバッファメモリ２０２の入力段
に書き込むことが不可能な状態で休止する。この結果、
ＧＩＲ信号１４２の値がＩＩ　Ｉ　１１に復帰した後に
も連続した正しいデータの書き込みが可能になる。

アンド回路３０２に於いて、ＩＲ信号２０５とフル信号
２０６の反転信号の値がｒｒ　１　ｎの場合に、フリッ
プフロップ回路３０６のＱ出力をＭ　ＣＬ　Ｋ信号」−
４４をクロック入力として“１″にし、オープンコレク
タ、またはオープンドレイン形式の出力を持つナンド回
路３１１゜によって、フリップフロップ回路３０６のＱ
出力と書き込み（出力）に指定されたことを示す信号と
のアンドをとって正論理信号であるＧＩＲ信号１４２を
ドライブする。他の出力記憶装置も同様にＧＴＲ信号１
４２をドライブする。このため、少なくとも１つの出力
記憶装置データを入力することができなくなりＧＩＲ信
号１４２をＩＩ　Ｉ　ＩＩにドライブしていない場合に
は、パイプライン処理を行うことができない。従って、
出力記憶装置側はＧＩＲ信号１４２の値を参照し、ＧＩ
Ｒ信号１４２の値が“１”の場合にデータを外部量カド
ークンバス２１２から取り込むように構成する。なお、
３０１’　、３０２′のオア回路によって、自装置の予
めホストＲ」算機によって指定されたデータ処理の完了
を示すエンド信号３１３とオアをとり、自装置の内部動
作が終了した状態では、必ずＧＯＲ信号１４１、または
ＧＩＲ信号１４２の値がＩＩ　ｉ　ＩＩにドライブされ
るように設定する。このようにすれば、全データの読み
たしが終了した後であっても、ＰＣＬＫ信号１４５が発
振するように制御され、パイプラインの遅延時間のため
にパイプライン処理が終了していない期間でも正しい処
理が実行される。

以上の回路手段によれば、パイプライン処理が途中で乱
されることがあっても、ある時間が経過して処理が再開
された時には、正しいデータの読みだし書き込みが可能
になる。

第４図は、制御装置１１０の内部ブロック図を示したも
のである。４０１〜４−０３は、ＭＣＬＫ信号］４４に
同期して入力記憶装置から読みだされた３つの個別デー
タをｐ　ｃ　Ｌ　Ｋ信号１４５をクロック入力として記
憶して次段のプロセッサ装置に送るタイミング合わせ用
のレジスタ回路である。

４０４は、ＭＣＬＫ信号１４４の２倍の周波数を持つＭ
　ＣＬ　Ｋ、　Ｘ　２倍号４１５をクロッグ入力として
、プロセッサ装置に対する動作クロック信号であるＰＣ
ＬＫ信号１４５を作成するフリップフロップ回路である
。後で説明するフリップフロップ回路４０６、またはフ
リップフロップ回路４０７のＱ出力の値が“ＯＩＩの場
合には、アンドオア回路４０８と連動して、フリップフ
ロップ回路４０４のＱ出力がフィードバックされてＩＩ
　ＯＩＩのレベルを保持し、プロセッサ装置の動作は停
止するように構成されている。それ以外の場合には、Ｍ
ＣＬＫ信号と同一の周期、位相を持つように発振ＣＬＫ
信号と同一の周期、位相を持つように発振する。

４１４は、アンド回路であり、フリップフロップ回路４
０６のＱ出力（Ｑｃｏ□）とフリップフロップ回路４．
０７のＱ出力（ＱＧ工Ｒ）が共にｕ　Ｉ　ＩＩの場合に
限って、Ｐ　ＣＬＫ信号１４５が発振し、フラッグ信号
１４３の値がｒｒ　Ｉ　ＩＩになるように制御する。

４０５は、ＰＣＬＫ信号１４５をクロック入力としてア
ンド回路４１４の出力を記憶してフラグ信号１４３を作
成するフリップフロップ回路である。最初にＱ。ＯＲ信
号４３１とＱ　ｃ　ｘ　Ｒ信号４３２の値が共に“１″
になった時に、最初のＰＣＬＫ信号１４５の立ち上がり
でフラグ信号１４３の値が１”になる。

４０６は、ＭＣＬＫ信号１４４をクロック入力として、
４１０のアンドオア論理回路と連続して、ＧＯＲ信号１
４１とＧＩＲ信号１４２の値が共に１１０１＋の場合に
は、ＱＧＯＲ信号４３１をフィードバックして値を保持
し、ＧＩＲ信号１４２の値がＩＩ　Ｉ　ＩＩの場合、ま
たはＱ。ＯＲの値がＬＬ　ＯＩＩの場合には、ＧＯＲ信
号１４１の値をクロック遅れて記憶するフリップフロッ
プ回路である。

４０７は、ＭＣＬＫ信号１４４をクロック入力として、
４１１のアンドオア論理回路と連動して、ＧＯＲ信号１
４１とＧＩＲ信号１４２の値が共にＯ′″の場合には、
Ｑｃエヨ信号４３２をフィールドバックして値を保持し
、ＧＯＲ信号１４１の値が“１″の場合、またはＱＧｘ
□の値がＬＬ　ＯＩＩの場合には、ＧＩＲ信号１４２の
値を１クロツク遅れて記憶するフリップフロップ回路で
ある。

４１６は、２人力ナンド回路であり、Ｑ　ｃ　ＯＲ信号
４３１、Ｑ　ｃ　ｘ　Ｒ信号４３２の値が共にＩＩ　Ｏ
ＩＩの場合に、特殊な状態としてＩＩ　ＯＩＩを出力す
る。

それ以外の場合にはｒｒ　Ｉ　ＩＩを出力する。

このようにすれば、時間的に最初に値がｒｒ　ＯＩＩと
なったＧ　ＯＲ信号１４１、またはＧＩＲ信号１４２の
値は、対応する該フリップフロップ回路に記憶されるが
、もう一方のフリップフロップ回路のＱ出力は保持され
る。また、ＧＯＲ信号１４１とＧＩＲ信号１４２の値が
同時に“０″になった場合には、フリップフロップ回路
は両方ともに外部該信号の値を記憶する。

４１２は、オープンコレクタ、またはオープンドレイン
形式の出力を持つナンド回路であり、Ｑ　ｃ　ｏ　ａ信
号４３１の値がＬＬ　ＯＩＩでかつナンド回路４１６の
出力が“１”の場合にＧＩＲ信号１４２の値を強制的に
０″′とする。

４１３は、オープンコレクタ、またはオープントレイン
形式の出力を持つナンド回路であり、Ｑｃ工□信号４３
２の値がｉｉ　Ｏｎでかつナンド回路４１６の出力が“
１”の場合にＧＯＲ信号１４１の値を強制的にＩＩ　Ｏ
＋１とする。

このため、ＧＯＲ信号１４１、またはＧＩＲ信号１４２
のいずれかの信号の値がＯ′″になっている期間には、
もう一方の信号の値も強制的にＬｒ　ＯＩＩとなり、記
憶装置から外部入力データパスへの読みだし動作、外部
比カドークンバスからの記憶装置への書き込み動作は停
止する。また、フラグ信号１４３の値は常に“１″に保
たれたままＰＣＬＫ信号１４５が停止し、プロセッサ装
置の処理も中断される。

このように、時間的に最初に値が“０”となったＧＯＲ
信号１４１、またはＧＩＲ信号１４２の値がある時間経
過すると再び“１″となるように記憶装置内の順序回路
を構成すれば、必すプロセッサ装置の処理もある時間が
経過すると再開する。

以上説明したハードウェア構成を前提とした場合のデー
タ処理装置の状態遷移図を第５Ａ図に示す。入力は、Ｇ
ＯＲ信号１４１、ＧＩＲ信号１４２の２ビツトであり、
内部状態は、Ｑ　ｃ　ＯＲ信号４３１、ＱｃｘＲ信号４
３２、フラグ信号１４３の値で決定される７つの状態で
ある。なお、状態を示す記号の括弧内の添え字はフラグ
信号１４３の値を示し、右下の添え字は（ＱＧＯＲＩＱ
　ｃ　ｘ　Ｒ）を２ピントの数と考えた場合の値を示し
ている。また、遷移入力は（ＧＯＲ，ＧＩＲ）によって
示されている。

５０１は、データ処理を開始する前の初期状態５ｏ（０
）を示す。処理を開始するに先だって、制御装置上のフ
リップフロップ回路４０５，４０６゜４０７、及びすべ
ての記憶装置上のフリップフロップ回路３０５，３０６
，３０７，３０８はリセット信号４１７によってリセッ
トされている。また、すべての記憶装置上のバッファメ
モリ２ｏ２もリセッ１−されて空状態になっている。

この状態に於いて、ホスト計算機からデータ処理を開始
する命令が出されるとＭＣＬＫ信号１４４が発振し始め
るが、初期状態では全ての記憶装置内のバッファメモリ
２０２は空になるように設定されているので、直ちにＧ
ＯＲ信号１４１の値は１１０”、ＧＩＲ信号１４２の値
はＩＩ　Ｉ　ＩＩとなる。

の結果、直ちに５０２に示す状態８１′。ゝに遷移する
。この状態では、Ｑ　ｃ　ＯＲ信号４３１の値が”ｏ”
、ＱＧ□３信号４３２の値がＬＬ　Ｉ　ＩＩであるので
、制御装置１１０内の回路４１２によってＧＩＲｎ信号
１４２値は強制的にｒｒ　Ｏ＋＋となる。ある任意の時
間が経過して全ての入力記憶装置がデータを出力する準
備が整った時、ＧＯＲ信号１４１の値がＩＩ　Ｉ　＋＋
になって、５０３に示す状態３３（０１に遷移する。な
お、状態８１′Ｏ）に於いては、ＧＩＲＸｎ信号１４２
は強制的にＬＬ　ＯＩＩとなっているので、遷移先の状
態は状態Ｓ％０）、　５３（０）の２つの状態に限定さ
れる。この状態では、フラグ信号１４３の値はまだＯ′
″てあり、ＰＣＬＫ信号１４５も発生していない。状態
８３′。ゝに於いて、入力記憶装置のバッファメモリ２
０２の初期制御か良くないためにＧＯＲ信号１４」の値
がＩＩ　Ｏ＋＋になった場合には、状態３％Ｏ）に逆戻
りする。依然としてＧＯＲ信号１４１の値が“１”の場
合には５０４に示す状態５３（１）に遷移す幣。なお、
状態８３′。ゝに於いては、フラグ信号１４３の値がＩ
Ｉ　Ｏ＋＋で、Ｐ　ＣＬ　Ｋ信号１４５は発振していな
いので、出力記憶装置の動作は停止したままである。

このため、必ずＧ工Ｒ信号１４２の値は１′″を保持す
る。このため遷移先の状態は状態Ｓ、４０）。

８３′１ゝの２つの状態に限定される。

状態５３３１ゝに於いて、フラグ信号１４３の値は１″
′であり、パイプラインプロセッサ装置では、ＰＣＬＫ
信号１４５に従ってデータ処理を行う。

この状態で少なくとも１つの出力記憶装置のＧＩＲＸｎ
信号１４２がｎ　Ｏ＋＋になった場合には、５０５に示
す状態８２′１ゝに遷移する。この状態では、ｑｃｏｎ
信号４３１の値が”１”　＋　ＱＣ；　Ｘｎ信号４３２
の値が“０″であるので、制御装置１１０によってＧＯ
Ｒ信号１４１の値は、強制的に０″′となって、入力記
憶装置からの読みだしを禁止する。ある任意の時間が経
過して、ＧＩＲＸｎ信号１４２がＬＬ　Ｉ　＋＋に戻る
と遷移する前の状態５３（１，１に復帰する。なお、状
態８２′１ゝに於いては、ＧＯＲ信号１４１の値は強制
的にＬ（Ｏ＋＋となっているので、遷移先の状態は状態
５２（１）、状態５３４１）の２つの状態に限定される
。

状態５３（１）に於いて、少なくとも１つの入力記憶装
置のＧＯＲ信号１４１の値が１１０″′になった場合に
は、５０６に示す状態８１′１ゝに遷移する。

この状態では、ＱＧＯＲ信号４３１の値がＬＬ　Ｑ　＋
＋。

３ｌ− Ｑｃ１９信号４３２の値がＬＬ　Ｉ　＋＋であるので、
ＧＩｒ信号１４２の値は制御装置１１０によって強制的
にｕ　Ｏｕとなって、出力記憶装置への書き込みを禁止
する。ある任意の時間が経過して、Ｇ○Ｒ信号１４１の
値がｒｒ　Ｉ　＋＋に戻ると遷移する前の状態Ｓ３゜）
に復帰する。なお、状態８１′１ゝに於いても、ＧＩＲ
Ｘｎ信号１４２は強制的にｕ　Ｏ＋＋となっているので
、遷移先の状態は、状態５１（１ゝ。

状態５３（１）の２つの状態に限定される。

状態８３′１ゝに於いて、ＧＯＲ信号１４１とＧＩＲ信
号］４２の値が同時にｒｒ　Ｏ＋＋になった場合には、
５０７に示す状態Ｓ。′１）に遷移する。この状態では
、Ｑ　ｃ　ｏ　ｎ信号４３１、及びＱ　ｃ　ｘ　ｎ信号
４３２の値が共に“Ｏｎとなるが、制御装置１１０のナ
ンド回路４１６のためにＧＯＲ信号１４１、及びＧＩＲ
Ｘｎ信号１４２は強制的に１′０”とはならない。先に
ＧＯＲ信号１４１の値がＩＩ　１　＋１になった場合に
は、ＱＧＯＲ信号４３１の値がｕ　１　＋＋となって状
態５２（１）に遷移する。また、先にＧＩＲＸｎ信号１
４２がＩＩ　Ｉ　＋＋になった場合には、Ｑａｘｎ信号
４３２の値が“１″となって状態８１゜）に遷移する。

ＧＯＲ信号１４１、及びＧＩＲＸｎ信号１４２が同時に
ｒｒ　１　＋＋になった場合には、状態３３（１）に復
帰する。

以上の説明から、入力記憶装置の場態を示すＧＯＲ信号
１４１、出力記憶装置の状態を示すＧＩＲＸｎ信号１４
２からなる２ピッ１−の入力によって、データ処理シー
ケンスが上記の７つの状態間を遷移するように制御装置
内の順序回路を制御することによって、プロセッサ装置
のパイプライン処理がデッドロック状態に陥ることなく
実行可能であることが示された。状態８３′１ゝに留ま
る時間が長く続くほどバス占有率が１００％に近くなる
ので、効率の良いデータ処理システムであると言えるが
、そのためには記憶装置のバッファメモリ２０２の容量
とそれを制御する順序回路の構成が六−動作を反映する
典型的な信号、及びデータのタイミング図を示す。状態
５３（１）から状態Ｓ、′１ゝに遷移する時には、ＰＣ
ＬＫ信号１４５は有効であるので、プロセッサ装置の動
作は、状態Ｓ、４１）に遷移した直後には実行される。

これに対応して、その時読みだされたデータは、４０１
〜４、０３のレジスタ回路に記憶する。また、状態Ｓ、
（１）に遷移した時にプロセッサ装置の出力段に記憶さ
れたデータは、状態Ｓ１′１ゝから状態５３（１）に遷
移する時に記憶装置に書き込まれるので、データに不連
続性が生じることはない。

第６図に、データ処理の例として簡単な検索処理を行う
場合のパイプラインプロセッサ装置の構成を示す。

６０１は、表形式のデータベースであり、５つの項目［
Ａ］〜［Ｅ］から構成されている。

６０２は、［Ａ］の項目のデータのみを記憶した記憶装
置であり第１図の記憶装置１６１に相当する。６０３は
、［Ｂ］の項目のデータのみを記憶した記憶装置であり
第１図の記憶装置１０２に相当する。６０４は、［Ｅ］
の項目のデータのみを記憶した記憶装置であり第１図の
記憶袋ｆｉ＆１０３に相当する。今の例では、各記憶装
置の１語長は各項目のルコート長よりも大きいものとし
て説明する。１語長がレコード長よりも小さい場合には
、複数の記憶装置にまたがって記憶するものとする。

検索処理の条件は、［Ａ］の項目のレコードデータが′
１′でかつ［Ｂ］の項目のレコードデータが′Ａ′であ
る［Ｅ］項目のレコードデータを探索して、なおかつそ
の個数を求めることであるとする。

６１０は、第１図はプロセッサ装置＃１，６２０は、第
１図のプロセッサ装置＃２．６３０は、第１図のプロセ
ッサ装置＃３に相当する。記憶装置６０３〜６０４内の
データを先頭レコー１くから読みだして、それぞれＡバ
ス、Ｂバス、Ｃバスに出力する。

初段のプロセッサ装置６１０内の比較器６１１に於いて
、Ａバス上のデータと′１′を比較して、一致していた
らｔｒ　１　＋＋、不一致ならばＩＩ　ＯＩＴを次段の
プロセッサ装置６２０のＡバスに出力する。

Ｂバス、Ｃバス、Ｆバス上のデータは、それぞれ比較処
理に要する時間に相当する遅延時間を持つ遅れ回路６１
２，６１３，６１４を通して次段のプロセッサ装置のＢ
ハス、Ｃバス、Ｆバスに出力する。

次段のプロセッサ装置６２０内の比較器６２１は、Ｂバ
ス上のデータとＩＡ′を比較して、一致していたらｕ　
１　ｕ、不一致ならば“０″を出力し、アンド回路６２
５に於いて、比較処理に要する時間に相当する遅延時間
を持つ遅れ回路６２６でＡバス上のデータを遅延させた
信号とアンドをとって、次段のプロセッサ装置６３０の
Ａバスに出力する。Ｂハス、Ｃバス、Ｆバス上のデータ
は、それぞれ比較処理に要する時間に相当する遅延時間
を持つ遅れ回路６２２，６２３，６２４を通して次段の
プロセッサ装置のＢバス、Ｃバス、Ｆバスに出力する。

次段のプロセッサ装置６３０のカウンタ回路６３１は、
Ｆバス上のフラグ信号が１′″の値を持つ場合に、カウ
ント動作可能な状態になり、Ａバス上のデータが１′″
の値を持つ場合に、ＰＣＬ＝３６− に信号］４５に従ってカウントアツプする。この結果、
検索条件にマツチするデータの数を計数すると同時に、
遅れ回路６３２の出力データとアンド回路６３５に於い
てパルス状に変形されたフラグ信号を共に出力記憶装置
６０５に送る。この結果、出力記憶装置６０５には、検
索データが順番に書き込まれ、カウンタ回路６３１には
、検索されたデータの個数が記録される。

なお、以」二の実施例では、主記憶は半導体メモリ等の
１次記憶でも磁気ディスク等の２次記憶でも良い。半導
体メモリでは、ブロック長は並列に読み書きするメモリ
チップのバンク数となり、磁気ディスクでは、ブロック
長は１セクタ、または１１−ラックのレコード数とすれ
ば良い。

以上の説明から、本実施例に示した手段を用いることに
より内部で互いに独立に動作を行なう任意複数の入力記
憶装置からデータを同時にとって読み出すための手段、
及び内部で互いに独立に動作を行う任意の複数の出力記
憶装置に対する非同期書き込み処理を並行して行うこと
が可能である。

〔発明の効果〕

本発明によれば、従来のディジタル信号を記憶する装置
に新たにバッファメモリを付加することにより、従来よ
りも効率の良いパイプライン処理を行うことが可能であ
る。また、ア１くレスを外部から明示的に指定する必要
がないために実装が簡素化できる。この結果、任意の連
続ブロックデータに対するパイプライン処理が、本来フ
ロック転送が困難なデバイスを主記憶として持つ記憶装
置を用いながら、本実施例に示したように複数の記憶装
置間で読みだし動作に関する同期動作、書き込み動作に
関する非同期動作がハードウェアレベルで制御可能であ
る。例えば、ダイナミック型のメモリ素子を主記憶とし
て備えた記憶装置に対して、本発明の手法を適用するこ
とによって、従来不可能であった任意の動作幻波数によ
るデータの連続パイプライン処理が可能である。このよ
うに記憶装置の内部を独立した動作クロック信号によっ
て動作させることが可能であるので、外部から記憶装置
に共通な動作クロックを供給する場合と比較すると、実
装的に高速処理が可能であり、タイミング的にも有利で
ある。また、実施例で示したように複数の磁気ディスク
装置に、関係するデータを分割記憶しておき、複数セク
タ、複数トラックにまたがるデータに対して任意のキー
ワードによるデータの検索処理を行う方式をとることに
より、１個の磁気ディスクにデータをまとめて記憶する
方式と比較すると、前者のシステムがデータを分離する
処理が不要となるので効率の良い検索が可能である。ま
た、個々の磁気ディスク装置の回転変動、回転待ちを考
慮することなくデータ処理を行うことができるので、高
速処理が可能である。また、異なる主記憶デバイスによ
って構成される記憶装置を混在して使用することも可能
であり、例えば、磁気ディスク装置、光ティスフ装置、
バブルメモリ装置、さらには仮想的な記憶装置として扱
うことのできる、映像入力装置、デイスプレィ装置、デ
ータ通信装置なども混在して用いることができることは
もちろんである。

さらに、実施例では触れなかったが、制御装置によって
２本の状態出力線をある時間強制的にオフにすれば、記
憶装置の動作を任意に制御することが可能となるので、
記憶装置のバッファメモリの容量を記憶装置内部の１処
理単位であるブロック長よりも十分大きな値に設定すれ
ば、１ステツプ毎の動作を実現することも可能になる。

このため、本発明を用いれば、装置全体の動作の調整が
容易になるという利点もある。

【図面の簡単な説明】

Claims

【特許請求の範囲】

１．複数の記憶装置と複数のプロセッサ装置と制御装置
から構成されるデータ処理装置に於いて、プロセッサ装
置のデータ演算に必要な複数の個別データを供給する記
憶装置群に共通な状態信号を出力する第１の手段と、プ
ロセッサ装置から複数の個別データを受け取る複数の記
憶装置に共通な状態信号を出力する第２の手段をすべて
の記憶装置、及び制御装置が有し、上記２つの手段を記
憶装置及び制御装置が参照して有限状態間を遷移しなが
ら処理を行うことを特徴とするパイプライン型データ処
理装置。
２．特許請求の範囲第１項記載の装置に於いて、主記憶
とバッファメモリの２階層の記憶構成をとり、バッファ
メモリに入力されているデータの数が一定の下限値以上
の場合に、第１の状態信号をオンに駆動する第１の手段
を有し、バッファメモリに入力されているデータ数が一
定の上限値以下の場合に、第２の状態信号をオンに駆動
する第２の手段を有することを特徴とするパイプライン
型データ処理装置。
３．特許請求範囲第２項記載の装置に於いて、プロセッ
サ装置にデータを供給する記憶装置（入力記憶装置）は
、第１の状態信号がオンの場合に、制御装置が供給する
第１の動作クロック信号に従って内部のバッファメモリ
からデータを読みだしてデータ処理回路（制御装置）側
に送ることを特徴とするパイプライン型データ処理装置
。
４．特許請求範囲第２項記載の装置に於いて、主記憶と
バッファメモリの２階層の記憶構成をとり、プロセッサ
装置からデータを受け取る記憶装置（出力記憶装置）は
第１のフラグ信号と第２の状態信号が共にオンの場合に
、制御装置が供給する第１の動作クロック信号に従って
プロセッサ装置の処理したデータを内部のバッファメモ
リに取り込むことを特徴とするパイプライン型データ処
理装置。
５．特許請求範囲第２項記載の装置に於いて、第１の状態信号がすべての記憶装置と制御装置にワイアードオア形
式で接続され、第２の状態信号も同様にすべての記憶装
置と制御装置にワイアードオア形式で接続されて、全て
の記憶装置と制御装置が該状態信号をオンに駆動した場
合のみ状態信号がオンになることを特徴とするパイプラ
イン型データ処理装置。
６．特許請求範囲第１項記載の装置に於いて、レジスタ
を設けた入力記憶装置から読みだしたデータを第２の動
作クロック信号によってラッチし、フラグ信号と同一の
タイミングでパイプラインプロセッサ装置に送ること、
及び第１の状態信号、及び第２の状態信号が共にオンに
なった時に、第２の動作クロック信号を発生すると共に
第１のフラグ信号をオンにしてプロセッサ装置に送り、
第１のフラグ信号がオンになった後、第１の状態信号が
オフになった場合には、第２の状態信号をオフし、第２
の状態信号がオフになった場合には、第１の状態信号を
オフにし、かつプロセッサ装置に与える第２の動作クロ
ック信号を停止することにより記憶装置の状態の如何に
拘らずフラグ信号をレベル信号とするように制御するこ
とを特徴とするパイプライン型データ処理装置。
７．特許請求範囲第１項記載の装置に於いて、制御装置が出力した第１のフラグ信号がオンの場合
に第２の動作クロック信号に従って、予め設定されたデ
ータ処理を行い、プロセッサ装置の演算時間に相当する
時間分、前段の制御装置、またはプロセッサ装置から入
力されるフラグ信号を遅延させて次段のプロセッサ装置
、または書込みに指定された記憶装置に送ることを特徴
とするパイプライン型データ処理装置。