JP2510261B2 - 非同期デ―タ伝送装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２つのシステムコントローラ間でデータ
を非同期で伝送する場合に好適な非同期データ伝送装置
に関する。

〔従来の技術〕

２つのシステムコントローラ間でデータ伝送を行なう
場合には、ハードウェアの同期および速度調整等をとる
ために、これらコントローラ間には通常バッファ装置が
設けられている。

従来装置においては、このバッファ装置は１個設けら
れ、一方のコントローラからのアクセスが他方のコント
ローラのアクセスに対し優先させることで、アクセスの
衝突に備えるようにしている。

〔発明が解決しようとする課題〕

しかし、かかる従来構成では、例えばシステムコント
ローラＡからシステムコントローラＢへのデータ転送を
考えコントローラＡのライト要求がコントローラＢのリ
ード要求に優先すると設定した場合、リードの途中にラ
イト要求がきたときには、リードの前後でデータが異な
ることになり、コントローラＢはコントローラＡの同時
刻および同内容のデータを取り扱えないという問題が発
生する。

このことは、システムコントローラＡからシステムコ
ントローラＢへ１つのまとまったデータを転送する場合
大きな問題であり、正確なデータ転送をなし得なくな
る。

この発明はこのような事情に鑑みてなされたもので、
２つのシステムコントローラ間で正確かつ確実なデータ
伝送をなし得る非同期データ伝送装置を提供しようとす
るものである。

〔課題を解決するための手段〕

そこでこの発明では、第１のシステムコントローラか
らこの第１のシステムコントローラの非アクセス時間よ
り短いアクセス時間をもつ第２のシステムコントローラ
へデータを伝送する非同期データ伝送装置において、 前記第１のシステムコントローラから出力されるデー
タを一時記憶する読み書き可能な第１のメモリと、前記
第１のシステムコントローラの出力データまたは前記第
１のメモリの一時記憶データが書込まれるとともに、こ
の書込みデータを前記第２のシステムコントローラへ読
出す第２のメモリと、この第２のメモリに並列に備えら
れ、前記第１のシステムコントローラの出力データまた
は前記第１のメモリの一時記憶データが書込まれるとと
もに、この書込みデータを前記第２のシステムコントロ
ーラへ読出す第３のメモリと、前記第１のシステムコン
トローラの１書込み周期に対応して第１のシステムコン
トローラの出力データを前記第２および第３のメモリの
うちのいずれか一方のメモリと前記第１のメモリとに同
時に書込む第１の書込み制御と、この第１の書込み制御
終了後前記第１のメモリに書込んだデータを前記第１の
書込み制御で書込んだ一方のメモリの他方に書込む第２
の書込み制御とを行なう書込み制御手段と、前記第２の
システムコントローラの１読出し周期に対応して前記第
２および第３のメモリのうちのいずれか一方からデータ
を読出して第２のシステムコントローラへ出力する読出
し制御手段とを具えるようにする。

〔作用〕

かかる構成では、転送するデータを保持するメモリを
２重化し（第２のメモリ，第３のメモリ）、かつデータ
を送信する側の第１のシステムコントローラとこれら第
2,第３のメモリとの間に第１のメモリを配するととも
に、これら第２および第３のメモリに対して第１のシス
テムコントローラからデータを書込むときは、時間をず
らせて２回に分けて書込みを行なう。すなわち、１回目
の書込みのときは、前記第２および第３のメモリのうち
のいずれか一方と前記第１のメモリへデータを書込み、
２回目の書込みのときは前記第2,第３のメモリのうちの
１回目に書込まなかったメモリへ前記第１のメモリのデ
ータを書込むようにして、第２および第３のメモリに対
して同一のデータを書込む。また、これら第２および第
３のメモリからデータを読出す際には、第２のシステム
コントローラの読出し要求に応答して、第２および第３
のメモリのうちの書込みを行なっていない側のメモリか
らデータ読出しを行なう。

〔実施例〕

以下、この発明を添付図面に示す実施例にしたがって
詳述する。

第１図はこの発明の一実施例の概念的構成を、第２図
はその詳略構成例を示すものである。

第１図および第２において、システムコントローラA,
Bは例えば産業機械に備えられるものである。システム
コントローラ（以下コントローラと略す）Ａはこの場合
産業機械自体を統轄管理するマスタコントローラで、CP
U,メモリ等を備えた通常のコンピュータ構成である。ま
たシステムコントローラＢは産業機械各所に設置したセ
ンサやアクチュエータとデータの授受を行なうものであ
る。

この第１図に示す構成は、コントローラＡからコント
ローラＢへデータを伝送するための構成を示し、コント
ローラA,Bのメモリアクセス期間について言えば、コン
トローラＡのメモリに対する非アクセス時間Ｔ_NA（この
場合は非書込み時間）がコントローラＢのメモリアクセ
ス期間ＴB（この場合は読出し時間）より長いというこ
とが前提となっている。

すなわち、正確に言えば、システムＡの非アクセス時
間ＴNA ＞後ライトに要求する時間Td ＋システムＢのアクセス時間ＴB となることが前提となっている。（Ｔ_NA,Td,TB）第３図
参照）。

メモリ10はコントローラA,Bの双方からアクセス可能
な書込み／読出し自在のデュアルポートRAMであり、こ
の場合アドレス「AD」の最上位ビット「ALH」、又は「A
RH」をＨかＬかにすることで、メモリ領域をＨ側および
Ｌ側に２分割するようになっており、これにより特許請
求の範囲中の第２及び第３のメモリを実現している。コ
ントローラＡ側からアクセスするときは、「ALH」をH/L
にすることでH/L側領域を選択し、コントローラＢ側か
らアクセスするときは「ARH」をH/LにすることでH/L側
領域を選択する。すなわち、この場合メモリ10は謂ゆる
２重化された構成であり、該メモリ10のＨ側領域,L側領
域には制御ロジック部30の後述する制御によってコント
ローラＡの書込み周期毎に、結果的に全く同一のデータ
が書込まれるようになっている。

なお、この場合は前述したようにコントローラＡから
コントローラＢへの一方向についてのみのデータ転送を
問題としているため、コントローラＡは書込みのみを、
コントローラＢは読出しのみを行なう。

コントローラＡと、メモリ10との間にはバッファ回路
20が設けられている。バッファ回路20は、コントローラ
Ａからメモリ10へのデータ書込みのときにコントローラ
Ａの出力データDTおよびアドレスADを一時記憶するとと
もに、その後制御ロジック30からの信号にしたがって一
時記憶したデータをメモリ10のＨ側領域およびＬ側領域
のいずれか一方に出力するものであり、この場合は２つ
のFIFO20,25（先入れ先出し回路:First in First out）
を用いている。すなわち、FIFO20はコントローラＡから
のアドレスを記憶するもので、またFIFO25はコントロー
ラからのデータ記憶するものである。

次に、制御ロジック部30の内部構成を説明する前に、
メモリ10およびFIFO20,25の信号入出力端子について説
明する。

▲▼；メモリ10の左側（コントローラＡ側）から
のチップセレクト、 ▲▼；メモリ10の右側（コントローラＢ側）から
のチップセレクト、 ▲▼；メモリ10のライトイネーブル信号 ； メモリ10のリードイネーブル信号 ALH; メモリ10の最上位アドレスビットであり、左側
（コントローラＡ側）からメモリ10をH/L領域に２分割
するための信号 ARH; メモリ10の最上位アドレスビットであり、右側
（コントローラＢ側）からメモリ10をH/L領域に２分割
するための信号 AD; アドレス信号 DT;データ ▲▼；FIFOのライトイネーブル信号 ▲▼；FIFOが出力するデータエンプティフラグ；
（FIFO内に記憶データがあるときはＨ、FIFOから記憶デ
ータを全て読出した状態の時はＬ、） ▲▼；FIFOのリードイネーブル信号 IN; FIFOのデータ入力端子 OUT; FIFOのデータ出力端子 制御ロジック部30は、第１図に示すようにコントロー
ラA,BのコントローラバスCBに接続され（具体的にはコ
ントローラＡからの書込み要求信号▲▼とコントロ
ーラＢの読出し要求信号▲▼が入力される）、メモ
リ10およびFIFO20,25の書込み／読出し制御を行なうも
のであり、第２図に示すように複数の回路31〜45によっ
て構成されている。制御ロジック部30の複数の回路はフ
リップフロップや論理ゲート等のハードウェアで全てそ
の論理が構成されている。

以下、制御ロジック部30の各回路構成を説明する前
に、該制御ロジック部30によるメモリ10およびFIFO20,2
5に対しての書込み／読出し制御の論理構成について簡
単に説明する。

まず、メモリ10は、その書込み／読出しに関してＬ
側領域のほうがＨ側領域より優先順位が高く設定してあ
る。

コントローラＡから書込み要求信号▲▼が出力
されると、メモリ10に対して２回の書込みを時間をずら
せて行なうことで、メモリ10のＨ側領域およびＬ側領域
にコントローラＡの同一データを書込む。

１回目の書込み（以下前ライトという）時には、メモ
リ10のＨ側領域およびＬ側領域のいずれか一方とFIFO25
にデータを同時に書込むとともに、FIFO20にアドレスを
書込む。メモリ10のH/L側領域のいずれを選択するかに
ついては、コントローラＡの▲▼信号の送出開始時
点でコントローラＢ側の状態を判断し、コントローラＢ
がメモリ10のH/L領域のいずれかを読み出しアクセスし
ているときは、その逆側の領域に対して書込みを行な
い、またコントローラＢがメモリ10にアクセスしていな
い場合は優先側のＬ側領域に対して書込みを行なう。

２回目の書込み（以下後ライトという）時には、上述
した前ライトのときにFIFO25に書込んだデータとFIFO20
に書込んだアドレスとを上記前ライト終了後、即座にFI
FO25,20から読出し、この読出しデータをFIFO20から出
力されるアドレスにしたがってメモリ10の上記前ライト
時に選択した領域と逆側のH/L領域に書込む。ただし、
この後ライト開始時、FIFO25からのデータを書込むべき
前記逆側の領域に対してコントローラＢがアクセスして
いるときは、このコントローラＢのアクセス終了まで待
機し、該アクセス終了後即座に後ライトを行なうように
する。

コントローラＢから読出し要求▲▼が出力され
ると、この▲▼信号の送出開始時点でコントローラ
Ａ側の状態を判断し、コントローラＡがメモリ10のH/L
領域のいずれかを書込みアクセスしているときは、その
逆側の領域から読出しを行ない、またコントローラＡが
アクセスしていない場合は優先側のＬ側領域から読出し
を行なう。

相手側コントローラの状態を判断する際、例えばコ
ントローラＢ側の状態はシステムクロックCKの立上がり
で判断し、コントローラＡ側の状態は同システムクロッ
クCKの立下がりで判断することで、同時刻における判断
を防止するようにしている。

以上が制御ロジック部30の論理の概略であるが、以
下、第３図のタイムチャートにしたがって、第１図の構
成の動作について簡単に説明する。

第３図において、（ａ）はコントローラＡからメモリ
10への書込み状態を、（ｂ）はコントローラＢの読出し
状態を、（ｃ）はコントローラＡからFIFO20,25への書
込み状態を、（ｄ）は後ライトを示すものであ、各信号
においては、Ｌが能動がある。また、各信号の上に付し
た は、メモリ10のH/L領域を示す。

時刻ｔ₀においては、コントローラＢがメモリ10のＬ
側領域にアクセス中であるため、コントローラＡ側から
のアクセス対象としてＨ側領域が選択され、この結果、
時刻ｔ₀〜時刻ｔ₂の期間にはコントローラＡのデータが
メモリ10のＨ側領域に書き込まれ、かつコントローラＡ
のデータおよびアドレスがFIFO25,20に書き込まれる、
前ライト処理が行なわれる。なお、時刻ｔ₁〜ｔ₃におけ
るコントローラＢの読出し処理においては、時刻ｔ₁に
おいてメモリ10のＨ側領域がコントローラＡに占拠され
ているため、コントローラＢのアクセス対象としてＬ側
領域が選択されている。

次に、コントローラＡの前ライトが終了した時刻ｔ₂
においては、後ライトを行なおうとするＬ側領域はコン
トローラＢによって占拠されている。したがって、制御
ロジック部30では、コントローラＢのアクセスが終了す
るまで待機し、該終了時点（時刻ｔ₃）から後ライトを
開始する。後ライトはTd時間要する。

次に、時刻ｔ₄〜ｔ₅のコントローラＢのアクセス期間
においては、メモリ10はH/L領域の双方が空きであるた
め、優先領域として設定されたＬ側領域が選択されてい
る。

また、その後の時刻ｔ₆におけるコントローラＡのア
クセス開始時点においても、メモリ10はH/L領域の双方
が空きであるため、コントローラＡは優先側のＬ側領域
に対して前ライトを行なう。勿論、これと同時に、コン
トローラＡのデータおよびアドレスがFIFO25,20に書込
まれる。

コントローラＡの前ライトが終了した時刻ｔ₇におい
ては、後ライトを行なおうとするＨ側領域に対してコン
トローラＢがアクセスしていない。したがって、この場
合は待時間なしに、時刻ｔ₇から直ちに後ライトが行な
われている。なお、時刻ｔ₈においては、メモリ10のＨ
側領域に後ライトが行なわれているため、コントローラ
Ｂの読出し対象としてＬ側領域が選択されている。

次に、制御ロジック部30内の各回路構成を第２図にし
たがって説明する。なお、この第２図においては、シス
テムクロックCKが各所に入力されているが、要所のみそ
の入力状態を示し、それ以外が省略している。

コントローラＡの書込み要求信号▲▼（第４図
（ａ））は、前ライト区間発生回路31およびゲート32に
入力されている。なお、前述のシステムクロックCKのパ
ルス周期は書込み要求信号▲▼のパルス幅より十分
短いものである。

前ライト区間発生回路31は、ワンショットマルチバイ
ブレータ回路、フリップフロップ等で構成され、書込み
要求信号▲▼をシステムクロックCKの立下がりで取
込み、その後、Ｌ状態を所定時間ＴA保持する▲
▼信号を形成し、出力する（第４図（ｂ））。この▲
▼信号は、その信号レベルがＬのとき、コント
ローラＡがライト中（すなわち前ライト中）、であるこ
とを示すフラグ信号である。

ゲート32は▲▼信号を遅延回路50で所定時間
遅延された出力と上記▲▼信号との各反転出力が入
力され、そのナンド出力をFIFO20,25の▲▼端子等
に入力する（第４図（ｃ））。FIFO20,25は▲▼端
子への入力がＬのとき、コントローラＡから出力される
アドレス信号およびデータ信号を該FIFO20,25の記憶エ
リアにそれぞれ書込む。

前ライト終了検知回路33は、上記▲▼信号の
ＬからＨへの立上がりを検知することで前ラインの終了
を示すWRED信号を出力する。

▲▼生成回路34には、FIFO20からの▲▼信
号、WRED信号およびフィードバック信号が入力され、そ
の内部は複数の論理ゲート、フリップフロップ等で構成
されている。▲▼（信号第４図（ｈ）は前述したよ
うに、FIFO20のエンプティフラグであり、前述した前ラ
イト、後ライトが行なわれている間はＨ状態にある。▲
▼生成回路34は、WRED信号の立上がり、すなわち
PPCW信号の立上がりで立下がり、EF信号の立下がりで立
上がる▲▼信号を形成する。すなわち▲▼
信号は、前ライト終了時から後ライト終了時までの間、
Ｌになる。尚、この▲▼信号、クロックCKの立下
がりでラッチされる。

リード区間発生回路35は、フリップフロップであり、
コントローラＢから出力される読出し要求信号▲▼
をシステムクロックの立上がりでラッチし、コントロー
ラＢのリード区間信号▲▼を出力する（第４図
（ｆ））。この▲▼信号はコントローラＢがリ
ード中の間、その出力をＬに保持している。この▲
▼信号は、メモリ10の▲▼端子および端子
に入力される。したがって、▲▼信号がＬにな
っている期間には、必ずメモリ10のH/L側領域のいずれ
かから記憶データが読出される。すなわち、読出しに関
しては待時間は存在しない。読出しの際、H/L領域のい
ずれかを選択するかは、システムＡ側状態判断回路38か
ら出力されるARH信号（第４図（ｎ））によって決定さ
れる。このシステムＡ側状態判断回路38の論理構成は、
後で詳述するが、その概略を簡単に述べておく。すなわ
ち、この判断回路38の出力ARHは、▲▼信号が
Ｌに立下がるときの▲▼信号およびALH信号の状
態によって決定され、その真理値表を下記第１表に示
す。

そして、ARH信号がＨのときは、メモリ10のＨ側領域が
選択され、Ｌのときはメモリ10のＬ側領域が選択され
る。

システムＢ側状態判断回路36は入力される▲
▼信号およびARH信号の状態に基づきコントローラＢ側
のアクセス状態を▲▼信号がＬに立下がる時点
に判断し、この判断に対応してコントローラＡ側がメモ
リ10のどちらの領域（H/L領域）を選択するかを決定
し、その旨を示す信号A10Hを出力する（第４図
（ｌ））。すなわち、信号A10Hは、▲▼信号が
Ｌに立下がるとき（前ライト開始時の▲▼信号
およびARH信号の状態によって決定され、その真理値表
は下記第２表のようになる。

すなわち、前述したように、メモリ10はＬ側領域が優先
となっており、このため、前ライト開始時に▲
▼信号がＨ、すなわちコントローラＢが非アクセス中の
とき、A10H信号はメモリ10の優先領域（Ｌ領域）に対応
してＬとなり、また前ライト開始時に▲▼信号
がＬ、すなわちコントローラＢがアクセス中のときに
は、A10H信号はARH信号の逆となり、コントローラＢが
アクセス中の領域と逆の領域を選択する。

セレクタ37は、▲▼信号および▲▼信
号の状態に応じてA10H信号およびその反転信号を切替え
てALH信号として出力するものであり、その出力ALHに
は、▲▼信号がＬのとき（前ライト中）は信号
A10Hの非反転出力が選択され、▲▼信号がＬのと
き（前ライト終了時から後ライト終了時まで）は信号A1
0Hの反転出力が選択され、さらに▲▼信号かつ
▲▼信号がＨのときにはメモリ10の優先領域に対
応してＬが選択される。すなわち、このセレクタ37によ
って後ライト時に前ライト時と逆側の領域を選択するよ
うにしている。このセレクタ37から出力されるALH信号
はメモリ10のＨ側領域およびＬ側領域を選択するALH端
子に入力される。

後ライト待条件生成回路39は、FIFO20,25からメモリ1
0に対する後ライトが、コントローラＢのメモリ10に対
するアクセスによってウエイトさせられる条件の一部を
生成するものであり、▲▼信号,ARH信号および
A10H信号を入力信号として、▲▼Ｔ信号を出力する
（第４図（ｊ））。▲▼信号は下記第３表に示す
ウエイト条件が成立したときＬになる。

すなわち、上表におてA10Hの反転信号は後ライトのメ
モリ領域を表わしているため、▲▼とARH（コ
ントローラＢ側のアクセス領域）とが一致したときであ
って、かつ▲▼信号がＬのとき（コントローラ
Ｂがアクセス中）に、後ライトを待たせる必要があると
して、▲▼信号をＬにする。

この▲▼信号はゲート40に入力され、▲
▼信号の反転信号とのアンドがとられ、さらに反転され
た後▲▼信号として出力される（第４図
（ｋ））。すなわち、このゲート40によって、後ライト
期間中にのみＬになる▲▼信号が形成され、出
力される。なお、この▲▼信号もクロックCKの
立下がりでラッチしている。

この▲▼信号は、ゲート41,43,44に入力され
ている。ゲート41では、▲▼信号の反転信号と
▲▼信号の反転信号とのノアをとり、そのノア
出力▲▼をメモリ10の▲▼端子に入力す
る。すなわち、ゲート41によって、前ライト時（▲
▼）と後ライト時（▲▼）にCSL信号はＬ
となり、このときメモリ10を左側からチップセレクトす
るようにする。

▲▼信号はシステムＡ側状態判断回路38にも入
力されている。Ａ側状態判断回路38は、入力される▲
▼信号およびALH信号に基づきコントローラＡ側の
アクセス状態を▲▼信号がＬに立下がる時点に
判断し、この判断に対応してコントローラＢ側がメモリ
10のどちらの領域（H/L領域）を選択するかを決定し、
その選択結果を示す信号ARH信号を出力する（第４図
（ｎ））。その真理値表は第２表に示した通りである。
なお、ARH信号は、ALH信号と同様、Ｈのときメモリ10の
Ｈ側領域が選択され、Ｌのときメモリ10のＬ側領域が選
択される。

ゲート43,44にはパルス発生器42から若干位相のずれ
たパルス信号がそれぞれ入力されており、各ゲート43,4
4の他方端子に入力される▲▼信号によって前
記パルス信号の通過，遮断が切替えられる。すなわち、
▲▼信号がＬのときに、各ゲート43,44からパ
ルス発生器42からのパルス出力が出力される。

ゲート43を通過したパルス信号はFIFO20,25の▲
▼端子に入力される。したがって、FIFO20,25からは前
ライトのときに記憶したアドレスおよびデータが▲
▼信号がＬになったときパルス発生器の出力パルス
にしたがって出力される。FIFO20から出力されるアドレ
スはメモリ10のAD端子に入力され、FIFO25から出力され
るデータにメモリ10のDT端子に入力される。

一方、ゲート44を通過したパルス信号はゲート45に入
力される。ゲート45では、ゲート32の出力とゲート44の
出力のノアをとって、メモリ10の▲▼端子に入力す
る。すなわち、ゲート45は、前ライト中を示すゲート32
の出力（▲▼信号がＬである期間中の▲▼
信号、前ライト中）と後ライト中を示すゲート44の出力
（▲▼信号がＬである期間中のパルス発生器の
出力）とのノアをとることで、前ライト、後ライトに必
要なパルス列をメモリ10の▲▼端子に入力する。

なお、この場合、後ライトはハードウェア構成のFIFO
20,25からの出力制御であるため、前ライト（▲
▼）よりその長さ（▲▼）が極端に短かくな
っており、この▲▼信号がＬになっている期間
中に▲▼信号と同じ数のパルス信号が出力される。
これは常時パルス発生器42から出ているパルスを▲
▼がFIFO20が出す▲▼信号、前ライト終了検知
信号WRED、後ライト待条件信号Ｐ▲▼によりＨにな
り、マスクするためである。尚、パルス発生器ではFIFO
の▲▼、メモリ10の▲▼の元になるゲート43、
44へのパルスの位相、デューティのコントロールしてい
る。

以上が制御ロジック部30の構成であり、以下第４図に
示すタイムチャートにしたがってその動作を説明する。

時刻ｔ₁において、１発目の▲▼信号がコントロ
ーラＡから出力される（第４図（ａ））。前ライト区間
発生回路31は、この１発目の▲▼信号のＬ状態をク
ロックCKの立下がりでトリガし、その後所定時間ＴAの
間このＬ状態を保持する▲▼信号を出力する
（第４図（ｂ））。この▲▼信号の遅延出力と
▲▼信号のナンド出力がゲート32を介して出力さ
れ、この信号はFIFO20,25の▲▼端子に入力される
とともに、ゲート45を介してメモリ10の▲▼端子に
入力される（第４図（ｃ）（ｅ））。▲▼，▲
▼はそれぞれライトイネーブル端子である。これと同時
に（時刻ｔ₁）▲▼信号はゲート41を介してメ
モリ10の▲▼端子（第４図（ｄ））に入力され、
左側からのチップセレクトが可能な状態となる。さら
に、これと同時に、システムＢ側状態判断回路36は、▲
▼信号が立下がった時点（時刻ｔ₁）における
▲▼信号およびARH信号の状態に基づきコント
ローラＢ側の状態を判断し、この判断結果に基づきメモ
リ10のH/L領域のいずれを選択するかを示す信号を出力
する。この場合は、時刻ｔ₁において▲▼信号
はH,ARH信号はＬであるため、優先側のＬ側領域が選択
されるようA10H信号はＬになる（第２表参照）。このA1
0H信号はセレクタ37を介してメモリ10のALH端子に入力
される。この結果、▲▼信号がＬである時刻ｔ
₁〜時刻ｔ₇の期間中は、システムコントローラＡの▲
▼信号に同期してコントローラＡのデータがメモリ10
のＬ側領域に書込まれるとともに、コントローラＡのア
ドレスがFIFO20に書込まれ、さらにコントローラＡのデ
ータがFIFO25に書込まれる、前ライト処理が実行され
る。

なお、この前ライト処理の期間中にも、コントローラ
Ｂのアクセス（読出し）は行なわれており、システムＡ
側状態判断回路38では、▲▼信号の各立下がり
時点（時刻ｔ₂,t₃,t₄,t₅,t₆）でコントローラＡ側のア
クセス状態を判定し、この判定結果に基づきコントロー
ラＢがアクセスすべきメモリ10の領域を選定している。
この場合、前ライトの期間中に、コントローラＡはメモ
リ10のＬ側領域を選択しているため、この前ライトの期
間中におけるコントローラＢのアクセス対象は、ARH信
号からも判るように、Ｈ側領域となる（第１表参照）。

その後、前ライト処理が終了すると、これは▲
▼信号の立上がりとして前ライト終了検出回路33で検
出され、該回路33からWRED信号が出力される（時刻
ｔ₇）。

この▲▼信号によって、PFD生成回路34から
出力される▲▼信号は、時刻ｔ₇でＬに立下が
る。セレクタ37は、前述したように、▲▼信号が
Ｌの期間中はA10H信号の反転信号を出力するため、時刻
ｔ₇〜ｔ₉の期間中ALH信号はＨとなる。

また、この場合は、後ライトを行なおうとするメモリ
10のＨ側領域（A10H）に対してコントローラＢが読み出
しアクセス中であるため待ち時間（Tc）が存在してい
る。このため、後ライト待条件生成回路39およびゲート
40の構成によって、待ち時間Tcが存在した後、後ライト
が開始される。すなわち、時刻ｔ₈に、▲▼信
号は▲▼信号の立上がりによってＬに立下が
り、その後の時刻ｔ₉に▲▼信号は▲▼信
号の立上がりに起因した▲▼信号の立上がりによ
ってＨに立上がる。この時刻ｔ₈〜ｔ₉の期間が後ライト
期間であり、この期間中FIFO20,25の▲▼端子（リ
ードイネーブル）には、▲▼信号によってパル
ス発生器42の出力パルスが入力されるとともに（第４図
（ｄ））、メモリ10の▲▼端子（ライトイネーブ
ル）には同パルス発生器42の出力パルスが入力される。
さらに、メモリ10の▲▼端子も▲▼信号
によってチップセレクト状態となっている。

したがって、この時刻ｔ₈〜ｔ₉の期間中には、FIFO20
の出力、すなわち、前ライトのときコントローラＡから
出力されたアドレス信号、がメモリ10のAD端子に入力さ
れ、かつFIFO25の出力、すなわち、前ライトのときコン
トローラＡから出力されたデータがメモリ10のDT端子に
入力され、さらにこのときALH端子はＨとなっているた
め、結果的にメモリ10のＨ側領域に前ライト時にコント
ローラＡから出力されたデータが書込まれることにな
る。そして、この後ライトの結果、メモリ10のＬ側領域
とＨ側領域との記憶内容は全く同一となる。尚、第６図
に後ライト期間における▲▼，▲▼，▲
▼の正確なタイムチャートの一例を示す。

第５図は、コントローラＡからのアクセス周期（▲
▼）とコントローラＢからのアクセス周期（▲
▼）に関する他の例を示すものであり、その基本
的動作は第４図に示したものと同じであるため、説明は
省略する。この第５図においても、若干の後ライトウエ
イト期間Tcが存在している。

なお、上記実施例では、メモリ10は最上位ビットアド
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用いるようにしてもよい。また、制御
ロジック部30の論理構成も、これらと同等の機能を達成
するものであれば他の任意の論理構成としてもよい。さ
らに、バッファ回路としてのFIFOの代わりに、通常のフ
リップフロップの集合体を用いてもよい。

〔発明の効果〕

以上説明したように、この発明によれば、メモリアク
セス期間の異なるシステムコントローラ間のデータ伝送
において、これらデータ伝送路間にメモリを２重化して
配し、これらメモリへ一方のシステムコントローラから
データを書込むときは、時間をずらせて２回にわけて書
込みを行なうとともに、他方のシステムコントローラか
ら、これらのメモリに読出しアクセスをするときは、使
用してない側のメモリからデータを読出すようにしたの
で、データが各システムコントローラのアクセス周期の
途中で途切れるといったことがなくなり、これにより受
信側のシステムコントローラは送信側のコントローラの
同時刻および同内容のデータを受信でき、もってエラー
のない正確なデータ伝送をなし得る。

【図面の簡単な説明】 第１図はこの発明の一実施例を示すブロック図、第２図
は上記実施例装置の内部回路構成の詳細ブロック図、第
３図は上記実施例装置の作用を概念的に示すタイムチャ
ート、第４図乃至第６図はそれぞれ実施例装置のより詳
細な作用を説明するためのタイムチャートである。 A,B……システムコントローラ、10……メモリ（デュア
ルポートメモリ）、20,25……バッファ回路（FIFO）、3
0……制御ロジック部。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】第１のシステムコントローラからこの第１
   のシステムコントローラの非アクセス時間より短いアク
   セス時間をもつ第２のシステムコントローラへデータを
   伝送する非同期データ伝送装置において、 前記第１のシステムコントローラから出力されるデータ
   を一時記憶する読み書き可能な第１のメモリと、 前記第１のシステムコントローラの出力データまたは前
   記第１のメモリの一時記憶データが書込まれるととも
   に、この書込みデータを前記第２のシステムコントロー
   ラへ読出す第２のメモリと、 この第２のメモリに並列に備えられ、前記第１のシステ
   ムコントローラの出力データまたは前記第１のメモリの
   一時記憶データが書込まれるとともに、この書込みデー
   タを前記第２のシステムコントローラへ読出す第３のメ
   モリと、 前記第１のシステムコントローラの１書込み周期に対応
   して第１のシステムコントローラの出力データを前記第
   ２および第３のメモリのうちのいずれか一方のメモリと
   前記第１のメモリとに同時に書込む第１の書込み制御
   と、この第１の書込み制御終了後前記第１のメモリに書
   込んだデータを前記第１の書込み制御で書込んだ第２ま
   たは第３のメモリの他方に書込む第２の書込み制御とを
   行なう書込み制御手段と、 前記第２のシステムコントローラの１読出し周期に対応
   して前記第２および第３のメモリのうちのいずれか一方
   からデータを読出して第２のシステムコントローラへ出
   力する読出し制御手段と を具える非同期データ伝送装置。
2. 【請求項２】前記第２および第３のメモリは、前記第１
   および第２のシステムコントローラからのアクセスに対
   して所定の優先順位が予め設定され、 前記書込み制御手段は、 前記第１のシステムコントローラからの書込み要求の開
   始時点で第２のシステムコントローラによる第２および
   第３のメモリへのアクセス状態を判定する第１の判定手
   段と、 この第１の判定手段の出力および前記優先順位に基づき
   前記第２および第３のメモリのうちの前記第２のシステ
   ムコントローラがアクセスしていない側のメモリを選択
   する第１の選択手段と、 前記第１のシステムコントローラからの書込み要求に応
   答して前記第１の選択手段の選択結果に対応するメモリ
   および前記第１のメモリへ第１のシステムコントローラ
   の出力データを同時に書込む前記第１の書込み制御を行
   なう第１の書込み手段と、 前記第１の書込み制御終了時点で前記第２のシステムコ
   ントローラによる第２および第３のメモリへのアクセス
   状態を判定する第２の判定手段と、 この第２の判定手段の判定結果に応じて前記第１の選択
   手段が選択したメモリの他方のメモリへ前記第１のメモ
   リの記憶データを書込む第２の書込み制御を行なう第２
   の書込み手段と を具え、 前記読出し制御手段は、 前記第２のシステムコントローラからの読出し要求の開
   始時点で前記第１のシステムコントローラまたは前記第
   １のメモリからの書込みによる第２および第３のメモリ
   へのアクセス状態を判定する第３の判定手段と、 この第３の判定手段の出力および前記優先順位に基づき
   前記第２および第３のメモリのうちの前記第１のシステ
   ムコントローラがアクセスしていない側のメモリを選択
   する第２の選択手段と、 前記第２のシステムコントローラからの読出し要求に応
   答して前記第２の選択手段の選択結果に対応するメモリ
   から記憶データを読出し第２のシステムコントローラへ
   出力する読出し手段 とを具える請求項（１）記載の非同期データ伝送装置。
3. 【請求項３】前記第２の書込み手段は、 前記第２の判定手段から前記第２および第３のメモリの
   うちの前記第１のメモリの記憶データを書込むべきメモ
   リへ前記第２のシステムコントローラがアクセス中であ
   るとする判定結果が出力された場合、該第２のシステム
   コントローラのアクセスが終了するまで前記第２の書込
   み制御を待機させる待機手段を含むものである請求項
   （２）記載の非同期データ伝送装置。
4. 【請求項４】前記第１および第２の判定手段は、その判
   定時点が常に異なるよう構成されている請求項（２）記
   載の非同期データ伝送装置。