JPH04233646A - データ転送インタフェースモジュール - Google Patents
データ転送インタフェースモジュールInfo
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- JPH04233646A JPH04233646A JP3188210A JP18821091A JPH04233646A JP H04233646 A JPH04233646 A JP H04233646A JP 3188210 A JP3188210 A JP 3188210A JP 18821091 A JP18821091 A JP 18821091A JP H04233646 A JPH04233646 A JP H04233646A
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- JP
- Japan
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- data
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- Pending
Links
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- 238000013480 data collection Methods 0.000 claims abstract description 8
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 10
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- 238000010586 diagram Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/02—Details not particular to receiver or transmitter
- H04L13/08—Intermediate storage means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Computer And Data Communications (AREA)
- Exchange Systems With Centralized Control (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、第1の回路から第2の
回路にデータを転送するためのデータ転送インタフェー
スモジュールに係わる。このインタフェースモジュール
は、第1の回路から送出されたデータの収集及び記憶を
するための、これらデータの読取り及び第2の回路への
供給をするための、これらデータの転送の制御及びモニ
タをするための手段を含む。
回路にデータを転送するためのデータ転送インタフェー
スモジュールに係わる。このインタフェースモジュール
は、第1の回路から送出されたデータの収集及び記憶を
するための、これらデータの読取り及び第2の回路への
供給をするための、これらデータの転送の制御及びモニ
タをするための手段を含む。
【0002】
【従来の技術】第1の回路と第2の回路との接続を行う
種々のインタフェースモジュールが知られている。これ
らのモジュールは、データ収集段階では第1の回路から
与えられ且つデータ送出段階では第2の回路から与えら
れる種々のアドレスを有しておりレジスタ又はメモリか
らなるデータ記憶ゾーンを含む。第1の回路又は第2の
回路から交互に行われるこのアドレス指定はアドレスマ
ルチプレクサを介して実行される。
種々のインタフェースモジュールが知られている。これ
らのモジュールは、データ収集段階では第1の回路から
与えられ且つデータ送出段階では第2の回路から与えら
れる種々のアドレスを有しておりレジスタ又はメモリか
らなるデータ記憶ゾーンを含む。第1の回路又は第2の
回路から交互に行われるこのアドレス指定はアドレスマ
ルチプレクサを介して実行される。
【0003】
【発明が解決しようとする課題】しかしながらこの種の
モジュールには、第1の回路及び第2の回路から送出さ
れる全アドレス信号の組以上の数の入力接続及び出力接
続を要するという欠点がある。
モジュールには、第1の回路及び第2の回路から送出さ
れる全アドレス信号の組以上の数の入力接続及び出力接
続を要するという欠点がある。
【0004】FIFO(先入れ先出し)構造に従う記憶
ゾーンを使用することによって、第1の回路及び第2の
回路からのアドレス信号の供給を回避する手法も知られ
ているが、その場合は記憶ゾーンの管理がより複雑にな
るという問題が生じる。
ゾーンを使用することによって、第1の回路及び第2の
回路からのアドレス信号の供給を回避する手法も知られ
ているが、その場合は記憶ゾーンの管理がより複雑にな
るという問題が生じる。
【0005】また、特に特許出願WO−A−82 0
1429号によって、LIFO(後入れ先出し)構造に
従う記憶ゾーンの使用も知られている。しかしながらこ
の先行技術では、記憶ゾーンで読取られたデータの数が
予めその記憶ゾーンに登録されたデータの数に対応する
ことをモニタし確認するための手段が具備されていない
。
1429号によって、LIFO(後入れ先出し)構造に
従う記憶ゾーンの使用も知られている。しかしながらこ
の先行技術では、記憶ゾーンで読取られたデータの数が
予めその記憶ゾーンに登録されたデータの数に対応する
ことをモニタし確認するための手段が具備されていない
。
【0006】特許請求の範囲に記載の本発明は、記憶ゾ
ーンの複雑な管理を必要としないと共に第1の回路及び
第2の回路からのアドレス信号の供給を必要とせず、し
かもデータ転送の良好な進行をモニタすることもできる
データ転送インタフェースモジュールを実現して上述の
問題を解決する。
ーンの複雑な管理を必要としないと共に第1の回路及び
第2の回路からのアドレス信号の供給を必要とせず、し
かもデータ転送の良好な進行をモニタすることもできる
データ転送インタフェースモジュールを実現して上述の
問題を解決する。
【0007】
【課題を解決するための手段】本発明は、データを収集
する手段と、収集したデータをアドレス発生器によって
供給されるアドレスによりそれぞれ識別される記憶位置
を含む記憶ゾーンに記憶する手段と、前記記憶ゾーン内
の記憶位置から前記データを読取る手段と、この読取っ
たデータを送出する手段と、逐次実行される収集段階及
び送出段階でデータの収集及び所定数の記憶位置への記
憶並びにその後のこのデータの読取り及び送出に適した
制御手段とを含み、前記アドレス発生器が初期アドレス
から最終アドレスまでインクリメントされる一連のアド
レスを上述のデータ収集段階で使用するために発生し、
次いで最終アドレスから初期アドレスまでデクリメント
される一連のアドレスを上述のデータ送出段階で使用す
るために発生するデータ転送インタフェースモジュール
であって、1つの上述のデータ収集段階及び1つの上述
のデータ送出段階が互いに逐次実行された後に前記アド
レス発生器が上述の初期アドレスに戻っていることを確
認し次いで状態ワードを発生するモニタ手段を更に含む
データ転送インタフェースモジュールを提供する。
する手段と、収集したデータをアドレス発生器によって
供給されるアドレスによりそれぞれ識別される記憶位置
を含む記憶ゾーンに記憶する手段と、前記記憶ゾーン内
の記憶位置から前記データを読取る手段と、この読取っ
たデータを送出する手段と、逐次実行される収集段階及
び送出段階でデータの収集及び所定数の記憶位置への記
憶並びにその後のこのデータの読取り及び送出に適した
制御手段とを含み、前記アドレス発生器が初期アドレス
から最終アドレスまでインクリメントされる一連のアド
レスを上述のデータ収集段階で使用するために発生し、
次いで最終アドレスから初期アドレスまでデクリメント
される一連のアドレスを上述のデータ送出段階で使用す
るために発生するデータ転送インタフェースモジュール
であって、1つの上述のデータ収集段階及び1つの上述
のデータ送出段階が互いに逐次実行された後に前記アド
レス発生器が上述の初期アドレスに戻っていることを確
認し次いで状態ワードを発生するモニタ手段を更に含む
データ転送インタフェースモジュールを提供する。
【0008】
【作用】アドレス発生器が元の位置からのインクリメン
ト及びデクリメントを逐次行うことによって進行するた
め、このような独立アドレス発生は記憶ゾーンの交換を
減少させ且つその管理を簡易化する。従って、前記モジ
ュールの種々の構成要素の配置に必要な物理的面積が減
少し、インタフェースモジュールの全体的製造コストが
低下する。
ト及びデクリメントを逐次行うことによって進行するた
め、このような独立アドレス発生は記憶ゾーンの交換を
減少させ且つその管理を簡易化する。従って、前記モジ
ュールの種々の構成要素の配置に必要な物理的面積が減
少し、インタフェースモジュールの全体的製造コストが
低下する。
【0009】モニタがアドレス発生器の元の位置を観察
することに限られるため、このモニタを実現するための
ロジックは、前記状態ワードの読取りだけからなる当該
モニタの実行と同様に簡単である。
することに限られるため、このモニタを実現するための
ロジックは、前記状態ワードの読取りだけからなる当該
モニタの実行と同様に簡単である。
【0010】
【実施例】以下、添付図面に基づき非限定的実施例を挙
げて本発明をより詳細に説明する。
げて本発明をより詳細に説明する。
【0011】図1は本発明のデータ転送インタフェース
モジュール全体の概要を簡単に示している。アドレス発
生器2から供給されるアドレスによってその位置が示さ
れる種々の記憶位置を含む記憶ゾーン1は、一連のデー
タを可変長ブロック単位で受け取り、これらのデータは
次いで前記記憶位置に逐次記憶される。制御手段3は記
憶ゾーン1の書込み又は読取りを実行せしめる制御信号
COMを受け取る。この制御手段はまた、アドレスの発
生とデータ収集及び記録手段4を介したローディングと
を実行せしめる。データ読取及び送出手段に接続された
制御手段3は次いで前記データの送出の妥当性を確認し
、その結果これらのデータが前記記憶位置から1つずつ
取り出される。最初に送出されるデータは最後に記憶さ
れたデータである。アドレス発生器2に接続されたモニ
タ手段6は、送出されたデータDoの数が収集されたデ
ータDiの数に等しいことを確認して状態ワードSTを
供給する。従って、この状態ワードが読取られれば、デ
ータ送出が良好に進行していることになる。
モジュール全体の概要を簡単に示している。アドレス発
生器2から供給されるアドレスによってその位置が示さ
れる種々の記憶位置を含む記憶ゾーン1は、一連のデー
タを可変長ブロック単位で受け取り、これらのデータは
次いで前記記憶位置に逐次記憶される。制御手段3は記
憶ゾーン1の書込み又は読取りを実行せしめる制御信号
COMを受け取る。この制御手段はまた、アドレスの発
生とデータ収集及び記録手段4を介したローディングと
を実行せしめる。データ読取及び送出手段に接続された
制御手段3は次いで前記データの送出の妥当性を確認し
、その結果これらのデータが前記記憶位置から1つずつ
取り出される。最初に送出されるデータは最後に記憶さ
れたデータである。アドレス発生器2に接続されたモニ
タ手段6は、送出されたデータDoの数が収集されたデ
ータDiの数に等しいことを確認して状態ワードSTを
供給する。従って、この状態ワードが読取られれば、デ
ータ送出が良好に進行していることになる。
【0012】このアセンブリは3つの段階、即ちアドレ
ス発生器2と制御手段3とデータ収集記憶手段4とデー
タ読取送出手段5とモニタ手段6とが初期化され且つ記
憶ゾーン1が非活動状態におかれる初期化段階、データ
が収集され且つ記憶ゾーン1に記憶される収集段階、並
びに記憶されたデータが記憶ゾーン1から取り出され送
出される送出段階に従って構成されている。
ス発生器2と制御手段3とデータ収集記憶手段4とデー
タ読取送出手段5とモニタ手段6とが初期化され且つ記
憶ゾーン1が非活動状態におかれる初期化段階、データ
が収集され且つ記憶ゾーン1に記憶される収集段階、並
びに記憶されたデータが記憶ゾーン1から取り出され送
出される送出段階に従って構成されている。
【0013】図2に示した実施例のデータ転送インタフ
ェースモジュールは主として、アップ/ダウンカウンタ
20に接続されたRAM型メモリ10と、全体の制御を
行う誤り検出論理回路30とを含んでいる。
ェースモジュールは主として、アップ/ダウンカウンタ
20に接続されたRAM型メモリ10と、全体の制御を
行う誤り検出論理回路30とを含んでいる。
【0014】メモリ10は、制御信号COMに由来する
モード信号Mの値によって決定される書込−読取入力の
レベルに応じて、データ収集段階での書込み又はデータ
送出段階での読取りが実行されるように構成されている
。
モード信号Mの値によって決定される書込−読取入力の
レベルに応じて、データ収集段階での書込み又はデータ
送出段階での読取りが実行されるように構成されている
。
【0015】前記記憶位置へのデータの書込みは、制御
信号COMから得られるチップセレクト型又はデータス
トローブ型の第1の同期信号DSを介してメモリ10の
逐次選択によりシーケンシャルに実行される。データ項
目は、1からA(Aは書込まれたデータ項目の総数を表
す)まで増大する一連のアドレスに記憶される。データ
の読取りは対称的に実行され、データは制御信号COM
から得られる転送クロックHTを介してメモリ10の逐
次選択によりAから1まで減少する一連のアドレスで読
取られる。前記クロック信号が存在しなければ、このモ
ジュールは予め記憶したデータを送出する用意ができた
待機状態にある。
信号COMから得られるチップセレクト型又はデータス
トローブ型の第1の同期信号DSを介してメモリ10の
逐次選択によりシーケンシャルに実行される。データ項
目は、1からA(Aは書込まれたデータ項目の総数を表
す)まで増大する一連のアドレスに記憶される。データ
の読取りは対称的に実行され、データは制御信号COM
から得られる転送クロックHTを介してメモリ10の逐
次選択によりAから1まで減少する一連のアドレスで読
取られる。前記クロック信号が存在しなければ、このモ
ジュールは予め記憶したデータを送出する用意ができた
待機状態にある。
【0016】この書込み又は読取りの選択は、モード信
号Mを受け取るメモリ10の選択入力のレベル変化によ
って実行される。また、前記第1の同期信号DSと前記
転送クロックHTとを同時に受け取る第1のマルチプレ
クサ回路40は、モード信号Mのレベルに応じて前記信
号のいずれか一方を選択する。
号Mを受け取るメモリ10の選択入力のレベル変化によ
って実行される。また、前記第1の同期信号DSと前記
転送クロックHTとを同時に受け取る第1のマルチプレ
クサ回路40は、モード信号Mのレベルに応じて前記信
号のいずれか一方を選択する。
【0017】アップ/ダウンカウンタ20は、モード信
号Mによって決定されるアップ/ダウン入力のレベルに
応じて、データ収集段階ではカウントアップ、データ送
出段階ではカウントダウンが選択されるように構成され
ている。
号Mによって決定されるアップ/ダウン入力のレベルに
応じて、データ収集段階ではカウントアップ、データ送
出段階ではカウントダウンが選択されるように構成され
ている。
【0018】アップ/ダウンカウンタ20は、カウント
アップの場合は制御信号COMから得られる書込−読取
型の第2の同期信号RWの周期に合わせて、1からAま
で増大する一連のアドレスを送出する。カウントアップ
終了時のカウンタの値は収集したデータDiの数に等し
い。アップ/ダウンカウンタ20は、カウントダウンの
場合は転送クロックHTの周期に従って、Aから1まで
減少する一連のアドレスを送出する。カウントアップ又
はダウンは、転送クロックHTと第2の同期信号RWと
を同時に受け取る第2のマルチプレクサ回路50を介し
てアップ/ダウンカウンタ20のクロック入力のレベル
を変えることにより実行され、前記信号のうちいずれか
一方の信号の選択はモード信号Mによって実行される。
アップの場合は制御信号COMから得られる書込−読取
型の第2の同期信号RWの周期に合わせて、1からAま
で増大する一連のアドレスを送出する。カウントアップ
終了時のカウンタの値は収集したデータDiの数に等し
い。アップ/ダウンカウンタ20は、カウントダウンの
場合は転送クロックHTの周期に従って、Aから1まで
減少する一連のアドレスを送出する。カウントアップ又
はダウンは、転送クロックHTと第2の同期信号RWと
を同時に受け取る第2のマルチプレクサ回路50を介し
てアップ/ダウンカウンタ20のクロック入力のレベル
を変えることにより実行され、前記信号のうちいずれか
一方の信号の選択はモード信号Mによって実行される。
【0019】カウントダウン終了時にはカウンタが状態
0にあり、そのキャリー信号が1になければならない。 アップ/ダウンカウンタ20の機能にはメモリ10のよ
うに転送すべきデータの数を知る必要はない。この数は
実際にはローディング終了時にカウンタ内に存在する。
0にあり、そのキャリー信号が1になければならない。 アップ/ダウンカウンタ20の機能にはメモリ10のよ
うに転送すべきデータの数を知る必要はない。この数は
実際にはローディング終了時にカウンタ内に存在する。
【0020】収集すべきデータの最大数Aより多い数の
記憶位置を有するメモリを具備し、これらのデータが後
で行われる送出の順序とは逆の順序で入力されるように
注意するだけでよい。転送クロックHTの周期は変化し
得、或る段階から別の段階への移行は各段階が完了した
後のみにモード信号Mに応答して起こる。
記憶位置を有するメモリを具備し、これらのデータが後
で行われる送出の順序とは逆の順序で入力されるように
注意するだけでよい。転送クロックHTの周期は変化し
得、或る段階から別の段階への移行は各段階が完了した
後のみにモード信号Mに応答して起こる。
【0021】誤り検出論理回路30は、転送クロックH
Tの周期に合わせて送出されたデータDoの数が、メモ
リ10の前記記憶位置に記憶された収集データDiの数
に等しいことを確認する。送出されたデータDoの数が
正確であれば、収集−送出サイクルの完了時には、初期
化段階で0に初期化されたアップ/ダウンカウンタの前
記キャリー信号が1でなければならない。このキャリー
信号を直接テストするより、この信号の種々の異なるエ
ッジの発生を検出する方が好ましい。そのようにして得
られる種々の組合わせによって、データ送出の良好な進
行がより良く評価できるからである。この良好な進行は
特に状態ワードSTによって示される。前記キャリー信
号の立上りエッジ及び立下がりエッジの検出は、立上り
エッジの後及び立下りエッジの後でそれぞれ0に初期化
され且つ1にローディングされる2つのD型フリップフ
ロップ300及び301によって実施される。各フリッ
プフロップの非反転出力はAND回路302及び303
を介してそれぞれの入力にフィードバックされ、その結
果これらの出力が記憶される。一方のフリップフロップ
のクロック入力は転送クロックHTで構成され、他方の
フリップフロップのクロック入力はNON回路304を
介して反転した転送クロックで構成される。フリップフ
ロップ300及び301の出力状態の種々の組合わせは
状態ワードSTを決定し、データ転送の評価を可能にす
る。実際、上述のエッジが全く検出されなければそれは
データ項目読取り数が不十分という意味であり、立上り
エッジ及び立下りエッジの両方が逐次検出されればそれ
は過剰な数のデータ項目が読取られたことを意味する。 収集され記憶されたデータが総て正確に読取られたこと
を示すのは単一の立上り前エッジが検出された時だけで
ある。
Tの周期に合わせて送出されたデータDoの数が、メモ
リ10の前記記憶位置に記憶された収集データDiの数
に等しいことを確認する。送出されたデータDoの数が
正確であれば、収集−送出サイクルの完了時には、初期
化段階で0に初期化されたアップ/ダウンカウンタの前
記キャリー信号が1でなければならない。このキャリー
信号を直接テストするより、この信号の種々の異なるエ
ッジの発生を検出する方が好ましい。そのようにして得
られる種々の組合わせによって、データ送出の良好な進
行がより良く評価できるからである。この良好な進行は
特に状態ワードSTによって示される。前記キャリー信
号の立上りエッジ及び立下がりエッジの検出は、立上り
エッジの後及び立下りエッジの後でそれぞれ0に初期化
され且つ1にローディングされる2つのD型フリップフ
ロップ300及び301によって実施される。各フリッ
プフロップの非反転出力はAND回路302及び303
を介してそれぞれの入力にフィードバックされ、その結
果これらの出力が記憶される。一方のフリップフロップ
のクロック入力は転送クロックHTで構成され、他方の
フリップフロップのクロック入力はNON回路304を
介して反転した転送クロックで構成される。フリップフ
ロップ300及び301の出力状態の種々の組合わせは
状態ワードSTを決定し、データ転送の評価を可能にす
る。実際、上述のエッジが全く検出されなければそれは
データ項目読取り数が不十分という意味であり、立上り
エッジ及び立下りエッジの両方が逐次検出されればそれ
は過剰な数のデータ項目が読取られたことを意味する。 収集され記憶されたデータが総て正確に読取られたこと
を示すのは単一の立上り前エッジが検出された時だけで
ある。
【0022】本発明は以上説明してきた特定実施例には
限定されず、当業者には前述の種々の要素の初期化が容
易であるため様々な変形の実施が可能である。
限定されず、当業者には前述の種々の要素の初期化が容
易であるため様々な変形の実施が可能である。
【図1】データ転送インタフェースモジュールの概要を
示す説明図である。
示す説明図である。
【図2】データ転送インタフェースモジュールの一実施
例を示す説明図である。
例を示す説明図である。
1 記憶ゾーン
2 アドレス発生器
3 制御手段
4 データ収集記憶手段
5 データ読取送出手段
Claims (3)
- 【請求項1】データを収集する手段と、収集したデータ
をアドレス発生器によって供給されるそれぞれのアドレ
スにより識別される記憶位置を含む記憶ゾーンに記憶す
る手段と、前記記憶ゾーン内の記憶位置から前記データ
を読取る手段と、該データを送出する手段と、逐次実行
される収集段階及び送出段階でデータの収集及び所定数
の記憶位置への記憶並びにその後の該データの読取り及
び送出に適した制御手段とを含んでおり、前記アドレス
発生器が初期アドレスから最終アドレスまでインクリメ
ントされる一連のアドレスを前記データ収集段階で使用
するために発生し、次いで最終アドレスから初期アドレ
スまでデクリメントされる一連のアドレスを前記データ
送出段階で使用するために発生するデータ転送インタフ
ェースモジュールであって、1つの前記データ収集段階
及び1つの前記データ送出段階が逐次実行された後に前
記アドレス発生器が前記初期アドレスに戻っていること
を確認し次いで状態ワードを発生するモニタ手段を更に
含むことを特徴とするデータ転送インタフェースモジュ
ール。 - 【請求項2】前記アドレス発生器が、前記データ収集段
階ではインクリメントするために次いで前記データ送出
段階ではデクリメントするために転送すべきデータ項目
の数と同数のクロックパルスを受け取るアップ/ダウン
カウンタで構成されていることを特徴とする請求項1に
記載のデータ転送インタフェースモジュール。 - 【請求項3】前記モニタ手段が、前記データ送出段階で
発生されるクロックパルスによって制御される2つのD
型フリップフロップからなる誤り検出論理回路を含んで
おり、1ビットの前記状態ワードを供給するように、各
前記フリップフロップの非反転出力がアップ/ダウンカ
ウンタのキャリー信号をも受け取るその入力にフィード
バックされることを特徴とする請求項1又は2に記載の
データ転送インタフェースモジュール。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9008338 | 1990-07-02 | ||
FR9008338A FR2664114A1 (fr) | 1990-07-02 | 1990-07-02 | Module interface de transfert de donnees. |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04233646A true JPH04233646A (ja) | 1992-08-21 |
Family
ID=9398236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3188210A Pending JPH04233646A (ja) | 1990-07-02 | 1991-07-02 | データ転送インタフェースモジュール |
Country Status (10)
Country | Link |
---|---|
US (1) | US5307472A (ja) |
EP (1) | EP0464768B1 (ja) |
JP (1) | JPH04233646A (ja) |
AT (1) | ATE127302T1 (ja) |
AU (1) | AU643532B2 (ja) |
DE (1) | DE69112516T2 (ja) |
DK (1) | DK0464768T3 (ja) |
ES (1) | ES2076418T3 (ja) |
FR (1) | FR2664114A1 (ja) |
GR (1) | GR3017995T3 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2845115B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | デジタル信号処理回路 |
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