CN1527322B - 时钟同步型半导体存储设备 - Google Patents

时钟同步型半导体存储设备 Download PDF

Info

Publication number
CN1527322B
CN1527322B CN2004100074942A CN200410007494A CN1527322B CN 1527322 B CN1527322 B CN 1527322B CN 2004100074942 A CN2004100074942 A CN 2004100074942A CN 200410007494 A CN200410007494 A CN 200410007494A CN 1527322 B CN1527322 B CN 1527322B
Authority
CN
China
Prior art keywords
signal
data
internal clock
response
activation signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2004100074942A
Other languages
English (en)
Other versions
CN1527322A (zh
Inventor
江户幸子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1527322A publication Critical patent/CN1527322A/zh
Application granted granted Critical
Publication of CN1527322B publication Critical patent/CN1527322B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

一种同步型半导体存储设备包括：存储单元阵列(13)，其中存储单元排列在矩阵中；行地址解码器(12)，其响应于字激活信号，基于行地址来激活在所述存储单元阵列中的字线中的一个；列解码器(11)，其基于列地址来激活在所述存储单元阵列中的位线对中的一对；和检测放大器电路(14)，其响应于检测放大器激活信号，来放大在该已激活位线对上的电压差。该同步型半导体存储设备进一步包括：时钟数据存储部分(31)，其存储表示外部时钟信号的频率或周期的时钟数据；和控制部分(21)，其基于行地址选通信号来产生字激活信号，并响应于与外部时钟信号同步的内部时钟信号、基于时钟数据和行地址选通信号，来产生检测放大器激活信号。

Description

时钟同步型半导体存储设备
技术领域
本发明涉及一种同步于外部时钟信号进行操作的半导体存储设备。
背景技术
在日本公开专利申请(特开平8-129887)中描述了一种常规时钟同步型半导体存储设备。以下将参考图1来描述常规时钟型半导体存储设备的结构和操作。常规时钟同步型半导体存储设备同步于外部时钟信号进行操作，并且具有多个称为存储体(bank)的存储块。基于存储体地址来确定每个存储体。同步于外部时钟信号来从外部连接终端提供控制信号和地址信号。同步于从外部连接终端所提供的外部时钟信号来产生内部时钟信号ICLK，并且内部时钟信号ICLK被提供给存储设备的每个部分。同步于时钟信号，通过多个控制线来提供命令。输入命令由命令解码器进行解释。命令解码器是状态机，并且基于该命令来确定存储设备的操作。然后，命令解码器同步于内部时钟信号ICLK来产生诸如行地址选通信号ARAS和BRAS的内部控制信号、列地址选通信号CAS、读信号READ、写信号WRITE、和存储体激活信号BANK。
存储体10包括：存储单元(cell)阵列13，锁存电路17和18，列地址解码器11，行地址解码器12，检测放大器14，数据放大器15和写放大器16。
存储单元阵列13具有以矩阵排列的多个存储单元。多个存储单元连接字线中的一个和位线中的一个。锁存电路17接收行地址选通信号ARAS，并同步于内部时钟信号来产生字激活信号XE。锁存电路18通过把字激活信号XE延迟内部时钟信号ICLK的一个时钟，来产生检测放大器激活信号SE。行地址解码器12同步于字激活信号XE、基于行地址信号XADD来选择字线WL中的一个。列地址解码器11同步于内部时钟信号ICLK来接收列地址信号YADD2和存储体激活信号BANK，并选择位线对BL中的一对。
在读操作的情况中，检测放大器14响应于检测放大器激活信号SE，来放大从存储单元阵列13读出到所选择位线对BL上的数据，并且输出数据信号RO到数据放大器15。数据放大器15响应于数据放大器激活信号DE，基于存储体激活信号BANK，来放大读数据信号RO，并输出放大的数据信号到内部总线RWBUS上。在写操作的情况中，写放大器16基于存储体激活信号BANK，来放大在内部总线RWBUS上的数据信号，并输出为写数据信号WI。检测放大器14响应于检测放大器激活信号SE，来放大在选择的位线对BL上的已放大写数据信号WI。这样，把放大的信号写入到存储单元阵列13中。
以下将参照图2A到2J更详细地描述读操作。
首先，把激活命令发出给存储读数据的的存储体10。之后，把读命令发出给已激活的存储体，以读出数据。这样如图2B所示，通过2个步骤来实施读操作。
当在时钟C4发出激活命令给存储体10时，命令解码器激活行地址选通信号ARAS，并产生存储体激活信号BANK。如图2D所示，锁存电路17锁存行地址选通信号ARAS，并且把行地址选通信号ARAS延迟内部时钟信号ICLK的一个时钟，以在时钟C5输出为字激活信号XE。如图2I所示，当字激活信号XE被激活时，由行地址解码器12选择字线WL中的一个。另外，列地址解码器11基于存储体选择信号BANK和列地址信号YADD2，来选择位线对BL的一对。因此，如图2H，在所选择的位线对BL上出现了相应于存储单元阵列13的读数据的电压差。
如图2E所示，锁存电路18把字激活信号XE延迟内部时钟信号ICLK的一个时钟，以便在时钟C6激活检测放大器激活信号SE。当检测放大器激活信号SE被激活时，在所选择的位线对BL上的电压差通过检测放大器14放大。这样，完成了对存储体10的激活命令的操作。
此后，输入读命令，并且操作进行到读操作。在发出激活命令之后，在基于电路的操作时间所确定的时间之后，发出读命令到同一个存储体。图2A到2J是发出读命令到另一个存储体20的例子。因此，在时钟C5发出读命令。由于在发出读命令之后的操作是同样的，因此假定在时钟C5发出一个读命令到存储体10。
当在时钟C5发出读命令到存储体10时，激活读信号READ，并且开始对存储体的读操作。在时钟C6同步于内部时钟信号ICLK来激活数据放大器激活信号DE，并且激活数据放大器15。当激活数据放大器15时，把读数据传送到内部总线RWBUS上。传送到内部总线RWBUS上的读数据被锁存电路锁存，然后输出到外部单元。
这样，在字激活信号XE被激活之后，直到检测放大器激活信号SE被激活之前的时间相应于外部时钟信号的一个周期，而不受处理条件、温度条件和电压条件的限制。
近几年在DRAM中，使用300/400MHz(3.3/2.5ns的一个时间周期)的外部时钟信号。图3表示产生字激活信号XE和检测放大器激活信号SE的电路。该电路等效于图5中所示的锁存电路17和锁存电路18，以及该电路包括：延迟电路72，同步于内部时钟信号ICLK来进行操作的5级触发器的移位寄存器71。延迟电路72把行地址选通信号ARAS延迟γ时间，并且产生字激活信号XE。移位寄存器71延迟行地址选通信号ARAS，并且产生检测放大器激活信号SE。延迟电路72起缓冲器的作用为缓冲器，以传送字激活信号XE，且延迟时间γ非常小。基于当从存储单元阵列13读出到所选择的位线对BL时的时间，来确定在字激活信号XE被激活之后直到检测放大器激活信号SE被激活之前的时间。当选择的位线对BL上的电压差不大时，如果检测放大器激活信号SE被激活以驱动检测放大器14，则会引起错误的操作。因此，即使外部时钟信号的频率做的很高，在字激活信号XE被激活之后直到激活检测放大器激活信号SE之前的时间也不能简单地缩短。在上述的例子中，该时间是12.5ns。在400MHz的外部时钟信号的情况中，在从行地址选通信号ARAS起的内部时钟信号ICLK的五个时钟(12.5ns)之后，由移位寄存器71来产生检测放大器激活信号SE。
图4A到4F是表示当外部时钟信号具有400MHz的频率时的操作的时序图。考虑电路的操作时间，在发出激活命令之后，直到发出读命令之前的最短时间是tRCDmin，其被设置为外部时钟信号(17.5ns)的七个时钟。当在时钟C0接收到激活命令时，激活行地址选通信号ARAS，并且通过图3的延迟电路72来使字激活信号XE激活。由移位寄存器71来延迟行地址选通信号ARAS，并且从行地址选通信号ARAS起5个时钟之后，在时钟C5使检测放大器激活信号SE激活。当在时钟C7接收到读命令时，数据放大器激活信号DE被激活。
顺便说明，虽然在日本公开专利申请(特开平08-129887)中没有写明，但是众所周知，检测放大器选择信号YS是在数据放大器激活信号DE被激活之前被激活的，并且出现具有小电压差的读数据作为读数据信号RO。当接收到读命令时，首先激活检测放大器选择信号YS。然后，在输出具有小电压差的读数据作为读数据信号RO之后，激活数据放大器激活信号DE以放大读数据信号RO。
如上所述，在激活行地址选通信号ARAS之后，直到激活检测放大器激活信号SE之前的时间是12.5ns，并且在激活检测放大器激活信号SE之后，直到激活检测放大器选择信号YS之前的时间是5.0ns。这些延迟时间取决于外部时钟信号的周期，并且保持为12.5ns和5.0ns，而不取决于处理条件、温度条件和电压变化的限制。
图5A到5F是表示当外部时钟信号具有300MHz的频率时的操作的时序图。如400MHz的操作，如果在从激活命令发出时间起的七个时钟之后发出读命令，则在发出激活命令之后直到发出读命令之前的最短时间tRCDmin是23.1ns。在这种情况中，因为效率从400MHz操作情况中的17.5ns降到300MHz操作中的23.1ns，因此延迟时间通常被设置到300MHz操作情况中的六个时钟，以把最短时间tRCDmin缩短到19.8ns。
在这种情况中，在激活行地址选通信号ARAS之后，直到放大器激活信号SE被激活之前的时间是用于内部时钟信号CLK的五个时钟16.5ns。时间tRCDmin是19.8ns，因为它等于内部时钟信号ICLK的六个时钟。在检测放大器激活信号SE被激活之后，直到激活检测放大器选择信号YS之前的时间是3.3ns。在这种情况中，不能实现所需的延迟，并且导致检测裕量(margin)下降，并且不可能稳定操作。
为了克服该问题，在允许效率降低的情况下，需要把时间tRCDmin设置到七个时钟(23.1ns)或由反相器链代表的延迟，该反相器链可以产生延迟时间而不依赖产生检测放大器激活信号SE的电路所使用的时钟信号周期。但是，很难在所有情况下实现稳定的反相器链延迟，因为它会根据处理条件、温度条件和电压条件而改变。
对于消除时钟信号对电源电压和温度等等的依赖的技术，在日本公开专利申请(JP-P2000-285687A)中公开了下面的技术。在这种技术中，在同步型掩模ROM中，根据在命令输入信号后的预设等待时间的时钟数所确定的周期数之后，同步于时钟信号的上升沿或下降沿来确定检测放大器激活信号和锁存信号的脉宽。
另外，在日本公开专利申请(特开平10-199251)中描述了一种检测放大器启动(enable)信号产生仪器。在这种常规例子中，计数部分输入RASB信号，以选择存储单元阵列的行地址，并且同步于时钟信号来输出信号。当停止RASB信号输入时，停止计数部分的操作。比较器在由计数部分所输出的计数值达到编程的延迟时间时，输出检测放大器启动信号，以指示检测放大器的操作开始，并且当停止RASB信号输入时，停止检测放大器启动信号的输出。
发明内容
本发明的一个目的是提供一种时钟信号同步型半导体存储设备，其中延迟时间对于每个预定频率都是最佳的。
本发明的另一个目的是提供一种时钟信号同步型半导体存储设备，其延迟时间对于处理条件、温度条件和电压变化的依赖性较小。
另外，本发明的另一个目的是提供一种时钟信号同步型半导体存储设备，其可以在每个使用频率中都可以稳定操作。
另外，本发明的另一个目的是提供一种可以充分扩展原始性能的系统。
在本发明的一个方面中，一种同步型半导体存储设备包括：存储单元阵列，其中存储单元排列在矩阵中；行地址解码器，其响应于字激活信号，基于行地址来激活在所述存储单元阵列中的字线中的一个；列地址解码器，其基于列地址来激活在所述存储单元阵列中的位线中的一对；和检测放大器电路，其响应于检测放大器激活信号，来放大在激活的位线对上的电压差。该同步型半导体存储设备进一步包括：时钟数据存储部分，其存储表示外部时钟信号的频率或周期的时钟数据；和控制部分，其基于行地址选通信号来产生字激活信号，并响应于与外部时钟信号同步的内部时钟信号，基于时钟数据和行地址选通信号，来产生检测放大器激活信号。
这里，该控制部分可以包括：操作定时信号产生部分，其接收行地址选通信号，基于该行地址选通信号来产生字激活信号，并且响应于内部时钟信号，基于行地址选通信号来产生多个候选检测放大器激活信号；以及选择部分，其基于时钟数据来选择多个候选检测放大器激活信号中的一个作为检测放大器激活信号。
在这种情况中，该操作定时信号产生部分可以包括：缓冲器，其接收行地址选通信号，并输出字激活信号；和延迟元件序列，其响应于内部时钟信号来移位该行地址选通信号，并从延迟元件中的不同元件输出多个候选检测放大器激活信号。
在这种情况中，每个延迟元件是触发器，并且至少一个延迟元件是由内部时钟信号的下降沿触发的，并且其余的延迟元件是由内部时钟信号的上升沿触发的。
另外，该同步型半导体存储设备可以进一步包括数据放大器，其响应数据放大器激活信号，来放大和输出相应于在激活的位线对上已放大的电压差的数据。该控制部分响应于内部时钟信号，基于时钟数据和列地址选通信号来产生数据放大器激活信号。
在这种情况中，该控制部分可以包括：操作定时信号产生部分和选择部分。操作定时信号产生部分接收行地址选通信号，基于行地址选通信号来产生字激活信号，响应于内部时钟信号，基于行地址选通信号来产生多个候选检测放大器激活信号，并且响应内部时钟信号，基于列地址信号来产生多个候选数据放大器激活信号。该选择部分基于时钟数据来选择多个候选检测放大器激活信号中的一个作为检测放大器激活信号，并基于时钟数据来选择多个候选数据放大器激活信号中的一个作为数据放大器激活信号。
在这种情况中，操作定时信号产生部分可以包括：缓冲器、第一延迟元件序列和第二延迟元件序列。缓冲器接收行地址选通信号，并输出字激活信号。该第一延迟元件序列响应于内部时钟信号来移位行地址选通信号，并从第一延迟元件的不同元件中输出多个候选检测放大器激活信号。该第二延迟元件序列响应于内部时钟信号来移位列地址选通信号，并从第二延迟元件的不同元件中输出多个候选数据放大器激活信号。
另外，第一和第二延迟元件的每一个都可以是触发器，并且至少第一延迟元件中的一个是由内部时钟信号的下降沿来触发的，并且其余的第一延迟元件是由内部时钟的上升沿来触发的。另外，至少第二延迟元件的一个是由内部时钟信号的下降沿来触发的，并且其余的第二延迟元件是由内部时钟信号的上升沿来触发的。
在访问根据本发明的同步型半导体存诸设备中的存储单元阵列的另一个方法方面，该方法可以通过以下步骤实现：(a)基于行地址选通信号来产生字激活信号；(b)响应于与该外部时钟信号同步的内部时钟信号，基于表示外部时钟信号的频率或周期的时钟数据和行地址选通信号来产生检测放大器激活信号；(c)响应于字激活信号，基于行地址来激活字线中的一个；(d)基于列地址来激活位线对中的一对；以及(e)响应于检测放大器激活信号，放大相应于已激活的位线对和已激活字线的数据。
这里，(b)中的产生可以通过以下步骤(f)实现：响应于内部时钟信号，基于行地址选选通信号来产生多个候选检测放大器激活信号；以及基于时钟数据来选择多个候选检测放大器激活信号中的一个作为检测放大器激活信号。
在这种情况中，(f)中的产生可以通过以下步骤实现：响应于内部时钟信号，来移位在第一延迟元件序列中的行地址选通信号；和从第一延迟元件的不同元件中输出多个候选检测放大器激活信号。
在这种情况中，第一延迟元件中的每一个都可以是触发器，并且希望至少一个第一延迟元件中是由内部时钟信号的下降沿触发的，并且其余的第一延迟元件是由内部时钟的上升沿触发的。
另外，该方法可以进一步通过以下步骤(g)实现：响应于内部时钟信号，基于时钟数据和列地址选通信号来产生数据放大器激活信号；以及响应于数据放大器激活信号来放大已放大的数据。
这里，(g)中的产生可以通过以下步骤(h)实现：响应于内部时钟信号，基于列地址选通信号来产生多个候选数据放大器激活信号；以及基于时钟数据，来选择多个候选数据放大器激活信号中的一个作为数据放大器激活信号。
在这种情况中，(h)中的产生可以通过以下步骤实现：响应于内部时钟信号，来移位第二延迟元件序列中的列地址选通信号；以及从第二延迟元件的不同元件输出多个候选数据放大器激活信号。
另外，第二延迟元件中的每一个都可以是触发器，并且希望至少一个第二延迟元件是由内部时钟信号的下降沿触发的，并且其余第二延迟元件是由内部时钟信号的上升沿触发的。
附图说明
图1是表示常规时钟信号同步型半导体存储设备的配置的框图；
图2A到2J是表示常规时钟信号同步型半导体存储设备的操作的时序图；
图3是表示产生检测放大器激活信号的定时产生电路的电路图；
图4A到4F是表示在400MHz频率的情况下常规时钟信号同步型半导体存储设备的操作的时序图；
图5A到5F是表示在300MHz频率的情况下常规时钟信号同步型半导体存储设备的操作的时序图；
图6是表示根据本发明实施例的同步型半导体存储设备的配置的框图；
图7是表示控制部分的配置的框图。
图8A到8H是表示在400MHz频率情况下的实施例中的同步型半导体存储设备的操作时序图；
图9A到9H是表示在300MHz频率情况下的实施例中的同步型半导体存储设备的操作时序图。
具体实施方式
下文描述本发明的一种时钟同步型半导体存储设备。
图6表示为根据本发明实施例的时钟同步型半导体存储设备中的公共电路部分所提供的存储体(bank)电路和时钟数据存储部分31。时钟同步型半导体存储设备通常包括多个存储体，并且对存储体共同提供了用来控制多个存储体的电路。这样的例子对于本领域技术人员来说是公知的，就不再进行表示了。虽然时钟数据存储部分31是为公共电路部分提供的，但是在本实施例中假定因为时钟数据存储电路31是为每个存储体提供的。
时钟数据存储部分31包括寄存器，以存储表示外部时钟信号频率的时钟数据。在该例子中，可以存储诸如代码1或代码0的时钟数据，以表示400MHz和300MHz的时钟信号频率。时钟数据是1比特。外部时钟信号的种类数量可以等于或大于三，并且时钟数据存储部分31存储时钟数据以区别它们。时钟数据在任何时候都可以通过外部输入端32来从外部单元提供并且被存储在寄存器中。时钟数据没有寄存器，并且可以通过使用保护电路(fuse circuit)和结合选择(bondingoption)的方式来在制造过程中预先设置。时钟数据输出为cyc300或cyc400，这分别相应于300MHz或400MHz的外部时钟信号。
存储体10包括：存储单元阵列13，YS产生电路22，控制部分21，行地址解码器12，列地址解码器11，写放大器16，检测放大器电路14，和数据放大器15。
单元阵列13具有排列在矩阵中的多个存储单元。YS产生电路22同步于内部时钟信号ICLK从列地址选通信号CAS来产生检测放大选择信号YS，并且被用于选择检测放大器电路14的检测放大器中的一个。
控制部分21输入行地址选通信号ARAS和列地址选通信号CAS，并响应于内部时钟信号ICLK、基于来自时钟数据存储部分31的时钟数据，来产生字激活(activation)信号XE、检测放大器激活信号SE、和数据放大激活信号DE。
行地址解码器12响应于字激活信号、基于行地址信号XADD，来选择字线WL中的一个。列地址解码器11输入列地址信号YADD2和存储体激活信号BANK，并同步于内部时钟信号ICLK来选择位线对BL中的一对。
写放大器16基于存储体选择信号BANK来放大在内部总线RWBUS上的写数据信号WI。检测放大器电路14具有检测放大器，并且基于检测放大信号YS来选择它们中的一个。在读操作中，被选择的检测放大器响应于检测放大器激活信号SE来放大从单元阵列13中读出到位线对BL上的数据，并输出为读数据信号RO。在写操作中，检测放大器电路14响应检测放大器激活信号SE来放大位线对BL上的写数据信号WI，并且把写数据信号写入单元阵列13的存储单元中。数据放大器15基于数据放大器激活信号DE和存储体激活信号BANK，来放大并输出读数据信号RO到内部总线RWBUS上。
如图7所示，控制部分21包括：操作定时产生部分40和选择部分60。操作定时产生部分40包括：具有时间延迟γ的缓冲器55，第一触发器序列(41-45)的第一延迟部分，以及具有延迟时间α的缓冲器56，以及第二触发器序列(51-53)的第二延迟部分，以及具有延迟时间β的缓冲器57。
缓冲器55接收行地址选通信号ARAS，并输出行地址解码器激活信号XE。第一延迟部分同步于内部时钟信号ICLK来移位并产生多个候选检测放大器激活信号SEA和SEB。第二延迟部分同步于内部时钟信号ICLK来移位列地址选通信号CAS，并产生多个候选数据放大器激活信号DEA和DEB。
在第一延迟部分中，触发器41到45是串联连接的。触发器41-45的每接收行地址选通信号ARAS，并在内部时钟信号ICLK的上升沿被触发。触发器45的输出是候选检测放大器激活信号SEB。触发器46与触发器43的输出相连接，并且在内部时钟信号ICLK的下降沿被触发。触发器46与缓冲器56相连接，缓冲器56输出候选检测放大器激活信号SEA。在第二延迟部分中，触发器51到52是串联连接的。触发器51和52的每一个接收列地址选通信号CAS并在，内部时钟信号ICLK的上升沿被触发。触发器52的输出是候选数据放大器激活信号DEA。触发器53与触发器52的输出相连接，并且在内部时钟信号ICLK的下降沿被触发。触发器53的输出与缓冲器57相连，缓冲器57输出候选数据放大器激活信号DEB。
关于行地址选通信号ARAS，触发器41、42、43和46产生3.5个时钟的延迟时间，而触发器41、42、43、44和45产生5个时钟的延迟时间。关于列地址选通信号CAS，触发器51和52产生2个时钟的延迟时间，而触发器51、52和53产生2.5个时钟的延迟时间。
这样，操作定时产生部分产生字激活信号XE、两种候选检测放大器激活信号SEA和SEB、以及两种候选数据放大器激活信号DEA和DEB。字激活信号XE是被缓冲器55从地址选通信号ARAS起延迟了延迟时间γ。此外，两种候选检测放大器激活信号SEA和SEB是由行地址选通信号ARAS产生的。候选检测放大器激活信号SEA是从行地址选通信号ARAS起延迟了内部时钟信号的3.5个时钟+α，候选检测放大器激活信号SEB是从行地址选通信号ARAS起延迟了内部时钟信号ICLK的5个时钟。两种候选数据放大器激活信号DEA和DEB是由列地址选通信号CAS产生的。候选数据放大器激活信号DEA是从列地址选通信号CAS起延迟了内部时钟信号ICLK的2个时钟，并且候选数据放大器激活信号DEB是从列地址选通信号CAS起延迟了内部时钟信号ICLK的2.5个时钟+β。
选择部分60基于来自时钟数据存储部分31的时钟数据，来选择由操作定时产生部分40所产生的候选检测放大器激活信号SEA和SEB中的一个。从时钟数据存储部分31提供时钟数据cyc300或时钟数据cyc400，以指示外部时钟信号是300MHz或400MHz。选择部分60包括：选择器电路61和选择器电路62。选择器电路61选择连接在A端的候选检测放大器激活信号SEA和连接在B端的候选检测放大器激活信号SEB中的一个来作为检测放大器激活信号SE。选择器电路62选择连接在A端的候选数据放大器激活信号DEA和连接在B端的候选数据放大器激活信号DEB中的一个来作为数据放大器激活信号DE。基于时钟数据cyc300来选择选择器电路61和选择器电路62的A端，基于时钟数据cyc400来选择选择器电路61和选择器电路62的B端。
图8A到8H是表示从时钟数据存储部分31输出cyc400时的操作时序图(在以400MHz的外部时钟信号进行操作的情况中)。在时钟C0输入激活命令，并且在时钟C7输入读命令。这样，从基于激活命令的行地址确定到基于读命令的列地址确定的时间tRCD是七个时钟。选择部分60设置到选择B端的状态。
当在时钟C0接收到激活命令时，就激活行地址选通信号ARAS，并且在缓冲器55的延迟时间γ之后字激活信号XE被激活。从行地址选通信号ARAS起五个时钟之后，检测放大器激活信号SEB被激活。由选择部分60选择该信号作为检测放大器激活信号SE，以激活检测放大器14。在激活行地址选通信号ARAS之后，直到检测放大器激活信号SE被激活之前的延迟时间是12.5ns(＝5个时钟x2.5ns)。
当在时钟C7接收到读命令时，激活列地址选通信号CAS，并且同步于内部时钟信号ICLK，由YS产生电路22来产生检测放大器选择信号YS。另一方面，把列地址选通信号CAS提供给操作定时产生部分40，并且有从列地址选通信号CAS起2.5个时钟+β之后，数据放大器激活信号DEB被激活。选择部分60选择该信号作为数据放大器激活信号DE。基于数据放大器激活信号DE来激活数据放大器15，并且输出读数据。在激活检测放大器选择信号YE之后，直到数据放大器激活信号DE被激活之前的延迟时间大约是6.6ns(＝2.5个时钟x2.5ns+β)。
接下来，将参考图9A到9H中所示的时序图来描述当外部时钟信号是300MHz时的操作。从时钟数据存储部分31输出时钟数据cyc300，并且选择部分20选择A端上的信号。当外部时钟信号是400MHz时，时间tRCD是七个时钟。但是，在外部时钟信号是300MHz的情况中，时间tRCD被设置为六个时钟，这少了一个时钟，并且在时钟C0输入激活命令，以及在时钟C6输入读命令。
当在时钟C0接收到激活命令时，激活行地址选取信号ARAS，并且在由缓冲55进行的延迟时间γ之后字激活信号XE被激活。在从行地址选通信号ARAS起3.5个时钟+α之后检测放大器激活信号SEA被激活，并且由选择部分60选择检测放大器激活信号SEA作为检测放大器激活信号SE。响应于检测放大器激活信号SE来激活检测放大器14。在激活行地址选通信号ARAS之后，直到检测放大器激活信号SE被激活之前的延迟时间大约是12.5ns(＝3.5个周期x3.3ns+α)。
当在时钟C6接收读命令时，激活列地址选通信号CAS，并且同步于内部时钟信号ICLK，由YS产生电路22来产生检测放大器选择信号YS。在另一方面，把列地址选通信号CAS提供给操作定时产生部分40，并且从列地址选通信号CAS起两个时钟之后激活数据放大器激活信号DEA。选择部分60选择该信号作为数据放大器激活信号DE。数据放大器激活信号DE激活数据放大器15，并且输出读数据。在激活检测放大器选择信号YS之后，直到数据放大器激活信号DE被激活之前的延迟时间是6.6ns(＝2个周期x3.3ns)。
从上面可以看出，在400MHz的情况中，在激活行地址选通信号ARAS之后，直到检测放大器激活信号SE被激活之前的延迟时间是12.5ns(＝5个时钟x 2.5ns)，而在300MHz的情况中，大约是12.5ns(＝3.5个周期x3.3ns+α)。同样，在400MHz的情况中，在激活列地址选通信号CAS、再激活检测放大器选择信号YS之后，数据放大器激活信号DE在2.5个时钟+β被激活，而在300MHz的情况中，是在2个周期。然后，输出读数据。在400MHz的情况中，在激活检测放大器选择信号YS之后，直到数据放大器激活信号DE被激活之前的时间大约是6.6ns(＝2.5个时钟x 2.5ns+β)，而在300MHz的情况中大约是6.6ns(＝2个时钟x3.3ns)，而且它们几乎是相同的。由于延迟时间α(0.95ns)和β(0.35ns)是通过反相器延迟来实现的，因此延迟时间的变化是根据处理条件，温度条件、电压条件等等而发生的。延迟时间α和β的绝对值分别是0.95ns和0.35ns，是非常短的时间。但是，变取决于处理条件、温度条件和电压条件等等的延迟时间中的改就变得非常小，并且对整个延迟时间的影响也很小。
另外，在400MHz的情况中，在检测激活信号SE被激活之后，直到激活检测放大器选择信号YS之前的时间是5ns(＝2个时钟x2.5ns)，而在300MHz的情况中是7.3ns(＝2.5个时钟x3.3ns-α)，因此稳定的操作成为可能。
根据本发明，可以实现稳定的延迟电路，其不受处理条件、温度条件和电压条件改变的影响，并且其与操作速度相称。
还有，根据本发明，可以提供时钟同步型半导体存储设备，其基于时钟数据，通过调整延迟时间，而能够在外部时钟信号的任何频率实现稳定操作。
另外，根据本发明的又一方面，可以根据外部时钟信号频率来设置诸如tRCDmin的时间，并且可以得到高性能的存储系统。

Claims (20)

1.一种同步型半导体存储设备，包括：
存储单元阵列，其中存储单元排列在矩阵中；
行地址解码器，其响应于字激活信号，基于行地址来激活在所述存储单元阵列中的字线中的一个；
列解码器，其基于列地址来激活在所述存储单元阵列中的位线对中的一对；
检测放大器电路，其响应于检测放大器激活信号，来放大在所述已激活位线对上的电压差；
时钟数据存储部分，其存储表示外部时钟信号的频率或周期的时钟数据；和
控制部分，其响应于与所述外部时钟信号同步的内部时钟信号，基于行地址选通信号来产生所述的字激活信号，并基于所述时钟数据和所述行地址选通信号，来产生所述检测放大器激活信号。
2.根据权利要求1的同步型半导体存储设备，其中所述控制部分包括：
操作定时信号产生部分，其接收所述行地址选通信号，基于所述行地址选通信号来产生所述字激活信号，并且响应于所述内部时钟信号、基于所述行地址选通信号来产生多个候选检测放大器激活信号；以及
选择部分，其基于所述时钟数据来选择所述多个候选检测放大器激活信号中的一个作为所述检测放大器激活信号。
3.根据权利要求2的同步型半导体存储设备，其中所述操作定时信号产生部分包括：
缓冲器，其接收所述行地址选通信号，并输出所述字激活信号；和
延迟元件序列，其响应于所述内部时钟信号来移位所述行地址选通信号，并从所述延迟元件中的不同元件输出所述多个候选检测放大器激活信号。
4.根据权利要求3的同步型半导体存储设备，其中每个所述延迟元件是触发器。
5.根据权利要求4的同步型半导体存储设备，其中至少一个所述延迟元件是由所述内部时钟信号的下降沿触发的，并且其余的所述延迟元件是由所述内部时钟信号的上升沿触发的。
6.根据权利要求1的同步型半导体存储设备，进一步包括：
数据放大器，其响应于数据放大器激活信号，来放大并输出相应于所述已激活位线对上的已放大电压差的数据，
其中所述控制部分响应于所述内部时钟信号，基于所述时钟数据和列地址选通信号来产生所述数据放大器激活信号。
7.根据权利要求6的同步型半导体存储设备，其中所述控制部分包括：
操作定时信号产生部分，其接收所述行地址选通信号，基于所述行地址选通信号来产生所述字激活信号，响应于所述内部时钟、基于所述行地址选通信号来产生多个候选检测放大器激活信号，并且响应于所述内部时钟信号、基于所述列地址选通信号来产生多个候选数据放大器激活信号；和
选择部分，其基于所述时钟数据来选择所述多个候选检测放大器激活信号中的一个作为所述检测放大器激活信号，并基于所述时钟数据来选择所述多个候选数据放大器激活信号中的一个作为所述数据放大器激活信号。
8.根据权利要求7的同步型半导体存储设备，其中所述操作定时信号产生部分包括：
缓冲器，其接收所述行地址选通信号，并输出所述字激活信号；
第一延迟元件序列，其响应于所述内部时钟信号来移位所述行地址选通信号，并从所述第一延迟元件的不同元件中输出所述多个候选检测放大器激活信号；和
第二延迟元件序列，其响应于所述内部时钟信号来移位所述列地址选通信号，并从所述第二延迟元件的不同元件中输出所述多个候选数据放大器激活信号。
9.根据权利要求8的同步型半导体存储设备，其中第一和第二延迟元件的每一个是触发器。
10.根据权利要求9的同步型半导体存储设备，其中至少一个所述第一延迟元件是由所述内部时钟信号的下降沿触发的，并且其余的所述第一延迟元件是由所述内部时钟信号的上升沿触发的，以及
至少一个所述第二延迟元件是由所述内部时钟信号的下降沿触发的，并且其余的所述第二延迟元件是由所述内部时钟信号的上升沿触发的。
11.一种访问在同步型半导体存诸设备中的存储单元阵列的方法，包括：
(a)基于行地址选通信号来产生字激活信号；
(b)响应于与所述外部时钟信号同步的内部时钟信号，基于表示外部时钟信号的频率或周期的时钟数据和所述行地址选通信号来产生检测放大器激活信号；
(c)响应于所述字激活信号，基于行地址来激活字线中的一个；
(d)基于列地址来激活位线对中的一对；以及
(e)响应于所述检测放大器激活信号，来放大相应于所述已激活位线对和已激活字线的数据。
12.根据权利要求11的方法，其中所述(b)中的产生包括：
(f)响应于所述内部时钟信号，基于行地址选通信号来产生多个候选检测放大器激活信号；和
基于所述时钟数据来选择多个候选检测放大器激活信号中的一个作为所述检测放大器激活信号。
13.根据权利要求12的方法，其中所述(f)中的产生包括：
响应于所述内部时钟信号，来移位在第一延迟元件序列中的所述行地址选通信号；和
从所述第一延迟元件的不同元件中输出所述多个候选检测放大器激活信号。
14.根据权利要求13的方法，其中在所述步骤(f)中的所述第一延迟元件中的每一个是触发器。
15.根据权利要求14的方法，其中至少一个所述第一延迟元件是由所述内部时钟信号的下降沿触发的，并且其余的所述第一延迟元件是由所述内部时钟信号的上升沿触发的。
16.根据权利要求11的方法，进一步包括：
(g)响应于所述内部时钟信号，基于所述时钟数据和列地址选通信号来产生数据放大器激活信号；和
响应于所述数据放大器激活信号来放大所述已放大的数据。
17.根据权利要求16的方法，其中所述(g)中的产生包括：
(h)响应所述内部时钟信号，基于所述列地址选通信号来产生所述多个候选数据放大器激活信号；和
基于所述时钟数据，来选择所述多个候选数据放大器激活信号中的一个作为所述数据放大器激活信号。
18.根据权利要求17的方法，其中所述(h)中的产生包括：
响应于所述内部时钟信号，来移位第二延迟元件序列中的所述列地址选通信号；和
从所述第二延迟元件的不同元件输出所述多个候选数据放大器激活信号。
19.根据权利要求18的方法，其中在所述步骤(h)中的所述第二延迟元件中的每一个是触发器。
20.根据权利要求19的方法，其中至少一个所述第二延迟元件是由所述内部时钟信号的下降沿触发的，并且其余的所述第二延迟元件是由所述内部时钟信号的上升沿触发的。
CN2004100074942A 2003-03-07 2004-03-05 时钟同步型半导体存储设备 Expired - Fee Related CN1527322B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP061420/2003 2003-03-07
JP2003061420A JP2004273008A (ja) 2003-03-07 2003-03-07 クロック同期式半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1527322A CN1527322A (zh) 2004-09-08
CN1527322B true CN1527322B (zh) 2010-04-28

Family

ID=32923633

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004100074942A Expired - Fee Related CN1527322B (zh) 2003-03-07 2004-03-05 时钟同步型半导体存储设备

Country Status (4)

Country Link
US (1) US6940763B2 (zh)
JP (1) JP2004273008A (zh)
CN (1) CN1527322B (zh)
TW (1) TWI248081B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568546B1 (ko) * 2004-10-19 2006-04-07 삼성전자주식회사 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법
KR100641704B1 (ko) * 2004-10-30 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법
JP2007141383A (ja) * 2005-11-18 2007-06-07 Elpida Memory Inc 半導体記憶装置
KR100735011B1 (ko) * 2006-01-23 2007-07-03 삼성전자주식회사 노어 플래시 메모리 및 그것의 읽기 방법
US7423928B2 (en) * 2007-01-30 2008-09-09 Atmel Corporation Clock circuitry for DDR-SDRAM memory controller
JP2012026950A (ja) * 2010-07-27 2012-02-09 Sony Corp 集積半導体装置
TW201315189A (zh) * 2011-09-27 2013-04-01 Princeton Technology Corp 具有串列傳輸介面設計並可接收兩通信規格的積體電路
CN114115439A (zh) 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115437B (zh) * 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592434A (en) * 1994-12-15 1997-01-07 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5892730A (en) * 1997-05-29 1999-04-06 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device operable in a plurality of data write operation modes

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2970434B2 (ja) 1994-10-31 1999-11-02 日本電気株式会社 同期型半導体記憶装置およびセンス制御方法
KR100232895B1 (ko) 1996-12-31 1999-12-01 김영환 센스앰프 인에이블 신호 발생 장치
JPH1116349A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
KR100287542B1 (ko) * 1998-11-26 2001-04-16 윤종용 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법
JP2000285687A (ja) 1999-03-26 2000-10-13 Nec Corp 半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592434A (en) * 1994-12-15 1997-01-07 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5892730A (en) * 1997-05-29 1999-04-06 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device operable in a plurality of data write operation modes

Also Published As

Publication number Publication date
US6940763B2 (en) 2005-09-06
CN1527322A (zh) 2004-09-08
TWI248081B (en) 2006-01-21
TW200504753A (en) 2005-02-01
JP2004273008A (ja) 2004-09-30
US20040174751A1 (en) 2004-09-09

Similar Documents

Publication Publication Date Title
KR100407361B1 (ko) 동기식 더블 데이터 속도용 디램
CN1933028B (zh) 具有突发读取等待功能的与非型快闪存储装置
CN100421185C (zh) 半导体存储装置
JP4615494B2 (ja) ダイナミック・ランダム・アクセス・メモリ・システム
CN101356586A (zh) 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
JP3177094B2 (ja) 半導体記憶装置
US20090154271A1 (en) Semiconductor memory device and method for testing the same
US6570800B2 (en) High speed clock synchronous semiconductor memory in which the column address strobe signal is varied in accordance with a clock signal
US6898139B2 (en) Integrated circuit memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation
KR100437467B1 (ko) 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
CN1527322B (zh) 时钟同步型半导体存储设备
CN100474434C (zh) 以较低速度输出数据位的集成电路存储器装置及操作方法
US7054204B2 (en) Semiconductor device and method for controlling the same
JP2817685B2 (ja) 半導体メモリ
EP0660328B1 (en) Method of controlling semiconductor storage circuit
KR100388317B1 (ko) 반도체메모리소자
US7603535B2 (en) Low power consumption semiconductor memory device capable of selectively changing input/output data width and data input/output method
US6876587B2 (en) Semiconductor memory device
US6515938B2 (en) Semiconductor memory device having an echo signal generating circuit
US6693835B2 (en) TRCD margin
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
JP3654013B2 (ja) 半導体装置及びそのテスト方法
US6584024B2 (en) Memory testing
KR100282975B1 (ko) 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치
US20050117422A1 (en) Semiconductor integrated circuit including semiconductor memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130823

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130823

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100428

Termination date: 20160305