CN101356586A - 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器 - Google Patents

第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器 Download PDF

Info

Publication number
CN101356586A
CN101356586A CNA2006800509481A CN200680050948A CN101356586A CN 101356586 A CN101356586 A CN 101356586A CN A2006800509481 A CNA2006800509481 A CN A2006800509481A CN 200680050948 A CN200680050948 A CN 200680050948A CN 101356586 A CN101356586 A CN 101356586A
Authority
CN
China
Prior art keywords
clock signal
memory
signal
pseudo
dual port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800509481A
Other languages
English (en)
Inventor
郑昌镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN101356586A publication Critical patent/CN101356586A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Multimedia (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

伪双端口存储器(1)在外部供应的时钟信号CLK的单个周期内执行第一存储器存取操作和第二存储器存取操作两者。所述信号CLK用来锁存用于所述第一操作的第一地址和用于所述第二操作的第二地址。控制电路(3到15)产生用于起始所述第一操作的第一控制信号。所述第一操作的持续时间取决于经过延迟电路(15)的延迟。预充电周期跟随所述第一操作的终止。所述预充电周期的持续时间取决于经过所述控制电路的传播延迟。所述第二操作的存储器存取跟随所述预充电的终止而起始。所述第二存储器存取的持续时间取决于经过所述延迟电路的延迟。起始所述第二操作的时间与CLK的工作循环无关。

Description

第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
技术领域
所揭示的实施例大体上涉及伪双端口存储器。
背景技术
双端口存储器通常具有两个端口和一存储器单元阵列。存储器阵列可同时从所述两个端口存取，假设正从一个端口存取的存储器单元与正从另一端口存取的存储器单元不是相同的存储器单元。用于此类双端口存储器中的常见类型的存储器单元包括八个场效应晶体管(FET)。所述晶体管中的四个经互连以形成两个交叉耦合式反相器。存储器单元的第一数据节点D是反相器中的第一反相器的输出引线处和反相器中的第二反相器的输入引线处的节点。存储器单元的第二数据节点DN是反相器中的第二反相器的输出引线处和反相器中的第一反相器的输入引线处的节点。存在耦合到第一数据节点D的两个存取晶体管。提供第一存取晶体管以使得第一位线B1可选择性地耦合到第一数据节点D。提供第二存取晶体管以使得第二位线B2可选择性地耦合到第一数据节点D。类似地，存在耦合到第二数据节点DN的两个存取晶体管。提供第一存取晶体管以使得第一位线条B1N可耦合到第二节点DN。提供第二存取晶体管以使得第二位线条B2N可耦合到第二节点DN。第一位线B1和第一位线条B1N构成位线对，且用于将所定址的存储器单元耦合到双端口存储器的两个端口中的第一端口。第二位线B2和第二位线条B2N构成位线对，且用于将所定址的存储器单元耦合到双端口存储器的两个端口中的第二端口。
单端口存储器中的存储器单元通常仅包含六个晶体管。如同在八晶体管式单元中的状况，所述晶体管中的四个形成交叉耦合式反相器结构。然而，不同于在八晶体管式单元中具有两对存取晶体管，六晶体管式单元仅具有一对存取晶体管。提供第一存取晶体管以用于将交叉耦合式反相器的第一数据节点D选择性地耦合到位线B。提供第二存取晶体管以用于将交叉耦合式反相器的第二数据节点DN耦合到位线条BN。当使用相同工艺来制造六晶体管式存储器单元和八晶体管式单元时，六晶体管式存储器单元通常仅消耗八晶体管式单元的集成电路面积的约一半。
为了利用六晶体管式存储器单元的较小尺寸，通常使用被称作为伪双端口存储器的存储器装置。在一实例中，伪双端口存储器具有单个存储器阵列，其中阵列的每一存储器单元是六晶体管式存储器单元，所述六晶体管式存储器单元可选择性地耦合到单对位线(例如，位线B和位线条BN)。所述存储器阵列作为单端口存储器操作，因为一次仅执行一个存储器存取。
然而，伪双端口存储器在其具有两个端口方面模拟双端口存储器。在供应到伪双端口存储器的时钟信号的单个循环内，表现为从一个端口执行存储器阵列的第一存取且从另一端口执行存储器阵列的第二存取。然而，事实上，存储器阵列的两个存取以快速连续的方式执行。举例来说，如果将要从伪双端口存储器的第一端口执行读取操作且将要从伪双端口存储器的第二端口执行写入操作，那么在第一时刻将来自所定址的存储器单元的数据输出到第一端口的数据端子上，其中所定址的存储器单元的地址提供于第一端口的地址端子上。在读取操作之后，接着执行将第二端口的数据端子上的数据写入到所定址的存储器单元中的写入操作，其中所定址的存储器单元的地址提供于第二端口的地址端子上。所述两个存取以快速连续的方式发生以使得在伪双端口存储器的外部看起来，伪双端口存储器允许对存储器阵列的两个存取同时进行(即，在外部供应的时钟信号的单个循环期间)。
在伪双端口存储器内，有时被称作为延时多路复用器(TDM)的结构起作用以控制对单个存储器阵列的所述两个存取。TDM使用时钟信号的上升沿来起始第一存储器存取。TDM使用时钟信号的下降沿来起始第二存储器存取。
在存在将要在伪双端口存储器中的单个存储器阵列上执行两个存储器存取的情况下，本发明者已认识到，执行第一存取所需要的时间量有时可能并不等于执行第二存取所需要的时间量。举例来说，在一些存储器阵列配置中，执行第一存储器读取操作所需要的时间量小于执行第二存储器写入操作所需要的时间量。使用常规TDM方法使得总存储器存取时间变慢，因为可用于所述两个操作的相对时间量由发生时钟循环的上升沿的时间和发生时钟循环的下降沿的时间来确定。举例来说，如果时钟循环中时钟信号是低态的时间与所述时钟信号是高态的时间一样长(即，时钟信号具有50/50的工作循环)，那么必须允许相同时间量来执行较快读取操作和较慢写入操作两者。结果是在读取操作已完成之后开始且在时钟信号的下降沿时结束的时间量被浪费了。
常规TDM方法不仅有时会在执行两个存储器存取所需要的相对时间量并不匹配时钟信号的工作循环的情形下使总存储器存取时间变慢，而且常规TDM方法也可能会由于使用时钟信号的下降沿来起始操作而使总存储器存取时间比其原本将必须具有的总存储器存取时间慢。时钟信号的工作循环中可能会存在抖动，使得时钟信号的下降沿的时序随不同时钟循环而变化。如果电路对于一个时钟信号工作循环条件下的操作来说是优化的，那么所述电路对于另一时钟信号工作循环条件下的操作来说通常不是优化的。通常将时间余量建置到电路中以使得伪双端口存储器的电路将在所有时钟信号工作循环条件下正确地操作。在适当操作不需要时间余量的某些操作条件下所述时间余量转化为被浪费的时间。因此，伪双端口存储器的最大时钟频率经指定以低于在不具有此类时间余量的情况下可具有的最大时钟频率。
需要改进的伪双端口存储器。
发明内容
一种伪双端口存储器在外部供应的时钟信号CLK的单个周期期间执行第一存储器存取操作和第二存储器存取操作两者。所述伪双端口存储器包含存储器单元阵列和控制电路。控制电路包含延迟电路和一些数字逻辑。
响应信号CLK的第一边沿，控制电路产生第一控制信号。第一控制信号起始第一存储器存取操作。在一实例中，第一存储器存取是读取。在第一时间量A之后，延迟电路产生第一重设信号。第一重设信号用来终止第一存储器存取操作。
控制电路自动产生第二控制信号，所述第二控制信号引起第二存储器存取操作被执行。存储器阵列的位线的预充电在第二存储器存取操作中首先发生。在第一存储器存取操作的结束与预充电的结束之间的第二时间量取决于经过所述一些数字逻辑的信号传播延迟时间B。
当预充电停止时，第二控制信号起始第二存储器存取操作的第二存储器存取。在一实例中，第二存储器存取是写入。在第三时间量C之后，延迟电路产生第二重设信号。第二重设信号用来终止第二存储器存取且因此也终止第二存储器存取操作。
终止第一存储器存取操作的时间和起始第二存储器存取操作的时间并不取决于发生时钟信号CLK的下降沿的时间。第一存储器存取操作的持续时间并不取决于信号CLK的工作循环，而是取决于经过控制电路的非计时延迟。在伪双端口存储器的设计中，可通过增加或减小由延迟电路引入的延迟时间A来增加或减小分配给第一存储器存取操作的时间量。
预充电周期自动地跟随第一存储器存取操作的终止。预充电周期的持续时间也不取决于信号CLK的工作循环，而是取决于经过控制电路的非计时延迟。在特定伪双端口存储器的设计中，可通过增加或减小传播延迟时间B来增加或减小分配给为第二存储器存取做准备的预充电的时间量。可向传播路径添加非反相逻辑或从传播路径去除非反相逻辑来增加或减小延迟时间B。
第二存储器存取的持续时间也不取决于信号CLK的工作循环，而是取决于经过控制电路的非计时延迟。在特定伪双端口存储器的设计中，可通过增加或减小由延迟电路引入的延迟时间C来增加或减小分配给第二存储器存取的时间量。在一实施例中，因为相同延迟电路产生延迟时间A和C两者，所以延迟时间A和C相等。
避免了与使用外部时钟信号的下降沿(其中下降沿具有不良的大量抖动)来起始第二存储器存取操作相关的问题，因为外部供应的时钟信号的下降沿并不用来终止第一读取操作或起始第二写入操作。分配给第一存储器存取操作的时间与分配给第二存储器存取操作的时间的比率与外部供应的时钟信号CLK的工作循环无关。延迟时间A、B和C可经调整以使得所述比率小于信号CLK的工作循环。或者，延迟时间A、B和C可经调整以使得所述比率大于信号CLK的工作循环。因此，控制电路设计是多变的，因为可在存储器的设计阶段容易地调整分配给第一和第二存储器存取的时间以便适应具有不同尺寸和/或特征的不同存储器单元。
在以下具体实施方式中描述额外硬件实施例和额外方法。此发明内容并非意在限定本发明。本发明由权利要求书界定。
附图说明
图1是根据一实施例的伪双端口存储器装置1的高级方框图。
图2是图1的存储器阵列2的更详细的图。
图3是图1的八个列多路复用器/多路分用器3到10的更详细的图。
图4是图1的方框11的地址输入锁存器和读取/写入多路复用器部分的更详细的图。
图5是图1的方框11的数据输入锁存器部分的更详细的图。
图6是图1的读取时钟生成器电路12、写入时钟生成器电路13、延时多路复用器电路14和单触发电路15的更详细的图。
图7是说明图1到图6的伪双端口存储器装置1的操作的波形图。
图8是陈述由图1到图6的伪双端口存储器装置1执行的方法的流程图。
具体实施方式
图1是根据一实施例的伪双端口存储器装置1的高级方框图。存储器装置1包含静态随机存取存储器单元阵列2。在所说明的实例中，阵列2包含两行存储器单元，其中每一行包含十六个存储器单元。除阵列2以外，存储器装置1包含一组八个列多路复用器/多路分用器3到10。仅说明了第一列多路复用器/多路分用器3和第八列多路复用器/多路分用器10。存储器装置1还包含地址输入锁存器、读取/写入多路复用器和数据输入锁存器电路11、读取时钟生成器电路12、写入时钟生成器电路13、延时多路复用器电路14，和单触发电路15。方框3到15中的电路是控制对阵列2的存取的控制电路。
图2是存储器阵列2的更详细的图。存储器单元中的每一者是六晶体管式存储器单元。元件符号16识别阵列的左上角中的存储器单元。存储器单元16的晶体管中的四个经互连以形成一对交叉耦合式反相器17和18。存储器单元16的第一数据节点D耦合到反相器17的输出引线且耦合到反相器18的输入引线。存储器单元16的第二数据节点DN耦合到反相器18的输出引线且耦合到反相器17的输入引线。提供第一存取晶体管19以使得数据节点D可选择性地耦合到垂直延伸的位线B0。提供第二存取晶体管20以使得数据节点DN可选择性地耦合到垂直延伸的位线B0N。如所说明，位线对B0和B0N、B1和B1N、......、B15和B15N在垂直方向上延伸穿过阵列。举例来说，位线对B0和B0N垂直地向上延伸穿过存储器单元的最左列。在所述标记中后缀“N”指示“非”，或具有相同信号名称但不具有后缀“N”的信号的补数。一对字线WL0和WL1在水平方向上延伸穿过阵列。字线WL0耦合到阵列的上部行存储器单元的各个存储器单元的存取晶体管的栅极。字线WL1耦合到阵列的下部行存储器单元的各个存储器单元的存取晶体管的栅极。
图3是图1的八个列多路复用器/多路分用器3到10的更详细的图。每一列多路复用器/多路分用器具有两对位线引线。举例来说，列多路复用器/多路分用器3具有耦合到第一对位线B0和B0N的引线且还具有耦合到第二对位线B1和B1N的引线。在图3中，所述两对位线被说明为从上向下延伸到列多路复用器/多路分用器3中。
每一列多路复用器/多路分用器接收读取列地址RCA0和其补数RCA0N。在读取操作期间，由多路复用器23将两对位线中的一对多路复用到读出放大器22的一对差分输入引线上。由值RCA0和RCA0N来确定对两对位线中的哪一对进行多路复用。读出放大器22包含锁存器，所述锁存器锁存将要输出到列多路复用器/多路分用器的数据输出引线上的值。锁存器当输入信号SENS是低态时透明，且锁存器当信号SENS从低态转变到高态时锁存。存储器装置1的数据输出引线DOUT[0:7]分别是八个列多路复用器/多路分用器3到10的数据输出引线。
每一列多路复用器/多路分用器还接收内部时钟信号ICLK。信号ICLK是当ICLK是低态时引起位线预充电的预充电信号。下文进一步详细描述信号ICLK。
每一列多路复用器/多路分用器还接收写入列地址WCA0和其补数WCA0N。每一列多路复用器/多路分用器还接收所锁存的数据输入值和其补数。举例来说，第一列多路复用器/多路分用器3接收所锁存的输入数据值DIN[0]和其补数DINN[0]。在写入操作期间，由多路分用器21将数据输入值DIN[0]和DINN[0]多路分用到耦合到列多路复用器/多路分用器3的两对位线中的一对上。由写入列地址WCA0和其补数WCA0N来确定特定对位线。因此，在读取操作期间，数据从选定对位线传递经过多路复用器23、经过读出放大器22且到达列多路复用器/多路分用器3的数据输出引线DOUT[0]上。在写入操作期间，数据从数据输入引线DIN[0]和DINN[0]传递经过多路分用器21且到达选定对位线B0和B0N或B1和B1N上。
图4是图1的方框11的地址输入锁存器和读取/写入多路复用器部分的更详细的图。图4的电路锁存传入的两位读取地址RADR[1:0]且还锁存传入的两位写入地址WADR[1:0]。图4的电路输出字线值WL1和WL0、读取列地址值RCA0和RCA0N，以及写入列地址值WCA0和WCA0N。
图5是图1的方框11的数据输入锁存器部分的更详细的图。如所说明，存在八个等同的数据输入锁存器24到31，所述数据输入锁存器24到31经并联组织以使得其锁存八位输入数据值DATAIN[7:0]且输出八位所锁存的数据值DIN[7:0]和其补数DINN[7:0]。使用写入时钟信号来将传入的输入数据值DATAIN[7:0]锁存到八个数据输入锁存器中。每一数据输入锁存器当写入时钟信号WCLK是低态时透明，且当写入时钟信号WCLK从低态转变到高态时锁存。在数据输入锁存器24中，构成通门32以及交叉耦合式反相器33和34的晶体管一起形成透明锁存器35。当读取/写入解码时钟信号RWDCLK被断言为高态时，存储在数据输入锁存器中的数字值以及所存储的数字值的补数被供应到数据输入锁存器的数据引线DIN[0]和DINN[0]上。另一方面，如果信号RWDCLK是低态，那么两个输出引线DIN[0]和DINN[0]上的两个信号被强制为高态。
图6是图1的读取时钟生成器电路12、写入时钟生成器电路13、延时多路复用器电路14和单触发电路15的更详细的图。伪双端口存储器1是相对于外部供应的时钟信号CLK同步地操作的同步存储器。当外部供应的时钟信号CLK转变为高态时，读取时钟生成器电路12锁存外部供应的读取选择信号CSAN。CSAN是低态有效信号。当外部供应的时钟信号CLK转变为高态时，写入时钟生成器电路13锁存外部供应的写入选择信号CSBN。CSBN是低态有效信号。延时多路复用器电路14不由外部时钟信号CLK计时且不包含顺序逻辑元件(即，不包含触发器且不包含锁存器)。图6的电路输出读取时钟信号RCLK、写入时钟信号WCLK、内部时钟信号ICLK和读取/写入解码时钟信号RWDCLK。
下文结合图7的波形图描述伪双端口存储器装置1的操作。图7中前面有星号的信号名称是供应到伪双端口存储器装置1的外部供应的输入信号。
如图7中所说明，内部时钟信号ICLK起初是低态。如图3中所说明，ICLK被供应到列多路复用器/多路分用器3到10。当ICLK是低态时，列多路复用器/多路分用器中的每一者的P沟道晶体管36到38和39到41传导。因此，所有位线对被预充电至电源电压VCC。位线的此预充电是初始条件。
因为在时钟信号CLK的单个循环中执行读取操作和写入操作两者，所以将两位读取地址RADR[1:0]放在伪双端口存储器1的两个读取地址输入引线42和43上，将读取选择信号CSAN断言在伪双端口存储器1的输入引线44上，将两位写入地址WADR[1:0]放在伪双端口存储器1的两个写入地址输入引线45和46上，且将写入选择信号CSBN断言在伪双端口存储器1的输入引线47上。将在写入操作期间将要写入的八位数据值DATAIN[7:0]供应到伪双端口存储器1的八个数据输入引线48到55上。读取地址输入引线42和43以及数据输出引线117到124是伪双端口存储器装置1的第一端口(只读端口)。写入地址输入引线45和46以及数据输入引线48到55是伪双端口存储器装置1的第二端口(只写端口)。
当时钟信号CLK转变为高态时，读取选择信号CSAN的值被锁存到图6的读取时钟生成器电路12的锁存器中。如果CSAN是低态，那么锁存器节点86上的电压被拉到接地且由交叉耦合式反相器87到88锁存。如果CSAN是高态，那么节点86上的电压将维持在其先前所锁存的状态。如图7的波形图展示，CSAN在当前所描述的操作实例中是低态。因此，数字低态被锁存到节点86中。因此，数字高态被锁存到节点89中。节点89上的数字值是读取时钟信号RCLK的值。因此，如图7中所说明，读取时钟信号RCLK转变为高态。
以类似方式，写入时钟选择信号CSBN被锁存到图6的写入时钟生成器13的锁存器中。如果CSBN是低态，那么节点90上的电压被拉到接地且由交叉耦合式反相器91到92锁存。如果CSBN是高态，那么节点90上的电压维持在其先前所锁存的状态。如图7的波形图展示，CSBN在当前所描述的操作实例中是低态。因此，数字低态被锁存到节点90中，且数字高态被锁存到节点93中。节点93上的数字值是写入时钟信号WCLK的值。因此，如图7中所说明，写入时钟信号WCLK转变为高态。
图4的地址输入锁存器包含一对锁存器94和95，其用于分别锁存两个读取地址位值RADR[0]和RADR[1]。锁存器94和95当信号RCLK是低态时透明且在RCLK的上升沿时锁存。因此，RADR[0]的值在RCLK的上升沿时被锁存到锁存器94中的节点96上。因此，RADR[1]的值在RCLK的上升沿时被锁存到锁存器95中的节点97上。
在图7的波形图中的时间T1，RCLK是低态且尚未转变为高态。因此，锁存器94透明。因此，节点96上存在RADR[0]。因为RCLK是低态，所以NAND(与非)门98输出数字高态。因此，门控电路99将RCA0和RCA0N两者断言为高态。因为RCA0和RCA0N是高态且驱动图3的列多路复用器/多路分用器中的多路分用器的P沟道晶体管，所以所述多路分用器被禁用且位线并不耦合到列多路复用器/多路分用器的读出放大器的输入引线。
在图7的波形图中的时间T1，RCLK是低态且锁存器95透明。因此，节点97上存在RADR[1]。因为如图7中所说明RWDCLK是数字低态，所以节点97上的RADR[1]的所锁存的值经过多路复用器100被供应到节点101上。然而，因为ICLK是低态，所以门控电路102阻止节点101上的信号输出到字线输出引线103和104上。字线输出引线103和104上存在数字低态信号。因为图4的存储器单元的存取晶体管是N沟道晶体管，所以WL0和WL1上的低态信号防止阵列2中的存取晶体管中的任一者变为传导。
图4的地址输入锁存器进一步包含第二对锁存器105和106，其用于分别锁存两个写入地址位值WADR[0]和WADR[1]。锁存器105和106当信号WCLK是低态时透明且在WCLK的上升沿时锁存。因此，WADR[0]的值在WCLK的上升沿时被锁存到锁存器105中的节点107上。因此，WADR[1]的值在WCLK的上升沿时被锁存到锁存器106中的节点108上。
在图7的波形图中的时间T1，WCLK是低态且尚未转变为高态。因此，锁存器105透明。因此，节点107上存在WADR[0]。因为WCLK是低态，所以NAND门109输出数字高态。因此，门控电路110将WCA0和WCA0N两者强制为低态。因为WCA0和WCA0N是低态且驱动图3的列多路复用器/多路分用器中的多路复用器的N沟道晶体管，所以多路分用器被禁用且位线并不耦合到列多路复用器/多路分用器的数据输入引线DIN[7:0]和DINN[7:0]。
在图7的波形图中的时间T1，WCLK是低态且锁存器106透明。因此，节点108上存在WADR[1]。因为如图7中所说明RWDCLK是数字低态，所以节点108上的值并不经过多路复用器100被供应到节点101上。
在时间T1，ICLK是低态。因此，列多路复用器/多路分用器中的晶体管36到41传导。每一对位线的位线耦合到一起，且耦合到电源电压VCC。因此，称位线被预充电。
接下来，外部供应的时钟信号CLK转变为高态。在信号CLK转变之前，信号CLK是数字低态。如图7的波形所指示，CSAN是数字低态。因此，图6的NOR(或非)门109将数字高态信号供应到N沟道晶体管110的栅极。当CLK转变为高态时，N沟道晶体管111的栅极上存在高态信号。因此，N沟道晶体管111和110两者皆在短暂时间量内传导，直到数字高态CLK信号传播经过反相器112和113以及NOR门109以将N沟道晶体管110的栅极上的电压强制为低态为止。因此，节点86上的电压经过晶体管111和110被短暂地拉到接地。借此节点86上的电压被锁存为数字低态且节点89上的电压被锁存为数字高态。在图7的波形中由信号RCLK的低态到高态转变来说明此情形。
通过类似过程，信号CLK的低态到高态转变引起数字低态信号被锁存到图6的WCLK生成器13中的节点90上。N沟道晶体管114和115短暂传导。结果是节点93上的信号WCLK的低态到高态转变。在图7中由信号WCLK的低态到高态转变来说明此情形。WCLK的低态到高态转变引起WADR[1:0]被锁存到图4的地址输入锁存器的锁存器105和106中。
当RCLK转变为高态时，图4的锁存器94和95分别将读取地址值RADR[0]和RADR[1]锁存到节点96和97上。因为RCLK是高态且RWDCLK是低态，所以NAND门98输出数字低态信号。因此，门控电路99并不像之前一样将RCA0和RCA0N两者强制为高态。节点96上的所锁存的RADR[0]值输出作为RCA0，且其补数输出作为RCA0N。为了为下一读取操作做准备，将读取列地址值供应到列多路复用器/多路分用器3到10。在图7中由标记为“到列多路复用器的列地址”的波形来表示此情形。如图3中所见，读取列地址RCA0和RCA0N引起多路复用器23选择位线对中的一对且将选定对耦合到读出放大器22的输入引线。
当WCLK转变为高态时，信号RWDCLK是数字低态。因此，图4的NAND门109继续输出数字高态，且门控电路110继续将写入列地址值WCA0和WCA0N两者强制为低态而达其无效状态。
返回图6，节点86上的高态到低态转变被供应到NAND门116的下部输入引线上。因此，NAND门116将内部时钟信号ICLK断言为高态。在图7中由信号ICLK的低态到高态转变来表示此情形。当ICLK转变为高态时，阵列2的位线的预充电停止。为了为下一读取操作做准备，图3的预充电晶体管36到41变为不传导。
当ICLK转变为高态时，图4的门控电路102不再将数字逻辑电平低态信号强加到两个字线上。因此，节点97上锁存的读取地址值RADR[1]输出到字线WL1输出引线103上。读取地址值的补数输出到字线WL0输出引线104上。因此，字线WL0和WL1中的一者上存在数字高态。在图7的波形中由标记为WL(WL0和WLI中的一者)的波形的低态到高态转变来表示此情形。如图2中所见，字线上的高态值引起十六个存储器单元的相关行的所有存储器单元的所有存取晶体管传导。一个完整的十六位值从阵列2输出到八个列多路复用器/多路分用器。八个列多路复用器3到10基于读取地址值RCA0和RCA0N的值而选择将要输出到存储器的数据输出引线117到124上的一个八位值。选定位线对上的差分电压经过列多路复用器/多路分用器的多路复用器耦合，且到达列多路复用器/多路分用器的读出放大器的输入引线上。所得八位值被输出到存储器装置1的输出引线117到124上。图7中在标记为DOUT[7:0](读取)的波形中的时间T2处说明所述八位数据值的输出。
返回图6，单触发电路125检测ICLK信号的低态到高态转变且输出RESET信号的高态脉冲。在图7中由标记为RESET的波形中的第一高态脉冲来说明此情形。在图7中，标记为A的虚线箭头表示由单触发电路125引入的延迟。
因为图6的NAND门126的上部输入引线上存在RESET的高态值，所以RESET脉冲为高态引起RCLK转变为低态。RDWCLK为数字低态，因此NAND门126的下部输入引线上也存在数字高态。因此，NAND门126输出数字低态信号，借此使得P沟道晶体管127变为传导。因为节点86经过晶体管127耦合到VCC，所以节点86被拉为高态。因此，节点89上的信号RCLK转变为低态。在图7中由RCLK波形的高态到低态转变来说明此情形。
图6中的NAND门116的上部输入引线上存在数字高态。因此，ICLK是低态。当节点86上的电压转变为高态时，NAND门116的下部输入引线上也存在数字高态信号。因此，NAND门116输出数字低态信号。在图7中由信号ICLK的高态到低态转变来说明此情形。因此，使得列多路复用器/多路分用器中的预充电晶体管36到41再次变为传导以开始下一写入操作的预充电操作。
在将要从存储器装置输出的数据可能会由于预充电而改变之前，将读出信号SENS供应到列多路复用器/多路分用器的读出放大器中的锁存器中。信号SENS的低态到高态转变引起列多路复用器/多路分用器中的锁存器锁存且保持存储器装置1的输出引线117到124上的数据值。单触发电路(未图示)产生SENS信号且当RWDCLK是低态时在信号ICLK的下降沿时将SENS信号脉冲为高态。将所输出的数据的锁存视为读取操作的结束。
当WCLK是数字高态时RCLK转变为低态引起NOR门128的两个输入引线上存在数字低态信号。因此，NOR门128输出数字高态信号。此信号传播经过反相器129和130。因此，RWDCLK转变为高态，如图7中由标记为RWDCLK的波形中的低态到高态转变所说明。
返回图4，信号RWDCLK的低态到高态转变引起写入地址值从图4的地址输入锁存器输出。RWDCLK为高态引起NAND门98的上部输入引线上存在数字低态。因此，NAND门98输出数字高态。这使得门控电路99将RCA0和RCA0N强制为数字高态值。将RCA0和RCA0N两者强制为高态引起图3的列多路复用器/多路分用器中的多路复用器23不将任何位线耦合到读出放大器。
返回图4，RWDCLK为高态引起NAND门109输出数字高态信号。因此，门控电路110不再阻止锁存在锁存器105中的写入地址值WADR[0]输出到WCA0和WCA0N上。因此，写入列地址值WADR[0]传送经过门控电路110到达图3的列多路复用器/多路分用器中的多路分用器21。因此，DIN[7:0]和DINN[7:0]上的数据输入值传送经过列多路复用器/多路分用器的多路分用器到达八对位线中的选定组上。由WCA0和WCA0N的值来确定选择八对中的哪一组。在图3中，数据值传送经过多路分用器且向上到达存储器阵列2中，使得数据值可写入到由字线地址值WL0和WL1所识别的存储器单元行中。
返回图6，RWDCLK的低态到高态转变继续传播经过反相器131和132且到达NAND门133的上部输入引线上。NAND门133输出数字低态信号，所述数字低态信号由反相器134反转。因此，NAND门135的上部输入引线上断言数字高态信号。由于信号RESET的低态值引起WCLK生成器电路13的NAND门136输出数字高态信号，所以NAND门135的下部输入引线上已经存在数字高态信号。因此，NAND门135输出数字低态信号，借此引起NAND门116将ICLK断言为高态。在图7中由标记为B的虚线箭头展示从RWDCLK的上升沿到ICLK的上升沿的此传播延迟。信号ICLK的上升沿终止写入操作的预充电。
返回图4，ICLK的上升沿被供应到门控电路102。因此，门控电路102不再将WL0和WL1两者强制为低态，而是允许节点101上的写入地址值WADR[1]输出到字线WL1输出引线103上。由于在写入操作期间RWDCLK的值是数字高态，所以锁存在节点108中的写入地址值经多路复用到节点101上。结果是写入地址值WADR[1]输出到字线WL1输出引线103上且其补数输出到字线WL0输出引线104上。在图7中由标记为WL(WL0和WL1中的一者)的波形中的转变来说明此情形。
因此，在写入操作期间写入地址值WADR[0]和WADR[1]用来定址存储器阵列2。在图7中由标记为“到列多路复用器的列地址”的波形中出现的标记WCA来表示此情形。如图7中所说明，八个所定址的存储器单元中的数据可在时间T3切换。
返回图6，ICLK的低态到高态转变再次被单触发电路125检测到。在图7中由标记为C的虚线箭头所表示的延迟之后，单触发电路125输出信号RESET的高态脉冲。在NAND门136的上部输入引线上断言信号RESET的高态脉冲。因为RWDCLK是高态，所以NAND门136的两个输入引线上存在数字高态信号。NAND门136将数字低态信号驱动到P沟道晶体管137的栅极上，借此将数字高态信号锁存到WCLK生成器电路13中的节点90上。因此，节点93上的信号WCLK转变为低态。在图7中由波形WCLK的高态到低态转变来说明此情形。
WCLK转变为低态引起NAND门133输出数字高态。反相器134输出数字低态，借此引起NAND门135输出数字高态。因为RCLK是数字低态，所以RCLK生成器电路12中的节点86上的电压是数字高态。NAND门116的两个输入引线上存在数字高态信号，借此引起NAND门226将ICLK断言为低态。在图7中由信号ICLK的第二次高态到低态转变来说明此情形。
WCLK转变为低态还引起图6的NOR门128的下部输入引线上存在数字高态信号。NOR门128输出数字低态信号，所述数字低态信号传播经过反相器129和130，借此引起RWDCLK转变为低态。在图7中由标记为RWDCLK的波形中的高态到低态转变来说明此情形。此时，存储器阵列2的位线经预充电以为后续的存储器存取操作做准备。
因此，伪双端口存储器装置1在外部时钟信号CLK的单个循环内执行读取操作，紧接着是写入操作。外部信号CLK的上升沿用来起始读取操作，但不同于背景技术部分中所描述的常规伪双端口存储器，没有任何外部产生的时钟信号的下降沿用来起始写入操作的开始。而是，使用经过逻辑电路和单触发的异步传播延迟对执行第一读取操作、预充电存储器的位线和执行第二写入操作所必需的控制信号进行定时。
图8是陈述由图1到图6的伪双端口存储器装置执行的方法的流程图。在时间T1时外部时钟信号CLK的上升沿(步骤100)起始第一控制信号的产生。这些第一控制信号：引起阵列2的位线的预充电停止；引起读取地址值RADR[1:0]和写入地址值WADR[1:0]被锁存到图4的地址输入锁存器11中；引起输入数据DATAIN[7:0]被锁存到图5的数据输入锁存器中；且引起使用读取地址值RADR[1:0]来存取存储器阵列2。起始八个选定存储器单元的读出(步骤102)。在由单触发电路15的延迟A部分地确定的时间量(步骤103)之后，将到时间T2为止从阵列2读出的数据DOUT[7:0]锁存(步骤104)到列多路复用器/多路分用器3到10的读出放大器中。当所输出的数据被锁存时将读取操作视为终止(步骤104)。
产生第二控制信号以用于执行存储器写入操作。起始存储器阵列2的位线的预充电以为写入存储器存取做准备。将此预充电状态维持由传播延迟B部分地确定的时间量(步骤105)。第二控制信号接着：引起位线的预充电停止；引起使用写入地址WADR[1:0]来存取存储器阵列2；且引起开始将输入数据DATAIN[7:0]写入到所存取的存储器单元中(步骤106)。到时间T3为止，输入数据已写入到所存取的单元中。在由单触发电路15的延迟C部分地确定的时间量(步骤107)之后，停止向所存取的存储器单元的写入，且再次预充电存储器阵列的位线(步骤108)。将写入操作视为包含紧接在写入存储器存取之前的预充电周期。
可在存储器装置的设计期间增加或减小延迟A、延迟B和延迟C的时间量以便改变信号CLK的总周期中分配给读取操作对分配给写入操作的相对比例。第一存储器操作的结束可在时间上与第二存储器操作的开始重叠。在存储器装置的一些实施方案中，读取操作相比写入操作可被分配较多时间。在其它实施方案中，写入操作相比读取操作可被分配较多时间。避免了与使用外部时钟信号的下降沿(其中下降沿具有不良的大量抖动)来起始写入操作相关的问题，因为外部供应的时间信号的下降沿并不用来终止第一读取操作或起始第二写入操作。
虽然上文出于指导目的而描述了特定具体实施例，但本发明并不限于此。伪双端口存储器的控制电路可用于以下实施例中：第一存储器存取操作是写入操作且第二存储器存取操作是读取操作的实施例，第一存储器存取操作是写入操作且第二存储器存取操作是写入操作的实施例，和第一存储器存取操作是读取操作且第二存储器存取操作是读取操作的实施例。因此，可在不脱离如权利要求书中所陈述的本发明的范围的情况下实践所描述的具体实施例的各种特征的各种修改、改变和组合。

Claims (19)

1.一种方法，其包括：
(a)将时钟信号、第一地址值和第二地址值接收到伪双端口存储器装置中；
(b)使用所述时钟信号的第一转变来将所述第一地址值和所述第二地址值锁存到所述伪双端口存储器装置中；
(c)产生用于执行所述伪双端口存储器装置的第一存储器存取操作的第一控制信号，且执行所述第一存储器存取操作以存取由所述第一地址值定址的第一存储器单元；以及
(d)产生用于执行所述伪双端口存储器装置的第二存储器存取操作的第二控制信号，且执行所述第二存储器存取操作以存取由所述第二地址值定址的第二存储器单元，其中所述第一存储器存取操作和所述第二存储器存取操作两者是在所述时钟信号的单个周期中执行，且其中所述时钟信号的第二转变并不用来起始所述第二存储器存取操作。
2.根据权利要求1所述的方法，其中所述第一存储器存取操作是读取操作，且其中所述第二存储器存取操作是写入操作。
3.根据权利要求1所述的方法，其中所述第一转变是所述时钟信号的所述单个周期的上升沿，且其中所述时钟信号的所述单个周期的下降沿并不用来起始所述第二存储器存取操作。
4.根据权利要求1所述的方法，其中所述第一存储器存取操作包含用于定址且存取所述第一存储器单元的时间量，所述时间量大体上取决于单触发电路的延迟时间，其中所述单触发电路由所述第一控制信号中的一者的断言来触发，且其中所述单触发电路输出引起所述第一存储器存取操作终止的脉冲。
5.根据权利要求1所述的方法，其中所述第二存储器存取操作包含预充电耦合到所述第二存储器单元的位线的第一时间量且进一步包含定址且存取所述第二存储器单元的第二时间量，其中所述第一时间量大体上取决于经过一连串数字逻辑门的传播延迟，且其中所述第二时间量大体上取决于单触发电路的延迟时间，其中所述单触发电路由所述第二控制信号中的一者的断言来触发，且其中所述单触发输出引起所述第二存储器存取操作终止的脉冲。
6.根据权利要求1所述的方法，其中所述时钟信号具有工作循环，其中所述第一存储器存取操作花费第一时间量，其中所述第二存储器存取操作花费第二时间量，且其中所述第一时间量与所述第二时间量的所述比率与所述时钟信号的所述工作循环无关。
7.根据权利要求1所述的方法，其中所述时钟信号的第一边沿引起读取时钟信号的上升沿，其中所述读取时钟信号引起(b)中的所述第一地址值的所述锁存，且其中所述时钟信号的所述第一边沿还引起写入时钟信号的上升沿，且其中所述写入时钟信号引起(b)中的所述第二地址值的所述锁存。
8.根据权利要求1所述的方法，其中所述伪双端口存储器装置包含多个字线和多个列多路复用器，
其中所述产生第一控制信号包含将读取字地址值驱动到所述字线上，且其中所述产生第一控制信号进一步包含将读取列地址值供应到所述列多路复用器，以及
其中所述产生第二控制信号包含将写入字地址值驱动到所述字线上，且其中所述产生第二控制信号进一步包含将写入列地址值供应到所述列多路复用器。
9.一种伪双端口存储器，其接收外部时钟信号CLK且在所述信号CLK的单个周期期间执行读取循环和写入循环，所述伪双端口存储器包括：
存储器阵列，其具有多个字线和多个位线；
读取时钟生成器，其接收所述信号CLK且输出读取时钟信号RCLK；
写入时钟生成器，其接收所述信号CLK且输出写入时钟信号WCLK；
延时多路复用器，其接收所述读取时钟信号RCLK和所述写入时钟信号WCLK，且在所述读取循环期间输出第一ICLK脉冲且在所述写入循环期间输出第二ICLK脉冲，所述延时多路复用器还输出解码信号RWDCLK，所述解码信号RWDCLK在所述读取循环期间具有一个数字值且在所述写入循环期间具有第二数字值；
地址输入锁存器电路，其在所述读取时钟生成器输出所述读取时钟信号RCLK的所述读取循环期间输出读取列地址值，所述地址输入锁存器电路还在所述写入时钟生成器输出所述写入时钟信号WCLK的所述写入循环期间输出写入列地址值，所述地址输入锁存器电路还将读取字线地址值输出到所述存储器阵列的所述字线上，其中所述读取字线地址值是在所述解码信号RWDCLK具有所述一个数字值的所述第一ICLK脉冲期间输出，所述地址输入锁存器电路还将写入字线地址值输出到所述存储器阵列的所述字线上，其中所述写入字线地址值是在所述解码信号RWDCLK具有所述第二数字值的所述第二ICLK脉冲期间输出；
多个列多路复用器/多路分用器，其耦合到所述多个位线，其中每一列多路复用器/多路分用器经耦合以从所述地址输入锁存器电路接收所述读取列地址值，且其中每一列多路复用器/多路分用器经耦合以从所述地址输入锁存器电路接收所述写入列地址值；以及
延迟电路，其从所述延时多路复用器接收所述第一ICLK脉冲和所述第二ICLK脉冲且在所述第一ICLK脉冲开始之后的一时间量时将第一重设信号发送到所述读取时钟生成器，其中所述第一重设信号引起所述读取时钟生成器停止输出所述读取时钟信号RCLK，所述延迟电路还在所述第二ICLK脉冲开始之后的所述时间量时将第二重设信号发送到所述写入时钟生成器，其中所述第二重设信号引起所述写入时钟生成器停止输出所述写入时钟信号WCLK。
10.根据权利要求9所述的伪双端口存储器，其中所述延时多路复用器不包含经计时的顺序逻辑元件。
11.根据权利要求9所述的伪双端口存储器，其中所述延迟电路是单触发电路，所述单触发电路由所述第一ICLK脉冲的边沿首先触发且由所述第二ICLK脉冲的边沿再次触发。
12.根据权利要求9所述的伪双端口存储器，其中所述外部时钟信号CLK具有工作循环，其中所述读取循环具有一持续时间，其中所述写入循环具有一持续时间，且其中所述读取循环的所述持续时间与所述写入循环的所述持续时间的比率与所述外部时钟信号CLK的所述工作循环无关。
13.根据权利要求9所述的伪双端口存储器，其中所述伪双端口存储器接收外部供应的读取地址值、外部供应的写入地址值和外部供应的数据值，且其中所述地址输入锁存器电路在所述外部时钟信号CLK的边沿锁存所述外部供应的读取地址值、所述外部供应的写入地址值和所述外部供应的数据值。
14.一种伪双端口存储器，其接收外部供应的时钟信号CLK且在所述信号CLK的单个周期期间执行第一存储器存取操作和第二存储器存取操作，所述外部供应的时钟信号CLK具有工作循环，所述伪双端口存储器包括：
存储器单元阵列；以及
用于产生第一控制信号且将所述第一控制信号供应到所述存储器单元阵列以使得在所述单个周期的第一部分期间执行所述第一存储器存取操作的装置，所述装置还用于产生第二控制信号且将所述第二控制信号供应到所述存储器单元阵列以使得在所述单个周期的第二部分期间执行所述第二存储器存取操作，其中所述第二部分的开始大体上与所述外部供应的时钟信号CLK的所述工作循环无关。
15.根据权利要求14所述的伪双端口存储器，其中所述装置包含延迟电路，所述延迟电路产生引起所述第一存储器存取操作终止的脉冲。
16.根据权利要求15所述的伪双端口存储器，其中预充电周期跟在所述第一存储器存取操作的所述终止之后，所述预充电周期具有持续时间，其中所述预充电周期的所述持续时间并不取决于所述信号CLK的所述工作循环，而是取决于经过所述装置的传播延迟。
17.根据权利要求16所述的伪双端口存储器，其中存储器存取跟随所述预充电周期而发生，所述存储器存取具有持续时间且在所述信号CLK的所述单个周期期间发生，其中所述存储器存取的所述持续时间并不取决于所述信号CLK的所述工作循环，而是取决于经过所述延迟电路的延迟，其中所述延迟电路产生引起所述第二存储器存取操作终止的第二脉冲。
18.根据权利要求14所述的伪双端口存储器，其中所述装置包括：
读取时钟生成器，其使用所述外部供应的时钟信号CLK来锁存读取地址值，所述读取时钟生成器输出读取时钟信号；
写入时钟生成器，其使用所述外部供应的时钟信号CLK来锁存写入地址值，所述写入时钟生成器输出写入时钟信号；以及
延时多路复用器，其接收所述读取时钟信号和所述写入时钟信号且输出时钟信号ICLK，其中所述时钟信号ICLK在所述外部供应的时钟信号CLK的所述单个周期期间脉冲两次，所述时钟信号ICLK控制预充电所述阵列的位线的时间。
19.根据权利要求18所述的伪双端口存储器，其中所述装置进一步包括：
延迟电路，所述延迟电路由所述时钟信号ICLK的第一脉冲的边沿触发且响应所述边沿而产生第一重设脉冲，所述第一重设脉冲引起所述读取时钟生成器停止输出所述读取时钟信号，所述延迟电路由所述时钟信号ICLK的第二脉冲的边沿触发且响应所述边沿而产生第二重设脉冲，所述第二重设脉冲引起所述写入时钟生成器停止输出所述写入时钟信号。
CNA2006800509481A 2005-11-17 2006-11-17 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器 Pending CN101356586A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/282,333 2005-11-17
US11/282,333 US7251193B2 (en) 2005-11-17 2005-11-17 Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent

Publications (1)

Publication Number Publication Date
CN101356586A true CN101356586A (zh) 2009-01-28

Family

ID=38040657

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006800509481A Pending CN101356586A (zh) 2005-11-17 2006-11-17 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器

Country Status (8)

Country Link
US (1) US7251193B2 (zh)
EP (1) EP1949381B1 (zh)
KR (1) KR100962756B1 (zh)
CN (1) CN101356586A (zh)
AT (1) ATE529864T1 (zh)
CA (1) CA2632615A1 (zh)
RU (1) RU2008124181A (zh)
WO (1) WO2007114858A2 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087881A (zh) * 2009-09-18 2011-06-08 Arm有限公司 支持存储器内的扫描功能
CN106796812A (zh) * 2014-08-20 2017-05-31 高通股份有限公司 伪双端口存储器
CN108027787A (zh) * 2015-09-15 2018-05-11 高通股份有限公司 伪双端口存储器
CN108022609A (zh) * 2016-10-28 2018-05-11 瑞萨电子株式会社 多端口存储器和半导体器件
CN108231106A (zh) * 2016-12-12 2018-06-29 意法半导体国际有限公司 用于与单端口sram一起使用的可配置伪双端口架构
CN110248102A (zh) * 2019-07-22 2019-09-17 中国大恒(集团)有限公司北京图像视觉技术分公司 一种工业相机缓冲方法
CN111341376A (zh) * 2020-03-11 2020-06-26 展讯通信（上海）有限公司 Sram时序测试电路及测试方法
CN113611340A (zh) * 2020-04-16 2021-11-05 联发科技股份有限公司 伪双端口存储器及其控制方法
CN113689908A (zh) * 2020-05-18 2021-11-23 芯成半导体(开曼)有限公司 用于伪静态随机存取存储器装置的仲裁控制
CN113764012A (zh) * 2021-08-19 2021-12-07 北京中科胜芯科技有限公司 一种可调刷新速率的双端口存储器

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8756521B1 (en) 2004-09-30 2014-06-17 Rockwell Automation Technologies, Inc. Systems and methods for automatic visualization configuration
US8799800B2 (en) 2005-05-13 2014-08-05 Rockwell Automation Technologies, Inc. Automatic user interface generation
US7650405B2 (en) * 2005-05-13 2010-01-19 Rockwell Automation Technologies, Inc. Tracking and tracing across process boundaries in an industrial automation environment
US20080298137A1 (en) * 2007-03-22 2008-12-04 Yuen Hung Chan Method and structure for domino read bit line and set reset latch
US7890789B2 (en) * 2007-12-12 2011-02-15 Broadcom Corporation Circuit and method for generation of duty cycle independent core clock
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
US8370557B2 (en) * 2008-12-19 2013-02-05 Intel Corporation Pseudo dual-port SRAM and a shared memory switch using multiple memory banks and a sideband memory
CN102110464B (zh) * 2009-12-26 2015-06-10 上海芯豪微电子有限公司 宽带读写存储器装置
US8848412B1 (en) * 2013-07-05 2014-09-30 Arm Limited Ternary content addressable memory
GB201603589D0 (en) 2016-03-01 2016-04-13 Surecore Ltd Memory unit
JP6682367B2 (ja) * 2016-06-08 2020-04-15 ルネサスエレクトロニクス株式会社 マルチポートメモリ、メモリマクロおよび半導体装置
US9928889B1 (en) 2017-03-21 2018-03-27 Qualcomm Incorporation Bitline precharge control and tracking scheme providing increased memory cycle speed for pseudo-dual-port memories
US11133049B2 (en) * 2018-06-21 2021-09-28 Tc Lab, Inc. 3D memory array clusters and resulting memory architecture
US11024347B2 (en) * 2019-10-17 2021-06-01 Marvell Asia Pte, Ltd. Multiple sense amplifier and data path-based pseudo dual port SRAM
KR20220138961A (ko) 2021-04-07 2022-10-14 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR20240079439A (ko) * 2022-11-29 2024-06-05 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN118538263A (zh) * 2024-07-25 2024-08-23 中科亿海微电子科技（苏州）有限公司 一种对fpga bram读写冲突的时序控制方法及电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4018159B2 (ja) 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
KR0142968B1 (ko) * 1995-06-30 1998-08-17 김광호 반도체 메모리 장치의 클럭 발생 장치
US5781480A (en) 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
US6917536B1 (en) * 2002-09-13 2005-07-12 Lattice Semiconductor Corporation Memory access circuit and method for reading and writing data with the same clock signal

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087881B (zh) * 2009-09-18 2015-08-26 Arm有限公司 存储器、为存储器提供扫描功能的方法、和数据存储构件
CN102087881A (zh) * 2009-09-18 2011-06-08 Arm有限公司 支持存储器内的扫描功能
CN106796812A (zh) * 2014-08-20 2017-05-31 高通股份有限公司 伪双端口存储器
CN106796812B (zh) * 2014-08-20 2019-04-30 高通股份有限公司 伪双端口存储器和用于操作该存储器的方法
CN108027787A (zh) * 2015-09-15 2018-05-11 高通股份有限公司 伪双端口存储器
CN108027787B (zh) * 2015-09-15 2021-01-22 高通股份有限公司 伪双端口存储器
CN108022609B (zh) * 2016-10-28 2023-01-17 瑞萨电子株式会社 多端口存储器和半导体器件
CN108022609A (zh) * 2016-10-28 2018-05-11 瑞萨电子株式会社 多端口存储器和半导体器件
CN108231106A (zh) * 2016-12-12 2018-06-29 意法半导体国际有限公司 用于与单端口sram一起使用的可配置伪双端口架构
CN110248102A (zh) * 2019-07-22 2019-09-17 中国大恒(集团)有限公司北京图像视觉技术分公司 一种工业相机缓冲方法
CN110248102B (zh) * 2019-07-22 2021-01-15 中国大恒(集团)有限公司北京图像视觉技术分公司 一种工业相机缓冲方法
CN111341376A (zh) * 2020-03-11 2020-06-26 展讯通信（上海）有限公司 Sram时序测试电路及测试方法
CN113611340A (zh) * 2020-04-16 2021-11-05 联发科技股份有限公司 伪双端口存储器及其控制方法
CN113689908A (zh) * 2020-05-18 2021-11-23 芯成半导体(开曼)有限公司 用于伪静态随机存取存储器装置的仲裁控制
CN113689908B (zh) * 2020-05-18 2024-07-19 芯成半导体(开曼)有限公司 用于伪静态随机存取存储器装置的仲裁控制
CN113764012A (zh) * 2021-08-19 2021-12-07 北京中科胜芯科技有限公司 一种可调刷新速率的双端口存储器

Also Published As

Publication number Publication date
WO2007114858A2 (en) 2007-10-11
EP1949381B1 (en) 2011-10-19
WO2007114858A3 (en) 2008-03-13
US20070109909A1 (en) 2007-05-17
CA2632615A1 (en) 2007-10-11
ATE529864T1 (de) 2011-11-15
KR100962756B1 (ko) 2010-06-09
US7251193B2 (en) 2007-07-31
KR20080080548A (ko) 2008-09-04
RU2008124181A (ru) 2009-12-27
EP1949381A2 (en) 2008-07-30

Similar Documents

Publication Publication Date Title
CN101356586A (zh) 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
US7319632B2 (en) Pseudo-dual port memory having a clock for each port
US6337832B1 (en) Operable synchronous semiconductor memory device switching between single data rate mode and double data rate mode
US5287327A (en) Synchronous dynamic random access memory
US9064556B2 (en) High frequency pseudo dual port memory
US8619477B2 (en) Two-port SRAM write tracking scheme
US20070115751A1 (en) Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
CN106960687A (zh) 单次可编程存储器架构中的自锁存感测时序
JPH10275476A (ja) 選択的プリチャージ回路及びランダムアクセスメモリ
WO2006014395A2 (en) Memory systems and methods
US4926384A (en) Static ram with write recovery in selected portion of memory array
US20070008784A1 (en) Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
US6347064B1 (en) Synchronous mask ROM device operable in consecutive read operation
JPH11306758A (ja) 半導体記憶装置
KR100328594B1 (ko) 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로
CN101427319B (zh) 带有钟控读出放大器的存储器
KR101409629B1 (ko) 판독 칼럼 선택 및 판독 데이터버스 프리차지 제어 신호의 인터록
US6249482B1 (en) Synchronous memory
US7068556B2 (en) Sense amplifier systems and methods
EP1420409B1 (en) Data output circuit and method in ddr synchronous semiconductor device
KR100340067B1 (ko) 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수있는 단일 포트 메모리 구조의 메모리 장치
US20230087277A1 (en) Memory with a sense amplifier isolation scheme for enhancing memory read bandwidth
KR0146543B1 (ko) 멀티포트 메모리의 데이타 전송 및 워드라인 제어회로
JPH08321182A (ja) 半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20090128