CN106796812A - 伪双端口存储器 - Google Patents

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Abstract

提供了存储器以及用于操作该存储器的方法。在一个方面，该存储器可以是PDP存储器。该存储器包括配置成响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟的控制电路。第一输入电路被配置成基于第一时钟来接收用于第一存储器访问的输入。第一输入电路包括锁存器。第二输入电路被配置成基于第二时钟来接收用于第二存储器访问的输入。第二输入电路包括触发器。

Description

伪双端口存储器
相关申请的交叉引用
本申请要求于2014年8月20日提交的题为“PSEUDO DUAL PORT MEMORY(伪双端口存储器)”的美国专利申请号14/464,627的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及电子电路，尤其涉及伪双端口(PDP)存储器。
背景技术
许多应用需要双端口存储器(例如，能够在单个时钟循环内处置读和写操作两者的存储器)的功能性。双端口存储器通常包括用存储器单元阵列来操作的两个端口，该存储器单元阵列可以从这两个端口同时访问。例如，双端口存储器可在单个循环中访问两个不同的存储器位置(地址)。为了减小存储器的大小，伪双端口或PDP存储器可被用于替代双端口存储器。PDP存储器的核可以是单核存储器。相应地，PDP存储器的存储器阵列可允许一次进行单个存储器访问，而不是如同双端口存储器那样两个同时的存储器访问。PDP存储器可以按具有两个端口的方式来模仿双端口存储器。在一个实现中，PDP存储器可接收用于存取循环的时钟，并且在那个存取循环中顺序地执行两个存储器访问。
概述
公开了存储器的诸方面。该存储器包括配置成响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟的控制电路。第一输入电路被配置成基于第一时钟来接收用于第一存储器访问的输入。第一输入电路包括锁存器。第二输入电路被配置成基于第二时钟来接收用于第二存储器访问的输入。第二输入电路包括触发器。
公开了存储器的进一步方面。该存储器包括用于响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟的控制装置。提供了用于基于该第一时钟来接收用于第一存储器访问的输入的第一输入装置。第一输入装置包括锁存器。提供了用于基于该第二时钟来接收用于第二存储器访问的输入的第二输入装置。第二输入装置包括触发器。
公开了一种用于操作存储器的方法的诸方面。该方法包括：响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟，以及由第一输入电路基于该第一时钟来接收用于第一存储器访问的输入。第一输入电路包括锁存器。该方法进一步包括由第二输入电路基于第二时钟来接收用于第二存储器访问的输入。第二输入电路包括触发器。
应理解，根据以下详细描述，装备和方法的其他方面对于本领域技术人员而言将变得容易明白，其中以解说方式示出和描述了装备和方法的各个方面。如将认识到的，这些方面可以按其他和不同的形式来实现并且其若干细节能够在各个其他方面进行修改。相应地，附图和详细描述应被认为在本质上是解说性的而非限制性的。
附图简要说明
现在将参照附图藉由示例而非限定地在详细描述中给出装备和方法的各个方面，其中：
图1是解说PDP存储器接口的示例性实施例的功能框图。
图2是PDP存储器的存储器单元的示例性实施例的示意性表示。
图3是PDP存储器阵列的示例性实施例的功能框图。
图4是PDP存储器的输入电路的示例性实施例的示意图。
图5是PDP存储器的示例性实施例的操作的时序图。
图6是解说PDP存储器的输入电路的示例性实施例的示意图。
图7是PDP存储器的示例性实施例的操作的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为本发明的各种示例性实施例的描述，而无意表示能在其中实践本发明的仅有实施例。本详细描述包括具体细节以提供对本发明的透彻理解。然而，对于本领域技术人员而言明显的是，本发明无需这些具体细节也可实践。在一些实例中，以框图形式示出众所周知的结构和组件以便避免湮没本发明的概念。首字母缩写和其它描述性术语可能仅为方便和清楚而使用，且无意限定本发明的范围。
贯穿本公开所呈现的各种装备和方法可以用各种形式的硬件来实现。藉由示例，这些装备或方法中的任何装备或方法(单独地或组合地)可以被实现为集成电路、或实现为集成电路的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑、或任何其他合适的集成电路。替换地，集成电路可以集成有其他芯片、分立电路元件、和/或其他组件，作为中间产品(诸如主板)或最终产品的一部分。最终产品可以是包括集成电路的任何合适的产品，藉由示例，这些产品包括蜂窝电话、个人数字助理(PDA)、膝上型计算机、台式计算机(PC)、计算机外围设备、多媒体设备、视频设备、音频设备、全球定位系统(GPS)、无线传感器、或任何其他合适的设备。
措辞“示例性”在本文中用于表示用作示例、实例、或解说。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语装置或方法的“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能性、过程、优点、益处、或操作模式。
术语“连接”、“耦合”或其任何变体，意指在两个或更多个元件之间的或直接或间接的任何连接或耦合，且可涵盖“被连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可为物理的、逻辑的或其组合。如本文中使用的，作为若干非限定和非穷尽性示例，两个元件可被认为通过使用一条或多条导线、电缆、和/或印刷电气连接，以及通过使用电磁能量来“连接”或“耦合”在一起，该电磁能量诸如具有射频区域、微波区域以及光学(可见和不可见两者)区域中的波长的电磁能量。
本文中使用诸如“第一”、“第二”等指定对元素的任何引述一般并不限定那些元素的数量或次序。确切而言，这些指定在本文中用作区别两个或更多个元素或者元素实例的便捷方法。因此，对第一元素和第二元素的引述并不意味着只能采用两个元素、或者第一元素必须位于第二元素之前。
如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示并非如此。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、要素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件和/或其群组的存在或添加。
提供了诸如PDP存储器之类的存储器的各个方面。此类存储器可以是自立存储器或者被嵌入在通信装备(诸如移动电话)的片上系统(SOC)处理器上。然而，如本领域技术人员将容易领会的，本公开的诸方面和应用并不限于此。相应地，对存储器的具体应用的全部引用仅仅旨在解说存储器的示例性方面，并且要理解这些方面可具有广泛的应用差异。
图1是解说PDP存储器接口的示例性实施例的功能框图。存储器100为外围电路提供写入和读取程序指令和数据的介质，并且可包括具有两个端口的PDP存储器。如下文中使用的，术语“数据”将被理解成包括程序指令、数据、以及可被存储在存储器100中的任何其他信息。存储器100的存储器阵列(参见图3)作为单端口存储器来操作，因为一次仅有一个存储器位置(例如，地址)被访问。存储器100模仿双端口存储器且包括两个端口。存储器100包括配置成接收读取地址102的读取端口输入电路110以及配置成接收写入地址104和写入数据106的写入端口输入电路120。控制电路130接收发起存取循环的主时钟MCLK 150。控制电路130可包括：用于执行本文中描述的功能的逻辑门、执行那些功能的(诸)处理器、生成本文中描述的信号的逻辑门、或其组合。在一个示例中，存储器100可在一个存取循环中执行读存储器访问并且随后执行写存储器访问。基于MCLK 150，控制电路130生成使得读取端口输入电路110接收读取地址102的时钟信号ACLK 156，以及使得写入端口输入电路120接收写入地址104和写入数据106的时钟信号BCLK 158。接收输入(例如，读取地址102、写入地址104、以及写入数据106)的功能可包括存储用于存储器100的内部操作的输入。读取端口输入电路110将接收到的读取地址102输出为内部读取地址103。写入端口输入电路120将接收到的写入地址104输出为内部写入地址105并且将接收到的写入数据106输出为内部写入数据107。在一个实现中，MCLK 150的上升沿被用于生成时钟信号ACLK 156以及使用读取地址102来发起读存储器访问。在一个实现中，时钟信号BCLK 158的下降沿发起写存储器访问。
内部读取地址103(由读取端口输入电路110存储)和内部写入地址105(由写入端口输入电路120存储)被提供给复用器140。存储器100的存取循环可以是读存储器访问或写存储器访问。基于存储器访问的类型，控制电路130生成用于复用器140的时钟WCLK 154，以在内部读取地址103和内部写入地址105之间进行选择。所选择的地址被输出为至存储器100的存储器阵列(参见图3)的地址输入142。类似地，如由WCLK 154所选择的，内部写入数据107被提供给存储器100的存储器阵列(参见图3)。
存储器100可以是任何合适的存储介质，藉由示例，诸如静态随机存取存储器(SRAM)。SRAM是需要功率来保留数据的易失性存储器。然而，如本领域技术人员将容易领会的，存储器100并不限于SRAM。相应地，对SRAM的任何引用仅仅旨在解说各种概念，并且要理解这些概念可被扩展至其他存储器。SRAM包括被称为存储器单元的存储元件阵列。每个存储器单元被配置成存储一个比特的数据。图2是PDP存储器的存储器单元的示例性实施例的示意性表示。在该示例中，存储器单元200是SRAM单元。存储器单元200用八晶体管(8T)配置来实现。然而，如本领域技术人员将容易领会的，存储器单元200可以用四晶体管(4T)、六晶体管(6T)、十晶体管(10T)配置、或任何其他合适的晶体管配置来实现。
存储器单元200被示为具有两个反相器202、204。第一反相器202包括P沟道晶体管206和N沟道晶体管208。第二反相器204包括P沟道晶体管210和N沟道晶体管212。第一和第二反相器202、204被互连以形成交叉耦合的锁存器。第一N沟道写存取晶体管214将输出216从第一反相器202耦合至第一本地写位线W-BLB，并且第二N沟道写存取晶体管218将输出220从第二反相器204耦合至第二本地写位线W-BL。N沟道写存取晶体管214、218的栅极被耦合至写字线W-WL。来自第一反相器202的输出216也耦合至N沟道晶体管222的栅极。N沟道读存取晶体管224将来自N沟道晶体管222的输出耦合至本地读位线R-BL。N沟道读存取晶体管224的栅极被耦合至读字线R-WL。
写操作通过将本地写位线对W-BLB、W-BL设置成要被写入到存储器单元200的值并且随后断言写字线W-WL来发起。藉由示例，逻辑电平1可以通过将第一本地写位线W-BLB设置成逻辑电平0以及将第二本地写位线W-BL设置成逻辑电平1来写入到存储器单元200。通过写存取晶体管214，第一本地写位线W-BLB处的逻辑电平0被施加到第二反相器204的输入，这进而将第二反相器204的输出220迫使为逻辑电平1。第二反相器204的输出220被施加到第一反相器202的输入，这进而将第一反相器202的输出216迫使为逻辑电平0。通过将本地写位线W-BLB、W-BL的值反相，逻辑电平0可以被写入到存储器单元200。本地写位线驱动器(未示出)被设计成比存储器单元200中的晶体管强得多，以使得它们能够超驰交叉耦合的反相器202、204的先前状态。
读操作通过将本地读位线R-BL预充电为逻辑电平1并且随后断言读字线R-WL来发起。随着读字线被断言，来自N沟道晶体管222的输出通过读存取晶体管224来传递至本地读位线R-BL。藉由示例，如果存储在第二反相器204的输出220处的值是逻辑电平0，则来自第一反相器202的输出216迫使N沟道晶体管222导通，这进而导致本地读位线R-BL通过读存取晶体管224和N沟道晶体管222来放电至逻辑电平0。如果存储在第二反相器204的输出220处的值是逻辑电平1，则来自第一反相器202的输出216迫使N沟道晶体管222截止。作为结果，本地读位线R-BL保持被充电为逻辑电平1。
在SRAM处于待机模式时，写字线W-WL和读字线R-WL被设置为逻辑电平0。逻辑电平0使得写存取晶体管214、218和读存取晶体管224将本地写和读位线W-BL、W-BLB、R-BL从两个反相器202、204断开连接。只要功率被施加给存储器单元200，两个反相器202、204之间的交叉耦合就维持输出的状态。
图3是PDP存储器阵列的示例性实施例的功能框图。为了满足PDP功能的需求，存储器阵列是在一存取循环中操作两个存储器访问的单端口存储器。在一个示例中，存储器阵列用单个地址解码器(例如，行解码器304和列解码器306)来操作，该解码器一次解码一个地址(例如，地址输入142)。存储器100包括具有用以解码地址并且执行读和写操作的支持电路的存储器核302。存储器核302包括安排成共享水平行和垂直列中的连接的存储器单元。具体而言，存储器单元的每个水平行共享读字线R-WL和写字线W-WL，且存储器单元的每个垂直列共享本地读位线R-BL和写位线对W-BL、W-BLB。存储器核302的大小(即存储器单元的数目)可取决于各种各样的因素而变化，这些因素包括具体应用、速度要求、布局和测试要求、以及施加在系统上的整体设计约束。通常，存储器核302将包含数千或数百万的存储器单元。
在图3中示出的PDP存储器阵列的示例性实施例中，存储器核302是由(2n×2m)个存储器单元200组成的，这些存储器单元200被安排在2n个水平行和2m个垂直列中。接收到的地址输入142(图1)可以为(n+m)位宽。在此示例中，n位地址被提供给行解码器304的输入且m位地址被提供给列解码器306的输入。存储器100通过读/写启用信号(未示出)来被置于读模式或写模式中。
对于读存储器访问而言，行解码器304将n位地址转换成2n个读字线之一。不同的读字线R-WL由行解码器304针对每个不同的n位行地址来断言。作为结果，水平行中的2m个存储器单元中的每一个具有经断言的读字线R-WL的存储器单元通过其存取晶体管来连接至2m个读位线R-BL之一，如以上结合图2描述的。该2m个读位线R-BL被用于将由m个存储器单元存储的比特传送至数据复用器308，该数据复用器308从在读位线R-BL上传送的2m个比特中选择一个或多个比特。由数据复用器308选择的比特数是基于存储器100输出的宽度的。藉由示例，数据复用器308可选择2m个比特中的64比特，以支持具有64比特输出的存储器100并且将所选择的数据输出为全局读位线GR-BL。在所描述的示例性实施例中，数据复用器308从2m个比特中选择一组数据(例如，32或64比特)。(来自所选择的读位线R-BL的)所选择的数据GR-BL被提供给数据锁存器310以供输出数据输出。
对于写存储器访问而言，行解码器304将n位地址转换成2n个写字线W-WL之一。不同的写字线W-WL由行解码器304针对每个不同的n位行地址来断言。作为结果，水平行中的2m个存储器单元中的每一个具有经断言的写字线W-WL的存储器单元通过其存取晶体管来连接至2m个写位线对W-WL、W-WLB之一，如以上结合图2描述的。该2m个写位线对W-WL、W-WLB向m个存储器单元提供内部写入数据107(图1)以用于写存储器访问。数据复用器308接收内部写入数据107，并且基于从列解码器306解码的2m个地址来从2m个写位线对W-WL、W-WLB中选择写位线对W-WL、W-WLB。数据复用器308将接收到的内部写入数据107提供到所选择的写位线对W-WL、W-WLB上。
图4是PDP存储器的输入电路的示例性实施例的示意图。图5是PDP存储器的示例性实施例的操作的时序图。为了清楚起见，以下参照图4和5两者来提供描述。参照图5，在T0时，主时钟MCLK 150上升(例如，激活)以发起存取循环(T0-T9)。在一个存取循环内，存储器100可执行两个存储器访问。第一存储器访问是读存储器访问(T1-T5)。第二和后续的存储器访问是写存储器访问(T5-T8)。响应于T0处MCLK 150的上升沿，控制电路130可在T1时生成时钟信号ACLK 156和BCLK 158。(然而，当然，时钟信号ACLK 156和BCLK 158无需同时上升或激活。)随后，时钟信号ACLK 156在T4时变为低(例如，停用)，并且时钟信号BCLK 158在T7时变为低(例如，停用)。控制电路130可在T2时进一步生成(例如，变为高或激活)时钟信号SCLK 458。时钟信号SCLK 458在T6时变为低(例如，停用)。
参照图4，示图400包括读取端口输入电路110和写入端口输入电路120。读取端口输入电路110和写入端口输入电路120表示单个比特。在一个实现中，对于每个地址位(例如，地址输入142中的地址位)而言，可以提供读取端口输入电路110的一个实例或写入端口输入电路120的地址部分(地址触发器450)的一个示例。对于写入数据106中的每个比特而言，可以提供写入端口输入电路120的数据部分(数据触发器460)的一个示例。读取端口输入电路110提供用于响应于时钟信号ACLK 156及其互补的时钟信号ACLKB 157来接收用于读存储器访问的读取地址102的装置。读取端口输入电路110包括由例如传输门412、414和反相器413、415形成的锁存器410。在T1之前，传输门412是“打开”或启用的，以允许读取地址102经由传输门412以及反相器413和415流至内部读取地址103。锁存器410由此在T1之前被启用(例如，在接收输入的状态中)。
在T1时，时钟信号ACLK 156上升和ACLKB 157下降操作用于将读取地址102与锁存器410断开连接(例如，通过“关闭”或禁用传输门412)。另外，时钟信号ACLK 156上升和ACLKB 157下降“打开”或启用传输门414以锁存所输入的读取地址102。以此方式，读取地址102被允许在T1之后改变(例如，针对下一存取循环)。在T4时，时钟信号ACLK 156变为低(且ACLKB 157变为高)启用锁存器410以接收新的读取地址102(例如，针对下一存取循环)。控制电路130提供用于响应于存取循环的主时钟MCLK 150的上升沿(在T1时)而改变时钟信号ACLK 156和ACLKB 157的状态的装置(使用本领域中已知的时钟生成方法)。
写入端口输入电路120提供用于响应于时钟信号BCLK 158(在T1时激活)及其互补的时钟信号BCLKB 159而接收用于写存储器访问的写入地址104和写入数据106的装置。写入端口输入电路120包括地址触发器450和数据触发器460。在一个实现中，地址触发器450是主-从触发器。在一个示例中，主-从触发器可包括在互补的状态中操作的第一锁存器和第二锁存器。当第一锁存器由主时钟启用(例如，在接收输入的状态中)以接收输入时，由从时钟控制的第二锁存器可以被禁用并且与第一锁存器断开连接。第二锁存器的断开连接释放了第一锁存器以接收新的输入。地址触发器450包括由例如传输门422、424和反相器423、425形成的第一锁存器452。在T1之前，传输门422是“打开”或启用的，以允许写入地址104经由传输门422以及反相器423和425来流至第二锁存器454(其在T1之前未“被打开”)。第一锁存器452由此在T1之前被启用(例如，在接收输入的状态中)。
在T1时，时钟信号BCLK 158上升和BCLKB 159下降操作用于将写入地址104与第一锁存器452断开连接(例如，通过“关闭”或禁用传输门422)。另外，时钟信号BCLK 158上升和BCLKB 159下降“打开”或启用传输门424以锁存所输入的写入地址104。以此方式，写入地址104被允许在T1之后改变(例如，针对下一存取循环)。在T7时，时钟信号BCLK 158变为低(且BCLKB 159变为高)启用第一锁存器452以接收新的写入地址104(例如，针对下一存取循环)。控制电路130提供用于响应于存取循环的主时钟MCLK 150的上升沿而生成时钟信号BCLK 158和BCLKB 159的装置(使用本领域中已知的时钟生成方法)。
反相器423和425将写入地址104输出至第二锁存器454。第二锁存器454包括传输门426、428和反相器427、429。第二锁存器454在T2时由时钟信号SCLK 458及其互补的时钟信号SCLKB 459来启用(例如，在接收输入的状态中)。控制电路130提供用于响应于BCLK158的上升沿而生成时钟信号SCLK458和SCLKB 459的装置。在一个实现中，时钟信号SCLK458在来自时钟信号BCLK 158的上升沿(在T1时)的延迟之后上升。在T2时，时钟信号SCLK458变为高(且SCLKB 459变为低)，并且传输门426导通或“打开”，从而允许第一锁存器452的输出(例如，写入地址104)传递至反相器427。传输门428截止或“关闭”，从而将反馈与输出(内部写入地址105)断开连接。反相器427和429将(从第一锁存器452的输出)接收到的写入地址104提供至内部写入地址105。由此，写入端口输入电路120被配置成响应于时钟信号SCLK458的上升沿(在T2时)而将写入地址104提供给用于写存储器访问的内部写入地址105。
当在T6时钟信号SCLK 458变为低(且SCLKB 459变为高)时，传输门428打开并且允许来自内部写入地址105的反馈以在第二锁存器454中锁存或存储接收到的写入地址104。传输门426关闭，从而将第二锁存器454(并且因此内部写入地址105)与第一锁存器452断开连接。SCLK信号458为高的时段T2-T6不需要长期持续(例如，足够长以在第二锁存器454中锁存数据)。
在T6之后，写入端口输入电路120可开始接收新的写入地址104(例如，允许104上的下一循环写入地址流进第一锁存器452)，因为内部写入地址105是与第一锁存器452断开连接的。相应地，在T7时，BCLK 158变为低，以使得第一锁存器452能够基于SCLK 458在T6时变为低来接收新的写入地址104。以此方式，BCLK 158为高的时段T1-T7可被减少。例如，时段T1-T7(BCLK 158为高)的脉冲宽度在该实施例中是基于时段T2-T6(SCLK 458为高)的脉冲宽度的。如以上所描述的，SCLK 458为高的时段T2-T6的脉冲宽度仅需要与在第二锁存器454中锁存数据所需要的时间一样长。
相应地，在一个实现中，写入端口输入电路120被配置成：基于地址触发器450的第二锁存器454与第一锁存器452断开连接来接收用于写存储器访问的写入地址104。在一个实现中，写入端口输入电路120被配置成：响应于SCLK458的上升沿(其控制地址触发器450的第二锁存器454的操作)而输出接收到的写入地址104(例如，将写入地址104提供给内部写入地址105)。
在T3时，在写入地址104被提供给内部写入地址105之后，WCLK 154改变状态(例如，变为高)。参照图1，复用器140响应于WCLK 154变为高而选择用于地址输入142的内部写入地址105。这允许地址解码器(例如，行解码器304和列解码器306)解码用于写存储器访问的内部写入地址105。
写入端口输入电路120进一步包括数据触发器460，其提供用于接收写入数据106的装置。数据触发器460可以按与以上描述的地址触发器450相同的方式来配置和计时。例如，数据触发器460类似地可包括第一锁存器和第二锁存器。数据触发器460被配置成基于第二锁存器与第一锁存器断开连接来接收用于写存储器访问的写入数据106。在一个实现中，数据触发器460被配置成：响应于SCLK 458的上升沿(其控制数据触发器460的第二锁存器的操作)而输出接收到的写入数据106(例如，将数据触发器106提供给内部写入数据107)。
图6是解说PDP存储器的输入电路的示例性实施例的示意图。图6解说了写入端口输入电路120可被进一步配置成接收或锁存测试向量。示出了地址触发器(450-1、450-2、450-3)和数据触发器(460-1、460-2、460-3)的三个实例，但是范围并不限于此。在此示例中，测试向量是用于扫描测试的以验证存储器正确地工作。测试向量602(用于扫描测试)被输入至复用器611-1。复用器611-1为扫描测试选择测试向量602。替换地，复用器611-1为常规操作模式选择写入地址104-1。复用器611-1将所选择的测试向量602提供给地址触发器450-1，该地址触发器450-1如以上所描述的那样锁存测试向量602并且向内部写入地址105-1输出测试向量602。
在后续的循环中，复用器611-2在内部写入地址105-1与写入地址104-2之间进行选择。在测试模式中，内部写入地址105-1被选择并且提供给地址触发器450-2，该地址触发器450-2如以上所描述的那样锁存内部写入地址105-1且向内部写入地址105-2输出内部写入地址105-1。在后续的循环中，每个地址触发器(450-1、450-2、450-3)按以上描述的过程来锁存测试向量602。
每个数据触发器(460-1、460-2、460-3))按类似方式来锁存测试向量620。测试向量620(用于扫描测试)被输入至复用器623-1。复用器623-1为扫描测试选择测试向量620。替换地，复用器623-1为常规操作模式选择写入数据106-1。复用器623-1将所选择的测试向量620提供给数据触发器460-1，该数据触发器460-1如以上所描述的那样锁存测试向量620并且向内部写入数据107-1输出测试向量602。
在后续的循环中，复用器623-2在内部写入数据107-1与写入数据106-2之间进行选择。在测试模式中，内部写入数据107-1被选择并且被提供给数据触发器460-2，该数据触发器460-2如以上所描述的那样锁存内部写入数据107-1并且向内部写入数据107-2输出内部写入数据107-1。在后续的循环中，每个数据触发器(460-1、460-2、460-3…)按以上描述的过程来锁存测试向量620。
图7是PDP存储器的操作的流程图。以虚线绘制的步骤可以是可任选的。在710处，响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟。例如，控制电路130响应于MCLK 150的上升沿而生成时钟信号ACLK 156和时钟信号BCLK 158(图5)。在720处，响应于第一时钟而由第一输入电路接收用于第一存储器访问的输入，其中该第一输入电路包括锁存器。例如，读取端口输入电路110响应于时钟信号ACLK 156而接收读取地址102(图5)。读取端口输入电路110包括锁存器410(图4)。在730处，响应于第二时钟而由第二输入电路接收用于第二存储器访问的输入。第二输入电路包括触发器。例如，写入端口输入电路120响应于时钟信号BCLK 158而接收写入地址104(图5)。写入端口输入电路120包括地址触发器450和数据触发器460(图4)。在740处，由该第二输入电路来锁存测试向量。例如，写入端口输入电路120锁存测试向量602和测试向量620(图6)。在760处，由第二输入电路响应于控制触发器的第二锁存器的第三时钟的边沿而输出用于第二存储器访问的输入。例如，写入端口输入电路120响应于SCLK 458的上升沿而(分别向内部写入地址105和内部写入数据107)输出接收到的写入地址104和写入数据106(图4和5)。SCLK 458控制例如地址触发器450的第二锁存器454。这些操作的示例进一步与图1-6相关联地进行描述。
以上所描述的操作方法中的框的具体次序或阶层仅是作为示例而提供的。基于设计偏好，该操作方法中的框的具体次序或阶层可以被重新安排、修正和/或修改。除非在权利要求中明确指出，否则伴随的方法权利要求包括关于操作方法的各种限定，但是所述及的限定并不意味着以任何方式受到具体次序或阶层的限制。
提供了本公开的各个方面以使本领域普通技术人员能够实践本发明。对本公开通篇给出的示例性实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中公开的概念可扩展到其他磁性存储设备。由此，权利要求并非旨在限定于本公开的各个方面，而是要被给予与权利要求的语言相一致的完全范围。本公开中通篇描述的示例性实施例的各个组件的所有结构和功能上为本领域普通技术人员所知或将来所知的等效方案通过应用明确纳入于此，且意在被权利要求书所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35U.S.C.§112(f)的规定下来解释，除非该要素是使用短语“用于…的装置”来明确叙述的或者在方法权利要求情形中该要素是使用短语“用于…的步骤来叙述的。”

Claims (27)

1.一种存储器，包括：
配置成响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟的控制电路；
配置成基于所述第一时钟来接收用于第一存储器访问的输入的第一输入电路，其中所述第一输入电路包括锁存器；以及
配置成基于所述第二时钟来接收用于第二存储器访问的输入的第二输入电路，其中所述第二输入电路包括触发器。
2.如权利要求1所述的存储器，其特征在于，在所述存取循环中，所述第二存储器访问在所述第一存储器访问之后。
3.如权利要求2所述的存储器，其特征在于，所述第二存储器访问是写存储器访问。
4.如权利要求3所述的存储器，其特征在于，所述用于第二存储器访问的输入包括写入数据。
5.如权利要求4所述的存储器，其特征在于，所述第一存储器访问是读存储器访问。
6.如权利要求4所述的存储器，其特征在于，所述触发器包括所述触发器的第一锁存器和所述触发器的第二锁存器。
7.如权利要求6所述的存储器，其特征在于，所述第二输入电路被配置成接收测试向量。
8.如权利要求6所述的存储器，其特征在于，所述第二输入电路被配置成：进一步基于所述触发器的所述第二锁存器与所述触发器的所述第一锁存器断开连接来接收所述用于第二存储器访问的输入。
9.如权利要求6所述的存储器，其特征在于，所述第二输入电路被配置成响应于控制所述触发器的所述第二锁存器的第三时钟的边沿而输出所述用于第二存储器访问的输入。
10.一种存储器，包括：
用于响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟的控制装置；
用于基于所述第一时钟来接收用于第一存储器访问的输入的第一输入装置，其中所述第一输入装置包括锁存器；以及
用于基于所述第二时钟来接收用于第二存储器访问的输入的第二输入装置，其中所述第二输入装置包括触发器。
11.如权利要求10所述的存储器，其特征在于，在所述存取循环中，所述第二存储器访问在所述第一存储器访问之后。
12.如权利要求11所述的存储器，其特征在于，所述第二存储器访问是写存储器访问。
13.如权利要求12所述的存储器，其特征在于，所述用于第二存储器访问的输入包括写入数据。
14.如权利要求13所述的存储器，其特征在于，所述第一存储器访问是读存储器访问。
15.如权利要求13所述的存储器，其特征在于，所述触发器包括所述触发器的第一锁存器和所述触发器的第二锁存器。
16.如权利要求15所述的存储器，其特征在于，所述第二输入装置被配置成锁存测试向量。
17.如权利要求15所述的存储器，其特征在于，所述第二输入装置被配置成：进一步基于所述触发器的所述第二锁存器与所述第一触发器的所述第一锁存器断开连接来接收所述用于第二存储器访问的输入。
18.如权利要求15所述的存储器，其特征在于，所述第二输入装置被配置成响应于控制所述触发器的所述第二锁存器的第三时钟的边沿而输出所述用于第二存储器访问的输入。
19.一种用于操作存储器的方法，包括：
响应于用于存取循环的时钟的边沿而生成第一时钟和第二时钟；
由第一输入电路基于所述第一时钟来接收用于第一存储器访问的输入，其中所述第一输入电路包括锁存器；以及
由第二输入电路基于所述第二时钟来接收用于第二存储器访问的输入，其中所述第二输入电路包括触发器。
20.如权利要求19所述的方法，其特征在于，在所述存取循环中，所述第二存储器访问在所述第一存储器访问之后。
21.如权利要求20所述的方法，其特征在于，所述第二存储器访问是写存储器访问。
22.如权利要求21所述的方法，其特征在于，所述用于第二存储器访问的输入包括写入数据。
23.如权利要求22所述的方法，其特征在于，所述第一存储器访问是读存储器访问。
24.如权利要求22所述的方法，其特征在于，所述触发器包括所述触发器的第一锁存器和所述触发器的第二锁存器。
25.如权利要求24所述的方法，其特征在于，进一步包括由所述第二输入电路来锁存测试向量。
26.如权利要求24所述的方法，其特征在于，所述接收所述用于第二存储器访问的输入是进一步基于所述触发器的所述第二锁存器与所述触发器的所述第一锁存器断开连接的。
27.如权利要求24所述的方法，其特征在于，进一步包括：由所述第二输入电路响应于控制所述触发器的所述第二锁存器的第三时钟的边沿而输出所述用于第二存储器访问的输入。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110827891A (zh) * 2018-08-10 2020-02-21 北京百度网讯科技有限公司 信号转换单元、存储器以及应用于存储器的驱动方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201603589D0 (en) 2016-03-01 2016-04-13 Surecore Ltd Memory unit
JP6637872B2 (ja) * 2016-10-28 2020-01-29 ルネサスエレクトロニクス株式会社 マルチポートメモリおよび半導体装置
US9653152B1 (en) * 2016-11-15 2017-05-16 Qualcomm Incorporated Low voltage high sigma multi-port memory control
US10032506B2 (en) 2016-12-12 2018-07-24 Stmicroelectronics International N.V. Configurable pseudo dual port architecture for use with single port SRAM
US9928889B1 (en) 2017-03-21 2018-03-27 Qualcomm Incorporation Bitline precharge control and tracking scheme providing increased memory cycle speed for pseudo-dual-port memories
US10768856B1 (en) * 2018-03-12 2020-09-08 Amazon Technologies, Inc. Memory access for multiple circuit components
US11640838B2 (en) * 2021-09-24 2023-05-02 Qualcomm Incorporated Pseudo-dual-port SRAM with burst-mode address comparator

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289477B1 (en) * 1998-04-28 2001-09-11 Adaptec, Inc. Fast-scan-flop and integrated circuit device incorporating the same
US20020078311A1 (en) * 2000-12-20 2002-06-20 Fujitsu Limited Multi-port memory based on DRAM core
US6489825B1 (en) * 2001-09-07 2002-12-03 National Semiconductor Corporation High speed, low power, minimal area double edge triggered flip flop
US20050201163A1 (en) * 2004-03-10 2005-09-15 Norbert Reichel Data synchronization arrangement
CN101356586A (zh) * 2005-11-17 2009-01-28 高通股份有限公司 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
CN101971263A (zh) * 2008-03-13 2011-02-09 高通股份有限公司 伪双端口存储器中的地址多路复用
CN103295624A (zh) * 2012-02-22 2013-09-11 德克萨斯仪器股份有限公司 采用8t高性能单端口位单元的高性能双端口sarm架构
US20130343133A1 (en) * 2012-06-26 2013-12-26 Freescale Semiconductor, Inc System and method for soft error detection in memory devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7533222B2 (en) 2006-06-29 2009-05-12 Mosys, Inc. Dual-port SRAM memory using single-port memory cell
US8959291B2 (en) 2010-06-04 2015-02-17 Lsi Corporation Two-port memory capable of simultaneous read and write
US8514652B2 (en) 2011-03-02 2013-08-20 Lsi Corporation Multiple-port memory device comprising single-port memory device with supporting control circuitry
US8711645B2 (en) 2012-03-27 2014-04-29 Lsi Corporation Victim port-based design for test area overhead reduction in multiport latch-based memories

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289477B1 (en) * 1998-04-28 2001-09-11 Adaptec, Inc. Fast-scan-flop and integrated circuit device incorporating the same
US20020078311A1 (en) * 2000-12-20 2002-06-20 Fujitsu Limited Multi-port memory based on DRAM core
US6489825B1 (en) * 2001-09-07 2002-12-03 National Semiconductor Corporation High speed, low power, minimal area double edge triggered flip flop
US20050201163A1 (en) * 2004-03-10 2005-09-15 Norbert Reichel Data synchronization arrangement
CN101356586A (zh) * 2005-11-17 2009-01-28 高通股份有限公司 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
CN101971263A (zh) * 2008-03-13 2011-02-09 高通股份有限公司 伪双端口存储器中的地址多路复用
CN103295624A (zh) * 2012-02-22 2013-09-11 德克萨斯仪器股份有限公司 采用8t高性能单端口位单元的高性能双端口sarm架构
US20130343133A1 (en) * 2012-06-26 2013-12-26 Freescale Semiconductor, Inc System and method for soft error detection in memory devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110827891A (zh) * 2018-08-10 2020-02-21 北京百度网讯科技有限公司 信号转换单元、存储器以及应用于存储器的驱动方法
CN110827891B (zh) * 2018-08-10 2021-08-03 北京百度网讯科技有限公司 信号转换单元、存储器以及应用于存储器的驱动方法

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