CN101971263A - 伪双端口存储器中的地址多路复用 - Google Patents

伪双端口存储器中的地址多路复用 Download PDF

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Abstract

本发明提供一种伪双端口存储器地址多路复用系统，其包括控制电路(103)，所述控制电路(103)操作以识别将在单一时钟周期期间完成的读取请求和写入请求。自身时间追踪电路(105)监视读取操作，且当确定所述读取操作完成时产生切换信号(WCLK)。多路复用器(104)响应于所述切换信号以在适当时间将读取地址和写入地址选择性地提供到存储器地址单元。

Description

伪双端口存储器中的地址多路复用
技术领域
本发明大体上涉及存储器电路。更具体来说，本发明涉及对伪双端口存储器的地址控制。
背景技术
双端口存储器通常具有两个端口和存储器单元阵列。可从两个端口同时存取所述存储器阵列，前提是正从一个端口存取的存储器单元并非正从另一端口存取的同一存储器单元。在所述双端口存储器中使用的普通类型的存储器单元包含八个场效应晶体管(FET)。
单端口存储器中的存储器单元通常仅包括六个晶体管。当六晶体管存储器单元和八晶体管单元使用相同工艺制造时，六晶体管存储器单元通常仅消耗八晶体管单元的约一半的集成电路面积。然而，许多应用需要双端口存储器(即，能够在单一时钟周期内处理读取操作和写入操作两者的存储器)的功能性。
为了利用六晶体管存储器单元的较小尺寸，同时仍满足需要双端口存储器功能性的那些应用，常常使用称为伪双端口存储器的存储器装置。在一个实例中，伪双端口存储器具有单一存储器阵列，其中所述阵列的每一存储器单元为可选择性地耦合到单一对位线(例如，位线B和位线条BN)的六晶体管存储器单元。
存储器阵列作为单端口存储器操作，其中一次仅执行一个存储器存取。然而，伪双端口存储器模仿双端口存储器，其中其具有两个端口。在一个实例中，伪双端口存储器具有有时称为时间延迟多路复用器(TDM)的电路。在伪双端口存储器处接收此单一输入时钟信号，且此单一输入时钟信号用以锁存输入读取地址、输入写入地址和输入数据值。输入时钟信号的上升沿用以使用所述输入读取地址起始读取操作。完成读取操作。其后，输入时钟信号的下降沿出现。TDM使用输入时钟信号的下降沿起始写入操作。输入写入地址用以在写入操作期间寻址存储器阵列，且写入到存储器阵列的数据为输入数据值。尽管在输入时钟信号的单一周期中执行两个存储器操作，但实际上两个存储器操作一个接一个地执行。然而，从伪双端口存储器外部，伪双端口存储器显得允许存储器阵列的同时或大体上同时(即，在单一时钟周期内)的两次存取。
执行第一读取存储器操作所需的时间量可不等于执行第二写入存储器操作所需的时间量。使用常规TDM方法使总体存储器存取时间变慢，因为可用于两个操作的相对时间量由当出现时钟周期的上升沿的时间和当出现时钟周期的下降沿的时间确定。举例来说，如果时钟信号在时钟周期中低的时间与其高的时间一样长(即，时钟信号具有50/50占空比)，则必须允许相同时间量用于执行较快读取操作和较慢写入操作两者。结果为在已完成读取操作后开始且在时钟信号的下降沿时结束的浪费时间量。
发明内容
根据本发明的一实施例，一种伪双端口存储器地址多路复用系统具有读取端口地址锁存器、写入端口地址锁存器、控制电路和多路复用器。所述读取端口地址锁存器可操作以响应于外部时钟信号而保持读取地址。所述写入端口地址锁存可操作以响应于所述外部时钟信号而保持写入地址。所述控制电路基于对第一存储器操作的监视而控制读取/写入存储器存取。所述多路复用器响应于来自所述控制电路的切换信号在所保持的读取地址与所保持的写入地址之间切换。
在本发明的另一实施例中，一种方法控制地址信号向存储器的施加。所述方法包括检测读取请求和写入请求。在无写入请求的情况下响应于读取请求，所述方法包括将读取地址供应到存储器组件。在无读取请求的情况下响应于写入请求，所述方法包括将写入地址供应到所述存储器组件。
响应于将在单一时钟周期期间执行的读取请求和写入请求，所述方法包括将所述读取地址供应到所述存储器组件。基于对读取操作的监视，所述方法进一步包括确定在所述单一时钟周期内将所述写入地址供应到所述存储器组件的时间。所述方法还包括在所述读取地址与所述写入地址之间切换以在所述经确定的时间处将所述写入地址供应到所述存储器组件。
所揭示的实施例的一优势在于，在不影响读取存取时间的情况下在伪双端口存储器中提供地址多路复用。此外，以最小面积和性能损失来执行多路复用。
前述内容已相当广泛地概述特征和技术优势以便可更好地理解下文的“具体实施方式”。下文将描述形成权利要求书的标的物的额外特征和优势。所属领域的技术人员应了解，所揭示的概念和具体实施例可易于用作修改或设计用于执行本发明的同样目的的其它结构的基础。所属领域的技术人员还应认识到，所述均等构造并不脱离如所附权利要求书所陈述的本发明的精神和范围。当结合附图考虑时，从以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织和操作方法两者)以及其它目的和优势。然而应明确理解，仅为说明和描述的目的而提供各图，且并不意欲作为本发明的限制的定义。
附图说明
为了更完整地理解本发明，现结合附图参看以下描述。
图1为用于与伪双端口存储器一起使用和/或用作伪双端口存储器的部分的地址多路复用系统的高级框图。
图2为说明图1的地址多路复用系统的操作的第一情形(状况#1)的时序图。
图3为说明图1的地址多路复用系统的操作的第二情形(状况#2)的时序图。
图4为说明图1的地址多路复用系统的操作的第三情形(状况#3)的时序图。
具体实施方式
图1为根据一个实施例用于与伪双端口存储器一起使用和/或用作伪双端口存储器的部分的地址多路复用系统10的高级框图。尽管在外部提供两个端口，但伪双端口存储器在内部仅具有单个端口。因此，当在一个输入时钟周期(即，本文中称为外部系统时钟周期的在系统外部的时钟周期)期间执行读取操作和写入操作两者时，需要地址切换。本发明的实施例针对于以最小性能和面积损失为伪双端口设计和/或在伪双端口设计中提供地址多路复用。
根据本发明的实施例，将读取操作设定为默认操作，且当请求时，首先执行读取操作，从而导致快速读取存取时间。当将在单一时钟周期期间执行读取操作和写入操作两者时，在读取操作完成(或大体上完成)后立即使用内部存储且锁存的写入地址执行写入操作。尽管读取操作的完成常常由有效外部读取输出界定，但本发明不需要此条件。举例来说，虚拟位线的成熟为可指示读取操作的“完成”的一个可能事件。
在地址多路复用系统10中，将读取地址存储于锁存器101中，而将写入地址存储于锁存器102中。在一个实施例中，存储器为静态随机存取存储器(SRAM)。
多路复用器104操作以选择性地将读取地址和/或写入地址提供到预解码器106。多路复用器104的操作响应于任一先前读取操作。在控制单元103内，例如，自身时间追踪电路105可用以检测读取完成以致使多路复用器104切换且将写入地址供应到预解码器106。如果需要读取操作和写入操作两者，则大体上紧接在读取操作的完成后执行写入操作。使用众所周知的方法(例如，追踪虚拟位线)使监视读取操作发生，以确定读取操作完成(或大体上完成)的时间。
外部系统时钟CLK有效沿(上升/下降)可用以经由控制单元103触发内部时钟信号ICLK的起始。而且，响应于外部系统时钟CLK有效沿，控制单元103产生读取锁存信号ACLK和写入锁存信号BCLK两者以大体上同时锁存相应读取地址和写入地址(在当将在同一外部时钟周期期间执行读取操作和写入操作两者时的那些情况下)。将写入地址切换信号WCLK维持于第一(例如，低)状态中，从而致使多路复用器104将读取地址提供到地址总线(例如，预解码器106、行/列解码器、字线等)，在所述时间期间，存储器开始且完成内部读取周期。
当完成或大体上完成读取操作时，由自身时间追踪电路105自动重设内部时钟信号ICLK，以便释放读取端口地址锁存器101，从而使读取端口地址锁存器101能够接收新的读取地址，同时由写入端口地址锁存器102保持锁存先前接收的写入地址。而且，在已确定读取操作完成(或大体上完成)后，地址切换信号WCLK切换状态(例如，转到高)，且存储于写入端口地址锁存器102中的写入地址由多路复用器104切换到预解码器106中以等待下一写入操作的开始。
由控制单元103再次断言内部时钟信号ICLK，此时开始写入操作。这两个内部时钟信号ICLK脉冲之间的间隔由自身时间延迟电路110产生以确保不仅写入操作将不影响先前读取操作，且经由预解码器106供应的写入地址将到达预解码器106的输出，且将在出现第二内部时钟信号ICLK周期的上升沿前被提供到锁存器(例如，NAND 108)的输入。如果到门108的输入信号改变或尚未稳定，则需要使写入地址在第二内部时钟周期前在锁存器108的输入处可用，以避免在地址锁存器(例如，NAND 108)的输出处产生错误的可能性。
在一个实施例中，自身时间延迟电路110通过布局后模拟进行设定。在确定读取操作完成(或大体上完成)后，提供足够的延迟以防止读取与写入地址冲突。延迟还应足够使得能够在写入操作前将位线均衡化。延迟为可由金属屏蔽编程的静态延迟。
在完成(或大体上完成)写入操作后，再次重设内部时钟信号ICLK，且释放写入端口地址锁存器102以接收任何新的写入地址。还重设写入地址切换信号WCLK(例如，设定到低逻辑电平，例如“0”)，使得存储器存取条件或状态恢复到默认读取模式，从而等待下一外部系统时钟周期。由自身时间追踪电路105以已知方式(例如，虚拟位线追踪)确定写入操作完成。
在特定外部时钟周期期间，多路复用器104的操作进一步适应只读和只写存储器操作/存取。在只读操作的情况下，仅读取锁存信号ACLK操作且写入锁存信号BCLK不操作，后者维持某一闲置条件(例如，低或零状态)。在只写操作的情况下(例如，当在特定外部时钟周期期间不执行读取操作时)，在初始电路操作期间将写入地址切换信号设定到高电平，使得一有机会便将写入地址提供到预解码器106。
在操作中且参看图1，将读取端口地址输入施加到读取端口地址锁存器101。同样地，将写入端口地址输入施加到写入端口地址锁存器102。控制单元103将相应控制信号(即，读取锁存信号ACLK和写入锁存信号BCLK)分别提供到读取端口地址锁存器101和写入端口地址锁存器102以致使锁存器101、102接收且保持相应端口地址输入。控制单元103进一步产生内部时钟信号ICLK且将其提供到门(例如，NAND装置108)。由多路复用器104执行地址切换，多路复用器104从读取端口地址锁存器101和写入端口地址锁存器102接收经锁存的读取和写入端口地址，且响应于来自控制单元103的写入地址切换信号WCLK，选择性地将一者或另一者提供到预解码器106。自身时间追踪电路105可被提供于控制单元103内，且可参加关于何时切换写入地址切换信号WCLK的决策。尽管将预解码器106描绘为接收地址信号的典型存储器寻址组件，但可利用例如地址缓冲器、地址解码器等其它和/或替代组件。
在本实施例中，供应到预解码器106的二进制编码地址信号引起特定输出线的启动，所述信号被供应到相关联的NAND门108。NAND门108接收用于门控来自预解码器106的输出的内部时钟信号ICLK以借此将经反相的输出供应到缓冲器109。接着将缓冲器109的输出传输到行/列解码器(未图示)和/或其它存储器组件。
图2为请求读取操作和写入操作两者且将在单一外部系统时钟周期期间执行的第一情形(状况#1)的时序图。图3描绘仅将执行读取操作的第二情形中的信号时序，而图4描绘将在外部系统时钟周期期间执行只写操作。
参看图2，由外部系统时钟信号CLK在时间T1处的上升沿以信号表示下一外部系统时钟周期的开始。响应于外部系统时钟信号CLK转到高，内部时钟信号ICLK由控制单元103产生且在时间T2处转到高(T1后的传播延迟)。而且，响应于外部系统时钟信号CLK转到高，读取锁存信号ACLK和写入锁存信号BCLK在时间T2处转到高，借此锁存且保持输入读取地址和写入地址。
读取操作由自身时间追踪电路105监视以确定其完成(或大体上完成)的时间。在读取操作完成(或大体上完成)后，在时间T4处，内部时钟信号ICLK转到低以起始到写入模式的转变。注意，此转变独立于外部系统时钟信号CLK。内部时钟信号ICLK转到低的时间由监视读取操作的自身时间追踪电路105确定。在一个实施例中，监视整个存储器位线和字线传播时间。举例来说，如此项技术中所众所周知的，可采用虚拟位线追踪读取操作。
响应于内部时钟信号ICLK在时间T3处转到低，读取锁存信号ACLK在T4处转到低，使得读取端口地址锁存器101释放且可响应于新读取端口地址输入的施加。在时间T5处且响应于读取锁存信号ACLK转到低，写入地址切换信号WCLK转到高。高WCLK信号指示写入地址准备就组，且致使多路复用器104切换且借此将存储于写入端口地址锁存102器中的写入地址选择性地传输到预解码器106(而非先前传输的读取地址)。
自身时序延迟开始于时间T3处。自身时序延迟由自身时间延迟电路110提供。尽管所述描述论述响应于内部时钟信号ICLK在时间T3处转到低而开始自身时间延迟，但在替代实施例中，自身时间延迟在读取锁存信号ACLK在时间T4处转到低时开始。
在自身时序延迟后，内部时钟信号ICLK在时间T6处转到高，以借此以内部写入周期的形式起始下一存储器存取。当内部写入周期结束时，内部时钟信号ICLK在时间T7处返回到低电平。如上文所述，自身时间追踪电路105使用众所周知的技术(例如，对虚拟位线的监视)监视写入操作来确定已完成写入操作的时间。
在已完成写入操作后且响应于内部时钟信号ICLK转到低，在时间T8处，写入锁存信号BCLK转到低，借此释放写入端口地址锁存器102，且使其能够接收将在下一外部系统时钟周期期间使用的任一新写入地址。而且，响应于内部时钟信号ICLK转到低，写入地址切换信号WCLK转到低以将多路复用器104重设到初始条件，借此将读取端口地址锁存器101的输出传输到预解码器106，以便为任一下一读取请求做好准备。在时间T9处，外部系统时钟信号CLK转到高，其指示下一系统存储器存取周期的开始，使得内部时钟信号ICLK、读取锁存信号ACLK和写入锁存信号BCLK在时间T10处转到高，重复先前详述的程序(至少到请求读取和写入存取操作两者且将在那个下一外部系统时钟周期期间执行读取和写入存取操作两者的程度)。
图3为其中仅将执行读取操作(即，未请求写入操作或将不在特定外部系统时钟周期期间执行写入操作)的第二情形的时序图。通过监视芯片选择引脚已知已请求读取操作，而尚未请求写入操作。提供一个芯片选择引脚用于读取操作，同时提供第二芯片选择引脚用于写入操作。
在不供应任何写入地址(即，未选择适当的芯片选择引脚)的情况下，可使写入锁存信号BCLK保持低，以便准备接收可到达的任一所施加的信号(但本发明的实施例还可包括如先前在图2中展示不抑制信号BCLK的转变的实施例)。同样地，在无写入请求的情况下，还将写入地址切换信号WCLK维持为低(即，在读取状态中)，以便致使多路复用器104将由读取端口地址锁存器101锁存和保持的读取端口地址输入信号连续地传输到预解码器106。否则，如上参考图2所解释，在时间T1与T4之间执行实施读取操作所需的信号。可在不必要时省略实施如图2中所示包括时间T5到T8的存储器写入支持操作所必需的信号。
图4为仅将执行写入操作(即，无读取操作被请求或将在特定外部系统时钟周期期间执行(未选择读取操作芯片选择引脚))的第三情形的时序图。在不供应任一读取地址的情况下，可使读取锁存信号ACLK保持为低，以便准备接收可到达的任一所施加的信号。注意本发明的实施例还可包括如先前在图2中展示不抑制读取锁存信号ACLK的转变的实施例。在无读取请求的情况下，可响应于写入锁存信号BCLK上升而将写入地址切换信号WCLK设定到高电平(在时间T5处)，以便致使多路复用器104将由写入端口地址锁存器102锁存和保持的写入端口地址输入信号传输到预解码器106。
一般来说，通过省略仅读取所必需的信号，可将执行写入操作所必需的那些信号提前，即，在外部系统时钟信号CLK的周期期间比当请求且将执行读取操作和写入操作两者时较早地起始。同样地，如在只读操作的第二情形中，在此第三情形中内部时钟信号ICLK仅需要包括单一周期，在此期间执行写入操作。因此，在时间T2处，内部时钟信号ICLK转到高，写入锁存信号BCLK也转到高。因为写入操作通常需要比进行读取操作多的时间来完成，所以延长内部时钟信号ICLK的脉冲宽度以保持高，直到时间T7为止。响应于内部时钟信号ICLK的下降沿，写入锁存信号BCLK和写入地址切换信号WCLK两者返回到低电平以使电路准备好接受新的写入地址。
虽然已陈述具体电路，但所属领域的技术人员将了解，并不需要所揭示的电路中的全部来实践本发明。此外，尚未描述某些众所周知的电路以维持对本发明的关注。类似地，尽管所述描述在某些位置中涉及逻辑“0”和逻辑“1”，但所属领域的技术人员应了解，在不影响本发明的操作的情况下，可切换逻辑值，且相应地调整电路的其余部分。
尽管出于指导性目的在上文描述某些具体实施例，但本发明并不限于此。伪双端口存储器的控制电路可用于第一存储器存取操作为写入操作且第二存储器存取操作为读取操作的实施例、第一存储器存取操作为写入操作且第二存储器存取操作为写入操作的实施例，以及第一存储器存取操作为读取操作且第二存储器存取操作为读取操作的实施例中。因此，可在不脱离如权利要求书中所陈述的本发明的范围的情况下实践所描述的具体实施例的各种修改、更改和各种特征的组合。

Claims (20)

1.一种伪双端口存储器地址多路复用系统，其包含：
读取端口地址锁存器，其可操作以响应于外部时钟信号而保持读取地址；
写入端口地址锁存器，其可操作以响应于所述外部时钟信号而保持写入地址；
控制电路，其基于对第一存储器操作的监视而控制读取/写入存储器存取；以及
多路复用器，其响应于来自所述控制电路的切换信号而在所保持的读取地址与所保持的写入地址之间切换。
2.根据权利要求1所述的伪双端口存储器地址多路复用系统，其中所述第一存储器操作为存储器读取操作。
3.根据权利要求2所述的伪双端口存储器地址多路复用系统，其中所述读取端口地址锁存器在所述读取操作后释放。
4.根据权利要求3所述的伪双端口存储器地址多路复用系统，其中所述写入地址锁存器在所述读取操作后保持锁存。
5.根据权利要求4所述的伪双端口存储器地址多路复用系统，其中所述写入端口地址在写入操作后释放。
6.根据权利要求1所述的伪双端口存储器地址多路复用系统，其中所述控制电路包含产生自身时序延迟的自身时间延迟电路，所述控制电路在所述自身时序延迟后断言内部时钟信号以开始第二存储器操作。
7.根据权利要求2所述的伪双端口存储器地址多路复用系统，其中所述控制电路包含自身时间追踪电路，所述自身时间追踪电路响应于所述读取操作的检测到的完成而起始所述切换信号的产生。
8.根据权利要求7所述的伪双端口存储器地址多路复用系统，其中所述检测到的完成是基于对虚拟位线的监视。
9.根据权利要求1所述的伪双端口存储器地址多路复用系统，其中所述控制电路操作以识别读取/写入操作模式、只读操作模式和只写操作模式。
10.根据权利要求2所述的伪双端口存储器地址多路复用系统，其中所述控制电路响应于读取请求的不存在而将写入操作的时序提前。
11.根据权利要求1所述的伪双端口存储器地址多路复用系统，其中所述第一存储器操作为写入操作。
12.根据权利要求2所述的伪双端口存储器地址多路复用系统，其中所述多路复用器可操作以维持默认条件，借此所述读取地址被传输到所述存储器地址单元。
13.根据权利要求2所述的伪双端口存储器地址多路复用系统，其进一步包含预解码器，所述预解码器在所述读取操作至少大体上完成后接收所述所保持的写入地址。
14.根据权利要求13所述的伪双端口存储器地址多路复用系统，其进一步包含门，所述门在接收内部时钟信号的第二断言前从所述预解码器接收所述写入地址，所述内部时钟信号的第一断言响应于所述外部时钟信号。
15.一种控制地址信号到存储器的施加的方法，其包含：
检测读取请求和写入请求；
在无写入请求的情况下响应于读取请求，将读取地址供应到存储器组件；
在无读取请求的情况下响应于写入请求，将写入地址供应到所述存储器组件；以及
响应于将在单一时钟周期期间执行的读取请求和写入请求两者，
i)将所述读取地址供应到所述存储器组件，
ii)基于对读取操作的监视，确定在所述单一时钟周期内将所述写入地址供应到所述存储器组件的时间，和
iii)在所述读取地址与所述写入地址之间切换，借此在所述所确定的时间处将所述写入地址供应到所述存储器组件。
16.根据权利要求15所述的方法，其中所述确定包括感测虚拟位线的条件。
17.根据权利要求15所述的方法，其中所述确定包括检测读取操作的完成。
18.根据权利要求15所述的方法，其中响应于将在所述单一时钟周期期间执行的所述读取请求和所述写入请求两者，在第一周期期间将所述写入和读取地址存储于相应读取和写入端口地址锁存器中，且在紧接的后续周期期间，仅将所述写入地址存储于所述写入端口地址锁存器中，且释放所述读取端口地址锁存器。
19.根据权利要求15所述的方法，其进一步包含依据在初始时间周期期间存在所述读取和写入请求两者还是在所述初始时间周期期间仅存在所述读取和写入请求中的一者，产生具有一频率的内部时钟信号。
20.根据权利要求15所述的方法，其进一步包含依据是否在所述初始时间周期期间仅存在写入请求而产生具有一周期的内部时钟信号。
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