RU2490731C2 - Мультиплексирование адресов в псевдо двухпортовой памяти - Google Patents

Мультиплексирование адресов в псевдо двухпортовой памяти Download PDF

Info

Publication number
RU2490731C2
RU2490731C2 RU2010141856/08A RU2010141856A RU2490731C2 RU 2490731 C2 RU2490731 C2 RU 2490731C2 RU 2010141856/08 A RU2010141856/08 A RU 2010141856/08A RU 2010141856 A RU2010141856 A RU 2010141856A RU 2490731 C2 RU2490731 C2 RU 2490731C2
Authority
RU
Russia
Prior art keywords
address
read
write
port
pseudo
Prior art date
Application number
RU2010141856/08A
Other languages
English (en)
Other versions
RU2010141856A (ru
Inventor
Чанг Хо ДЗУНГ
Чэн ЧЖУН
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2010141856A publication Critical patent/RU2010141856A/ru
Application granted granted Critical
Publication of RU2490731C2 publication Critical patent/RU2490731C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Изобретение относится к управлению адресом для псевдо двухпортовой памяти. Техническим результатом является повышение быстродействия доступа к памяти. Система мультиплексирования адресов псевдо двухпортовой памяти содержит триггер адреса порта чтения, предназначенный для хранения адреса чтения в ответ на внешний сигнал, а также триггер адреса порта записи, предназначенный для хранения адреса записи в ответ на внешний сигнал. Кроме того, система также включает в себя схему управления, которая управляет доступом к памяти на чтение/запись на основе контроля операции чтения посредством передачи сигнала переключения, при этом схема управления содержит самосинхронизирующуюся схему слежения, которая инициирует генерацию сигнала переключения в ответ на обнаруженное завершение упомянутой операции чтения. А также система содержит мультиплексор, который выполняет переключение между сохраненным адресом чтения и сохраненным адресом записи в ответ на сигнал переключения от схемы управления. 2 н. и 16 з.п. ф-лы, 3 ил.

Description

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ
Данное раскрытие относится в общем случае к схемам памяти. Более конкретно, данное раскрытие относится к управлению адресом для псевдо двухпортовой памяти.
ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИ
Двухпортовая память обычно имеет два порта и массив ячеек памяти. К массиву памяти можно одновременно обращаться от обоих портов при условии, что ячейки памяти, к которым обращаются от одного порта, не являются теми же самыми ячейками памяти, к которым обращаются от другого порта. Ячейки памяти обычного типа, используемые в таких двухпортовых блоках памяти, содержат восемь полевых транзисторов (FET).
Ячейки памяти в однопортовой памяти обычно включают в себя только шесть транзисторов. Ячейка памяти с шестью транзисторами обычно использует только приблизительно половину той площади интегральной схемы, которую использует ячейка с восемью транзисторами, когда два типа ячеек памяти изготавливаются, используя один и тот же процесс. Однако, многие приложения требуют функциональных возможностей двухпортовой памяти, т.е. памяти, которая может обрабатывать операции и чтения, и записи в пределах одного тактового цикла.
Для использования преимуществ меньшего размера ячейки памяти с шестью транзисторами, все еще удовлетворяя требования тех приложений, которые требуют функциональных возможностей двухпортовой памяти, часто используется устройство памяти, называемое псевдо двухпортовой памятью. В одном из примеров псевдо двухпортовая память имеет один массив памяти, в котором каждая ячейка памяти массива является ячейкой памяти с шестью транзисторами, которая может быть выборочно связана с одной парой разрядных линий (например, с разрядной линией В и разрядной линией штрих BN).
Массив памяти работает как однопортовая память, потому что единовременно выполняется только один доступ к памяти. Псевдо двухпортовая память, однако, имитирует двухпортовую память, потому что у нее есть два порта. В одном из примеров псевдо двухпортовая память имеет схему, иногда называемую мультиплексором с временной задержкой (TDM). В псевдо двухпортовой памяти принимают один входной сигнал синхронизации, и этот один входной сигнал синхронизации используется для фиксации вводимого адреса чтения, вводимого адреса записи и вводимого значения данных. Передний фронт входного сигнала синхронизации используется для инициирования операции чтения, используя вводимый адрес чтения. Операция чтения заканчивается. После этого появляется задний фронт входного сигнала синхронизации. TDM использует задний фронт входного сигнала синхронизации для инициирования операции записи. Вводимый адрес записи используется для обращения к массиву памяти во время операции записи, а данные, записываемые в массив памяти, являются входным значением данных. Хотя в одном цикле входного сигнала синхронизации выполняются две операции обращения к памяти, эти две операции обращения к памяти в действительности выполняются одна за другой. Снаружи псевдо двухпортовой памяти, однако кажется, что псевдо двухпортовая память предоставляет возможность двух доступов к массиву памяти одновременно или по существу одновременно, т.е. в пределах одного тактового цикла.
Количество времени, требуемое для выполнения первой операции чтения из памяти, может не быть равно количеству времени, требуемому для выполнения второй операции записи в память. Использование обычного подхода TDM увеличивает общее время доступа к памяти, потому что относительное количество времени, доступное для этих двух операций, определяют с помощью времени возникновения переднего фронта тактового цикла и времени возникновения заднего фронта тактового цикла. Если, например, сигнал синхронизации является низким также же долго, как и высоким в тактовом цикле (т.е. сигнал синхронизации имеет коэффициент заполнения 50/50), то одинаковое количество времени должно быть разрешено для выполнения и более быстрой операции чтения, и более медленной операции записи. Результатом является напрасно потраченное время, которое начинается после того, как операция чтения закончена, и заканчивается с задним фронтом сигнала синхронизации.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Согласно одному из вариантов осуществления настоящего раскрытия, система мультиплексирования адресов псевдо двухпортовой памяти имеет триггер адреса порта чтения, триггер адреса порта записи, схему управления и мультиплексор. Триггер адреса порта чтения предназначен для сохранения адреса чтения в ответ на внешний сигнал синхронизации. Триггер адреса порта записи предназначен для сохранения адреса записи в ответ на внешний сигнал синхронизации. Схема управления управляет доступом к памяти на чтение/запись, основываясь на контроле первой операции обращения к памяти. Мультиплексор переключается между сохраненным адресом чтения и сохраненным адресом записи в ответ на сигнал переключения от схемы управления.
В другом варианте осуществления настоящего изобретения способ управляет применением сигнала адреса к памяти. Способ включает в себя обнаружение запросов записи и чтения. В ответ на запрос чтения в отсутствии запроса записи способ включает в себя доставку адреса чтения в компонент памяти. В ответ на запрос записи в отсутствии запроса чтения способ включает в себя подачу адреса записи в компонент памяти.
В ответ и на запрос чтения, и на запрос записи, которые будут выполняться во время одного тактового цикла, способ включает в себя доставку адреса чтения в компонент памяти. Основываясь на контроле операции чтения, способ дополнительно включает в себя определение времени в пределах одного тактового цикла для доставки адреса записи в компонент памяти. Способ также включает в себя переключение между адресом чтения и адресом записи для доставки адреса записи в компонент памяти в упомянутое определенное время.
Преимущество раскрытых вариантов осуществления состоит в том, что мультиплексирование адресов обеспечивают в псевдо двухпортовой памяти, не влияя на время доступа для чтения. Кроме того, мультиплексирование выполняют с минимальными потерями в плане площади и производительности.
Приведенное выше описывает в общих чертах довольно широко особенности и технические преимущества для лучшего понимания последующего подробного описания. Далее будут описаны дополнительные особенности и преимущества, которые формируют то, что заявляется в формуле изобретения. Специалисты должны признать, что концепцию и конкретный раскрытый вариант осуществления можно легко использовать как основу для изменения или разработки других структур для выполнения тех же самых целей настоящего изобретения. Специалистам также должно быть понятно, что такие эквивалентные конструкции не отступают от объема и сущности изобретения, которые определяются прилагаемой формулой изобретения. Новые признаки, которые, как полагается, характеризуют изобретение, по отношению и к его организации, и к способу работы, вместе с дополнительными задачами и преимуществами, будут лучше понятны из последующего описания, при его рассмотрении в связи с сопроводительными фигурами. Нужно явно подразумевать, однако, что каждая из фигур предусмотрена только с целью иллюстрации и описания, и они не предназначены для определения объема настоящего изобретения.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Для более согласованного понимания настоящего раскрытия отсылка теперь будет сделана на последующее описание, которое рассматривается вместе с сопроводительными чертежами.
Фиг.1 - высокоуровневая структурная схема системы мультиплексирования адресов для использования с и/или как часть псевдо двухпортовой памяти.
Фиг.2 - временная диаграмма, которая показывает первый сценарий (случай #1) работы системы мультиплексирования адресов по фиг.1.
Фиг.3 - временная диаграмма, которая показывает третий сценарий (случай #3) работы системы мультиплексирования адресов по фиг.1.
ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ ИЗОБРЕТЕНИЯ
Фиг.1 - высокоуровневая структурная схема системы 10 мультиплексирования адресов в соответствии с одним из вариантов осуществления для использования с и/или как часть псевдо двухпортовой памяти. Хотя внешним образом предусмотрены два порта, внутри псевдо двухпортовая память имеет только один единственный порт. Таким образом, требуется переключение адреса, когда и операцию чтения, и операцию записи выполняют во время одного входного тактового цикла, т.е. тактовый цикл, внешний к памяти, здесь называется внешним системным тактовым циклом. Варианты осуществления настоящего изобретения направлены на обеспечение мультиплексирования адресов для и/или в псевдо двухпортовой конструкции с минимальными потерями в плане площади и производительности.
Согласно вариантам осуществления изобретения, операцию чтения устанавливают как заданную по умолчанию операцию и, когда требуется, ее выполняют первой, что приводит к быстрому времени доступа для чтения. Когда и операцию чтения, и операцию записи необходимо выполнять во время одного тактового цикла, операцию записи выполняют немедленно после завершения (или по существу завершения) операции чтения, используя внутренне сохраненный и зафиксированный адрес записи. Хотя завершение операции чтения часто определяют с помощью правильного внешнего выходного сигнала считывания, настоящее раскрытие не требует такого условия. Например, формирование сигнала на фиктивной разрядной линии является одним из возможных событий, которое может указывать «завершение» операции чтения.
В системе 10 мультиплексирования адресов адрес чтения сохраняют в триггере 101, в то время как адрес записи сохраняют в триггере 102. В одном из вариантов осуществления память является статической оперативной памятью (SRAM).
Мультиплексор 104 предназначен для выборочного обеспечения адреса чтения и/или адреса записи на предварительный декодер 106. Работа мультиплексора 104 зависит от предыдущей операции чтения. В пределах блока 103 управления, например, самосинхронизирующаяся схема 105 слежения может использоваться для обнаружения завершения чтения для побуждения мультиплексора 104 переключать и доставлять адрес записи на предварительный декодер 106. Если требуются и операция чтения, и операция записи, то операцию записи выполняют по существу немедленно после завершения операции чтения. Контроль операции чтения для определения того, когда операция чтения закончена (или по существу закончена), происходит, используя известные способы, такие как отслеживание фиктивной разрядной линии.
Активный фронт (передний/задний) внешнего системного сигнала синхронизации CLK может использоваться для запуска инициирования внутреннего сигнала синхронизации ICLK через блок 103 управления. Также в ответ на активный фронт внешнего системного сигнала синхронизации блок 103 управления генерирует оба сигнала - сигнал фиксации чтения ACLK и сигнал фиксации записи BCLK, для того, чтобы по существу одновременно фиксировать соответствующие адреса чтения и записи (в тех случаях, когда и операция чтения, и операция записи должны выполняться во время одного и того же внешнего тактового цикла). Сигнал переключения адреса записи WCLK поддерживают в первом (например, низком) состоянии, побуждая мультиплексор 104 обеспечивать адрес чтения на адресную шину (например, на предварительный декодер 106, декодер строки/столбца, линии слова и т.д.), в течение этого времени память запускает и завершает внутренний цикл чтения.
Когда операция чтения закончена или по существу закончена, внутренний сигнал синхронизации ICLK автоматически сбрасывают с помощью самосинхронизирующейся схемы 105 слежения, чтобы освободить триггер 101 адреса порта чтения, предоставляя ему возможность принимать новый адрес чтения, в то время как ранее принятый адрес записи сохраняют зафиксированным с помощью» триггера 102 адреса порта записи. Кроме того, после того, как определено, что операция чтения закончена (или по существу закончена), сигнал переключения адреса WCLK переключает состояние (например, становится высоким), и адрес записи, сохраненный в триггере 102 адрес порта записи, переключают с помощью мультиплексора 104 на предварительный декодер 106 для ожидания начала следующей операции записи.
Уровень внутреннего сигнала синхронизации ICLK снова устанавливается с помощью блока 103 управления, на этот раз для запуска операции записи. Интервал между этими двумя импульсами внутреннего сигнала синхронизации ICLK формируется схемой 110 задержки внутренней синхронизации не только для гарантирования, чтобы операция записи не оказывала воздействия на предшествующую операцию чтения, но также и для того, чтобы адрес записи, доставляемый через предварительный декодер 106, достигал выхода предварительного декодера 106 и обеспечивался к входу триггера (например, И-НЕ (NAND) 108) перед появлением переднего фронта второго цикла внутреннего сигнала синхронизации ICLK. Наличие адреса записи, доступного на входе триггера 108 до второго внутреннего тактового цикла, необходимо для того, чтобы избежать возможности генерации ошибки на выходе триггера адреса (например, И-НЕ 108), когда входной сигнал к схеме 108 изменяется или еще не стабилизировался.
В одном из вариантов осуществления схему 110 задержки внутренней синхронизации настраивают с помощью моделирования после топологической компоновки. После того, как определено, что операция чтения закончена (или по существу закончена), достаточную задержку обеспечивают для предотвращения конфликтов адресов чтения и записи. Задержка также должна быть достаточной, чтобы дать возможность стабилизироваться разрядным линиям перед операцией записи. Задержка является статической задержкой, программируемой с помощью металлической маски.
После того, как операция записи закончена (или по существу закончена), внутренний сигнал синхронизации ICLK снова сбрасывают, и триггер 102 адреса порта записи освобождают для приема любого нового адреса записи. Сигнал переключения адреса записи WCLK также сбрасывают (например, устанавливают в низкий логический уровень, такой как «0»), таким образом, что условие или состояние доступа к памяти восстанавливают в заданный по умолчанию режим чтения, ожидая следующего внешнего системного тактового цикла. Завершение операции записи определяют с помощью самосинхронизирующейся схемы 105 слежения известным способом, например, с помощью отслеживания фиктивной разрядной линии.
Работа мультиплексора (MUX) 104 дополнительно обеспечивает операции только чтения и только записи в память/доступа во время конкретного внешнего цикла. В случае операции чтения работает только сигнал фиксации чтения ACLK, а не сигнал фиксации записи BCLK, последний поддерживается в некотором неактивном состоянии (например, в низком или нулевом состоянии). В случае только операции записи (например, когда никакая операция чтения не выполняется во время конкретного внешнего цикла синхронизации), сигнал переключения адреса записи устанавливают в высокий уровень во время начальной операции схемы так, чтобы адрес записи был обеспечен на предварительный декодер 106 при первой возможности.
При работе и в отношении фиг.1, входной сигнал адреса порта чтения подают на триггер 101 адреса порта чтения. Аналогично, входной сигнал адреса порта записи подают на триггер 102 адреса порта записи. Блок 103 управления обеспечивает соответствующие управляющие сигналы (т.е. сигнал фиксации чтения ACLK и сигнал фиксации записи BCLK) к триггерам 101 и 102 адреса портов чтения и записи, соответственно, чтобы побудить триггеры 101, 102 принимать и хранить соответствующие входные сигналы адреса порта. Блок 103 управления дополнительно генерирует и обеспечивает внутренний сигнал синхронизации ICLK к схеме, такой как элемент И-НЕ 108. Переключение адреса выполняют с помощью мультиплексора 104, который принимает оба зафиксированные адреса портов чтения и записи от триггеров 101 и 102 адреса портов чтения и записи и, в зависимости от сигнала переключения адреса записи WCLK от блока 103 управления, выборочно обеспечивает один или другой на предварительный декодер 106. Самосинхронизирующуюся схему 105 слежения можно обеспечивать в пределах блока 103 управления, и она может принимать участие в принятии решения относительно того, когда переключать сигнал переключения адреса записи WCLK. Хотя предварительный декодер 106 изображен, как обычный компонент адресации памяти, который принимает сигнал адреса, можно использовать другие и/или альтернативные компоненты, такие как буфер адреса, дешифратор адреса и т.д.
В настоящем варианте осуществления двоично-кодированный сигнал адреса доставляют в предварительный декодер 106, что приводит к активации конкретной выходной линии, при этом данный сигнал доставляют к соответствующей схеме И-НЕ 108. Схема И-НЕ 108 принимает внутренний сигнал синхронизации ICLK для того, чтобы пропустить выходной сигнал от предварительного декодера 106, чтобы таким образом обеспечить инвертированный выходной сигнал на буфер 109. Выходной сигнал буфера 109 затем передают на декодер строки/столбца (не показан) и/или на другие компоненты памяти.
Фиг.2 временная диаграмма первого сценария (случай #1), в котором требуются операции и чтения, и записи, и они должны выполняться во время одного внешнего системного тактового цикла. Фиг.3 изображает только операцию записи, которая будет выполняться во время внешнего системного тактового цикла.
Обращаясь к фиг.2, о начале следующего внешнего системного тактового цикла сообщает передний фронт внешнего системного сигнала синхронизации CLK в момент времени Т1. В ответ на то, что внешний системный сигнал синхронизации CLK становится высоким, внутренний сигнал синхронизации ICLK генерируется блоком 103 управления, и он становится высоким в момент времени Т2, с задержкой распространения после момента времени Т1. Кроме того, в ответ на то, что внешний системный сигнал синхронизации CLK становится высоким, сигнал фиксации чтения ACLK и сигнал фиксации записи BCLK становятся высокими в момент времени Т2, таким образом фиксируя и сохраняя вводимые адреса чтения и записи.
Операция чтения контролируется самосинхронизирующейся схемой 105 слежения для определения того, когда она закончена (или по существу закончена). После того, как операция чтения закончена (или по существу закончена), в момент времени Т4 внутренний сигнал синхронизации ICLK становится низким, чтобы инициировать переход в режим записи. Следует отметить, что этот переход независим от внешнего системного сигнала синхронизации CLK. Время, когда внутренний сигнал синхронизации ICLK становится низким, определяется самосинхронизирующейся схемой 105 слежения, которая контролирует операцию чтения. В одном из вариантов осуществления, контролируют время прохождения всей разрядной линии и линии слова памяти. Например, фиктивная разрядная линия может использоваться для отслеживания операции чтения, как известно из предшествующего уровня техники.
В ответ на то, что внутренний сигнал синхронизации ICLK становится низким в момент времени Т3, сигнал фиксации чтения ACLK становится низким в момент времени Т4 так, чтобы триггер 101 адреса порта чтения был освобожден и мог реагировать на подачу нового входного сигнала адреса порта чтения. В момент времени Т5 и в ответ на то, что сигнал фиксации чтения ACLK становится низким, сигнал переключения адреса записи WCLK становится высоким. Высокий сигнал WCLK указывает, что адрес записи готов, и он побуждает мультиплексор 104 переключаться и таким образом выборочно передавать адрес записи, сохраненный в триггере 102 адреса порта записи, на предварительный декодер 106 (вместо ранее переданного адреса чтения).
Задержка внутренней синхронизации начинается в момент времени Т3. Задержку внутренней синхронизации обеспечивают с помощью схемы 110 задержки внутренней синхронизации. Хотя описание обсуждает запуск задержки внутренней синхронизации в ответ на то, что внутренний сигнал синхронизации ICLK становится низким в момент времени Т3, в дополнительном варианте осуществления задержка внутренней синхронизации начинается, когда сигнал фиксации чтения ACLK становится низким в момент времени Т4.
После задержки внутренней синхронизации внутренний сигнал синхронизации ICLK становится высоким в момент времени Т6, чтобы таким образом инициировать следующий доступ к памяти в форме внутреннего цикла записи. Когда внутренний цикл записи заканчивается, внутренний сигнал синхронизации ICLK возвращают в низкий уровень в момент времени Т7. Как отмечено выше, самосинхронизирующаяся схема 105 слежения контролирует операцию записи, используя известную технологию, такую как контроль фиктивных разрядных линий для определения того, когда операция записи закончена.
Когда завершилась операция записи и в ответ на то, что внутренний сигнал синхронизации ICLK становится низким, в момент времени Т8 сигнал записи BCLK становится низким, таким образом освобождая триггер 102 адреса порта записи и давая возможность ему принимать любой новый адрес записи, который будет использоваться во время следующего внешнего системного тактового цикла. Также в ответ на то, что внутренний сигнал синхронизации ICLK становится низким, сигнал переключения адреса записи WCLK становится низким, чтобы сбросить мультиплексор 104 в начальное состояние, посредством чего выходной сигнал триггера 101 адреса порта чтения передают на предварительный декодер 106, чтобы он был готов к любому следующему запросу чтения. В момент времени Т9 внешний системный сигнал синхронизации CLK становится высоким, указывая начало следующего цикла доступа к системной памяти, так что внутренний сигнал синхронизации ICLK, сигнал фиксации считывания ACLK и сигнал фиксации записи BCLK становятся высокими в момент времени Т10, повторяя ранее подробно описанные процедуры (по меньшей мере до той степени, что операции доступа и для чтения, и для записи требуются и должны выполняться во время этого следующего внешнего системного периода синхроимпульсов).
Согласно еще одному варианту осуществления, должна выполняться только операция чтения, т.е. никакая операция записи не требуется или не должна выполняться во время конкретного внешнего системного тактового цикла. Становится известно, что операция чтения требуется, но операция записи не требуется, с помощью контроля контактов выбора чипа. Один контакт выбора чипа предусмотрен для операции чтения, в то время как второй контакт выбора чипа предусмотрен для операции записи.
Когда адрес записи не доставлен (т.е. соответствующий контакт выбора чипа не выбран), сигнал фиксации записи BCLK может сохраняться низким, чтобы он был готов принимать любой подаваемый сигнал, который может приходить (хотя варианты осуществления изобретения могут также включать в себя те варианты, которые не запрещают переключение сигнала BCLK, как ранее показано на фиг.2). Аналогично, при отсутствии запроса записи, сигнал переключения адреса записи WCLK также поддерживают низким, т.е. в состоянии чтения, для побуждения мультиплексора 104 непрерывно передавать входной сигнал адреса порта чтения, зафиксированный и сохраненный с помощью триггера 101 адреса порта чтения, на предварительный декодер 106. Иначе, сигналы, требуемые для осуществления операции чтения, отправляют между моментами времени Т1 и Т4, как объяснено выше в отношении фиг.2. Сигналы, необходимые для поддержки осуществления операций записи в память, которые происходят во время Т5-Т8, как показано на фиг.2, можно удалять как ненужные.
Фиг.3 - временная диаграмма третьего сценария, в котором должна выполняться только операция записи, т.е. никакая операция чтения не требуется или не должна выполняться во время конкретного внешнего системного тактового цикла (контакт выбора чипа операции чтения не выбран). Когда адрес чтения не доставлен, сигнал фиксации чтения ACLK может сохраняться низким, чтобы быть готовым принимать любой подаваемый сигнал, который может прибыть. Следует отметить, что варианты осуществления изобретения могут также включать в себя те варианты, которые не запрещают переключение сигнала фиксации чтения ACLK, как ранее показано на фиг.2. При отсутствии запроса чтения сигнал переключения адреса записи WCLK можно устанавливать в высокий уровень в ответ на повышение (в момент времени Т5) сигнала фиксации записи BCLK, чтобы побудить мультиплексор 104 передавать входной сигнал адреса порта записи, зафиксированный и сохраненный триггером 102 адреса порта записи, на предварительный декодер 106.
В общем случае, игнорируя сигналы, необходимые только для чтения, сигналы, необходимые для выполнения операции записи, можно продвигать вперед, т.е. их можно инициировать раньше во время цикла внешнего системного сигнала синхронизации CLK, чем тогда, когда и операция чтения, и операция записи требуются и должны выполняться. Аналогично, как во втором сценарии операции только чтения, внутренний сигнал синхронизации ICLK должен включать в себя только один цикл, во время которого, в этом третьем сценарии, выполняют операцию записи. Таким образом, в момент времени Т2 внутренний сигнал синхронизации ICLK становится высоким, как сигнал фиксации записи BCLK. Поскольку операции записи в общем случае требуют больше времени для завершения, чем операции чтения, ширину импульса внутреннего сигнала синхронизации ICLK расширяют, чтобы он оставался высоким до момента времени Т7. В ответ на задний фронт внутреннего сигнала синхронизации ICLK как сигнал фиксации записи BCLK, так и сигнал переключения адреса записи WCLK возвращаются в низкий уровень для подготовки схемы для приема нового адреса записи.
Хотя были приведены конкретные схемы, специалисты должны признать, что не все из раскрытых схем требуются для практического применения изобретения. Кроме того, некоторые широко известные схемы не были описаны, чтобы сфокусироваться на изобретении. Точно так же, хотя данное описание относится к логическому «0» и логической «1» в определенных местах, специалисты должны признать, что логические значения можно изменять, причем с соответствующей корректировкой остальных схем, что не влияет на работу настоящего изобретения.
Хотя выше в целях обучения описаны некоторые конкретные варианты осуществления, настоящее изобретение не ограничено ими. Схему управления псевдо двухпортовой памятью можно использовать в вариантах осуществления, где первая операция доступа к памяти - операция записи, а вторая операция доступа к памяти - операция чтения, первая операция доступа к памяти - операция записи, а вторая операция доступа к памяти - операция записи, и первая операция доступа к памяти - операция чтения, а вторая операция доступа к памяти - операция чтения. Соответственно, различные изменения, усовершенствования и комбинации различных признаков описанных конкретных вариантов осуществления можно осуществлять, не отступая от объема изобретения, который определяется формулой изобретения.

Claims (18)

1. Система мультиплексирования адресов псевдо двухпортовой памяти, содержащая:
триггер адреса порта чтения, предназначенный для хранения адреса чтения в ответ на внешний сигнал;
триггер адреса порта записи, предназначенный для хранения адреса записи в ответ на внешний сигнал;
схему управления, которая управляет доступом к памяти на чтение/запись на основе контроля операции чтения посредством передачи сигнала переключения, при этом схема управления содержит самосинхронизирующуюся схему слежения, которая инициирует генерацию сигнала переключения в ответ на обнаруженное завершение упомянутой операции чтения; и
мультиплексор, который выполняет переключение между сохраненным адресом чтения и сохраненным адресом записи в ответ на сигнал переключения от схемы управления.
2. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой триггер адреса порта чтения освобождается после операции чтения.
3. Система мультиплексирования адресов псевдо двухпортовой памяти по п.2, в которой триггер адреса записи остается в зафиксированном состоянии после операции чтения.
4. Система мультиплексирования адресов псевдо двухпортовой памяти по п.3, в которой адрес порта записи освобождают после операции записи.
5. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой схема управления содержит схему задержки внутренней синхронизации, которая формирует задержку внутренней синхронизации, причем схема управления устанавливает уровень внутреннего сигнала синхронизации после задержки внутренней синхронизации для запуска второй операции обращения к памяти.
6. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой обнаруженное завершение основано на контроле фиктивной разрядной линии.
7. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой схема управления предназначена для идентификации режимов работы чтение/запись, только чтение и только запись.
8. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой схема управления продвигает вперед синхронизацию операции записи в ответ на отсутствие запроса чтения.
9. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой мультиплексор выполнен с возможностью поддержания заданного по умолчанию состояния, посредством чего упомянутый адрес чтения передается к блоку адресации памяти.
10. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, дополнительно содержащая предварительный декодер, который принимает сохраненный адрес записи после того, как операция чтения по меньшей мере, по существу, закончена.
11. Система мультиплексирования адресов псевдо двухпортовой памяти по п.10, дополнительно содержащая схему, которая принимает адрес записи от предварительного декодера перед приемом второго установления уровня внутреннего сигнала синхронизации, причем первое установление уровня внутреннего сигнала синхронизации выполняется в ответ на внешний сигнал.
12. Система мультиплексирования адресов псевдо двухпортовой памяти по п.1, в которой внешний сигнал содержит по меньшей мере одно из сигнала синхронизации, сигнала считывания и сигнала записи.
13. Способ управления применением сигнала адреса к памяти, содержащий этапы, на которых:
обнаруживают запросы чтения и записи;
в ответ на запрос чтения в отсутствии запроса записи доставляют адрес чтения к компоненту памяти;
в ответ на запрос записи в отсутствии запроса чтения доставляют адрес записи к этому компоненту памяти; и
в ответ и на запрос чтения, и на запрос записи, которые должны выполняться во время одного тактового цикла,
i) доставляют адрес чтения к упомянутому компоненту памяти,
ii) основываясь на контроле операции чтения, определяют время в пределах упомянутого одного тактового цикла для доставки адреса записи к упомянутому компоненту памяти, и
iii) выполняют переключение между адресом чтения и адресом записи, чтобы таким образом доставить адрес записи к упомянутому компоненту памяти в упомянутое определенное время.
14. Способ по п.13, в котором при упомянутом определении регистрируют состояние фиктивной разрядной линии.
15. Способ по п.13, в котором при упомянутом определении обнаруживают завершение операции чтения.
16. Способ по п.13, в котором в ответ на упомянутые и запрос чтения, и запрос записи, которые должны выполняться во время упомянутого одного тактового цикла, адреса записи и чтения сохраняют в соответствующих триггерах адресов портов чтения и записи во время первого периода, а во время непосредственно следующего периода только адрес записи сохраняют в триггере адреса порта записи, а триггер адреса порта чтения освобождают.
17. Способ по п.13, дополнительно содержащий этап, на котором генерируют внутренний сигнал синхронизации, имеющий частоту, зависящую от того, присутствуют ли оба из упомянутых запросов чтения и записи в течение начального периода времени, или только один из этих запросов чтения и записи присутствует в течение данного начального периода времени.
18. Способ по п.17, дополнительно содержащий этап, на котором генерируют внутренний сигнал синхронизации, имеющий период, зависящий от того, присутствует ли только запрос записи в течение упомянутого начального периода времени.
RU2010141856/08A 2008-03-13 2009-02-27 Мультиплексирование адресов в псевдо двухпортовой памяти RU2490731C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/047,593 2008-03-13
US12/047,593 US7760562B2 (en) 2008-03-13 2008-03-13 Address multiplexing in pseudo-dual port memory
PCT/US2009/035371 WO2009114288A1 (en) 2008-03-13 2009-02-27 Address multiplexing in pseudo-dual port memory

Publications (2)

Publication Number Publication Date
RU2010141856A RU2010141856A (ru) 2012-04-20
RU2490731C2 true RU2490731C2 (ru) 2013-08-20

Family

ID=40577669

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010141856/08A RU2490731C2 (ru) 2008-03-13 2009-02-27 Мультиплексирование адресов в псевдо двухпортовой памяти

Country Status (12)

Country Link
US (2) US7760562B2 (ru)
EP (1) EP2263235B1 (ru)
JP (1) JP2011515002A (ru)
KR (1) KR101153109B1 (ru)
CN (1) CN101971263A (ru)
BR (1) BRPI0909624A2 (ru)
CA (1) CA2717842C (ru)
ES (1) ES2540058T3 (ru)
MX (1) MX2010009991A (ru)
RU (1) RU2490731C2 (ru)
TW (1) TW201005749A (ru)
WO (1) WO2009114288A1 (ru)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
CN101908366A (zh) * 2010-05-26 2010-12-08 秉亮科技（苏州）有限公司 用单端口存储单元实现多端口存储器的自定时控制方法
KR101332514B1 (ko) 2010-12-27 2013-11-22 엘지디스플레이 주식회사 표시장치의 감마 설정 방법
CN103065670A (zh) * 2011-10-24 2013-04-24 迈实电子(上海)有限公司 双端口存储器及其制造方法
US8699277B2 (en) 2011-11-16 2014-04-15 Qualcomm Incorporated Memory configured to provide simultaneous read/write access to multiple banks
US9911470B2 (en) 2011-12-15 2018-03-06 Nvidia Corporation Fast-bypass memory circuit
US8811109B2 (en) 2012-02-27 2014-08-19 Qualcomm Incorporated Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
CN103594110B (zh) * 2012-08-15 2017-09-15 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
CN103632712A (zh) 2012-08-27 2014-03-12 辉达公司 存储单元和存储器
US9685207B2 (en) 2012-12-04 2017-06-20 Nvidia Corporation Sequential access memory with master-slave latch pairs and method of operating
CN103106918B (zh) * 2012-12-24 2015-12-02 西安华芯半导体有限公司 一种使用单端口存储单元的两端口静态随机存储器
US9208841B2 (en) * 2013-03-15 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US10141930B2 (en) 2013-06-04 2018-11-27 Nvidia Corporation Three state latch
US9418730B2 (en) * 2013-06-04 2016-08-16 Nvidia Corporation Handshaking sense amplifier
US9418714B2 (en) 2013-07-12 2016-08-16 Nvidia Corporation Sense amplifier with transistor threshold compensation
US9076553B2 (en) * 2013-11-13 2015-07-07 Taiwan Semiconductor Manufacturing Company Limited SPSRAM wrapper
TWI602196B (zh) * 2014-04-02 2017-10-11 補丁科技股份有限公司 記憶體元件的控制方法、記憶體元件以及記憶體系統
US9324416B2 (en) * 2014-08-20 2016-04-26 Qualcomm Incorporated Pseudo dual port memory with dual latch flip-flop
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls
US10061542B2 (en) * 2015-09-15 2018-08-28 Qualcomm Incorporated Pseudo dual port memory
GB201603589D0 (en) 2016-03-01 2016-04-13 Surecore Ltd Memory unit
US9978444B2 (en) 2016-03-22 2018-05-22 Qualcomm Incorporated Sense amplifier enabling scheme
US10298348B2 (en) * 2016-04-01 2019-05-21 Ipg Photonics Corporation Transparent clocking in a cross connect system
JP6682367B2 (ja) 2016-06-08 2020-04-15 ルネサスエレクトロニクス株式会社 マルチポートメモリ、メモリマクロおよび半導体装置
US10032506B2 (en) 2016-12-12 2018-07-24 Stmicroelectronics International N.V. Configurable pseudo dual port architecture for use with single port SRAM
US11164614B1 (en) * 2020-07-10 2021-11-02 Taiwan Semiconductor Manufacturing Company Limited Memory architecture
US11398274B2 (en) * 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11955169B2 (en) * 2021-03-23 2024-04-09 Qualcomm Incorporated High-speed multi-port memory supporting collision
CN114550770B (zh) * 2022-02-28 2024-05-03 上海华力微电子有限公司 一种双端口sram控制电路及其控制方法
CN118538263A (zh) * 2024-07-25 2024-08-23 中科亿海微电子科技（苏州）有限公司 一种对fpga bram读写冲突的时序控制方法及电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1569904A1 (ru) * 1988-07-15 1990-06-07 Харьковский политехнический институт им.В.И.Ленина Устройство дл контрол блоков пам ти
RU2145728C1 (ru) * 1994-04-22 2000-02-20 Томсон Консьюмер Электроникс, Инк. Система для обработки компонент программ и схема управления памятью для транспортного процессора
RU20972U1 (ru) * 2001-06-04 2001-12-10 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Рубин" Управляющий аппаратно-программный комплекс для обработки радиолокационной информации
RU50018U1 (ru) * 2005-08-24 2005-12-10 Открытое акционерное общество "Научно-производственное предприятие "Рубин" (ОАО "НПП "Рубин") Мультиплексор передачи данных

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU1817134C (ru) 1990-03-05 1993-05-23 Научно-производственное объединение "Интеграл" Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве
SU1718270A1 (ru) 1990-03-29 1992-03-07 Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева Многопортовое запоминающее устройство
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
JP3304577B2 (ja) * 1993-12-24 2002-07-22 三菱電機株式会社 半導体記憶装置とその動作方法
KR0142968B1 (ko) * 1995-06-30 1998-08-17 김광호 반도체 메모리 장치의 클럭 발생 장치
US5612923A (en) * 1996-05-09 1997-03-18 Northern Telecom Limited Multi-port random access memory
US5781480A (en) * 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory
US5956286A (en) * 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
US5907508A (en) * 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
JP3871813B2 (ja) * 1998-08-10 2007-01-24 株式会社ルネサステクノロジ マルチポートメモリ、データプロセッサ及びデータ処理システム
JP2000173270A (ja) * 1998-12-04 2000-06-23 Matsushita Electric Ind Co Ltd 半導体メモリ
US6252814B1 (en) * 1999-04-29 2001-06-26 International Business Machines Corp. Dummy wordline circuitry
KR100415192B1 (ko) * 2001-04-18 2004-01-16 삼성전자주식회사 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
RU2273879C2 (ru) 2002-05-28 2006-04-10 Владимир Владимирович Насыпный Способ синтеза самообучающейся системы извлечения знаний из текстовых документов для поисковых систем
JP4405215B2 (ja) * 2002-09-12 2010-01-27 パナソニック株式会社 メモリ装置
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
JP2005044334A (ja) * 2003-07-09 2005-02-17 Hitachi Ltd 非同期制御回路と半導体集積回路装置
JP4568522B2 (ja) * 2004-04-14 2010-10-27 株式会社リコー 半導体記憶装置
US7319632B2 (en) * 2005-11-17 2008-01-15 Qualcomm Incorporated Pseudo-dual port memory having a clock for each port
US7251193B2 (en) * 2005-11-17 2007-07-31 Qualcomm Incorporated Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent
US8315693B2 (en) * 2006-02-28 2012-11-20 Physio-Control, Inc. Electrocardiogram monitoring
US7499347B2 (en) 2006-08-09 2009-03-03 Qualcomm Incorporated Self-timing circuit with programmable delay and programmable accelerator circuits
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1569904A1 (ru) * 1988-07-15 1990-06-07 Харьковский политехнический институт им.В.И.Ленина Устройство дл контрол блоков пам ти
RU2145728C1 (ru) * 1994-04-22 2000-02-20 Томсон Консьюмер Электроникс, Инк. Система для обработки компонент программ и схема управления памятью для транспортного процессора
RU20972U1 (ru) * 2001-06-04 2001-12-10 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Рубин" Управляющий аппаратно-программный комплекс для обработки радиолокационной информации
RU50018U1 (ru) * 2005-08-24 2005-12-10 Открытое акционерное общество "Научно-производственное предприятие "Рубин" (ОАО "НПП "Рубин") Мультиплексор передачи данных

Also Published As

Publication number Publication date
KR20100135804A (ko) 2010-12-27
US7760562B2 (en) 2010-07-20
EP2263235A1 (en) 2010-12-22
CA2717842C (en) 2014-08-26
CN101971263A (zh) 2011-02-09
RU2010141856A (ru) 2012-04-20
US20090231937A1 (en) 2009-09-17
CA2717842A1 (en) 2009-09-17
US20110051537A1 (en) 2011-03-03
KR101153109B1 (ko) 2012-06-04
US8570818B2 (en) 2013-10-29
TW201005749A (en) 2010-02-01
WO2009114288A1 (en) 2009-09-17
MX2010009991A (es) 2010-12-21
JP2011515002A (ja) 2011-05-12
EP2263235B1 (en) 2015-03-25
ES2540058T3 (es) 2015-07-08
BRPI0909624A2 (pt) 2018-05-29

Similar Documents

Publication Publication Date Title
RU2490731C2 (ru) Мультиплексирование адресов в псевдо двухпортовой памяти
KR100989287B1 (ko) 혼합 비동기식 동기식 메모리 동작용 검출 회로
US6741515B2 (en) DRAM with total self refresh and control circuit
KR100847101B1 (ko) 다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법
US8867303B2 (en) Memory arbitration circuitry
TWI282983B (en) Semiconductor memory
JP2001243765A (ja) 半導体記憶装置
KR20070042108A (ko) 다이나믹 랜덤 액세스 메모리용 직접 자동-재생 메모리뱅크 선택 회로를 포함하는 메모리 및 메모리를 재생하는방법
JP3725715B2 (ja) クロック同期システム
US7440312B2 (en) Memory write timing system
KR100816631B1 (ko) 반도체 기억장치
KR20040101329A (ko) 의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와방법
JP2005302196A (ja) 半導体記憶装置及び半導体記憶システム
US6249482B1 (en) Synchronous memory
JP2010135025A (ja) 半導体装置とメモリマクロ
EP1262989B1 (en) System to set burst mode in a device
US6788585B1 (en) System and method for processing data in a memory array
JPH06103595B2 (ja) Ｄｒａｍメモリ・システム
TW202301333A (zh) 叢發存取記憶體及操作叢發存取記憶體的方法

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190228