MX2010009991A - Multiplexion de direccion en memoria de puerto pseudo-doble. - Google Patents

Multiplexion de direccion en memoria de puerto pseudo-doble.

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Abstract

Un sistema de multiplexión de dirección de memoria de puerto pseudo-doble incluye un circuito de control (103) que opera para identificar una solicitud de lectura y una solicitud de escritura que se va a lograr durante un solo ciclo de reloj; un circuito de rastreo de tiempo propio (105) monitorea una operación de lectura y genera una señal de conmutación (WCLK) cuando se determina que la operación de lectura está completa; un multiplexor (104) responde a la señal de conmutación para proporcionar selectivamente una dirección de lectura y una dirección de escritura a una unidad de dirección de memoria en el tiempo apropiado.

Description

MULTIPLEXION DE DIRECCION EN MEMORIA DE PUERTO PSEUDO-DOBLE CAMPO DE LA INVENCION La descripción generalmente se refiere a circuitos de memoria. De manera más específica, la descripción se refiere a control de dirección para memorias de puerto pseudo-doble .
ANTECEDENTES DE LA INVENCION Las memorias de puerto doble por lo regular tienen dos puertos y un arreglo de celdas de memoria. El arreglo de memoria simultáneamente puede ser accesado desde ambos puertos siempre y cuando las celdas de memoria que se estén accesando desde un puerto no sean las mismas celdas de memoria que se estén accesando desde el otro puerto. Un tipo común de celda de memoria utilizada en dichas memorias de puerto doble involucra ocho transistores de efecto en campo (FET) .
Las celdas de memoria en una memoria de un solo puerto por lo regular solo incluyen seis transistores. La celda de memoria de seis transistores por lo regular consume solo aproximadamente la mitad del área de circuitos integrados que la celda de ocho transistores cuando los dos tipos de celdas de memoria son fabricados utilizando el mismo proceso. No obstante, muchas aplicaciones requieren la funcionalidad de una memoria de puerto doble, es decir, una memoria con la capacidad de manejar tanto una operación de lectura como de escritura dentro de un solo ciclo de reloj .
A fin de tomar ventaja del tamaño más pequeño de la celda de memoria de seis transistores, mientras se siguen satisf ciendo esas aplicaciones que requieren la funcionalidad de memoria de puerto doble, con frecuencia se utiliza un dispositivo de memoria denominado una memoria de puerto pseudo-doble. En un ejemplo, una memoria de puerto pseudo-doble tiene un solo arreglo de memoria en donde cada celda de memoria del arreglo tiene una celda de memoria de seis transistores que pueden ser selectivamente acoplados a un solo par de líneas de bits (por ejemplo, línea de bits B y barra de línea de bits BN) .
El arreglo de memoria opera como una memoria de un solo puerto ya que solamente se ejecuta un acceso de memoria a la vez. Sin embargo, la memoria de puerto pseudo-doble imita una memoria de puerto doble ya que tiene dos puertos. En un ejemplo, la memoria de puerto pseudo-doble tiene circuitería denominada en ocasiones un Multiplexor Retardado en Tiempo (TDM) . Una señal de reloj de entrada sencilla es recibida en la memoria de puerto pseudo-doble y esta señal de reloj de entrada sencilla es utilizada para asegurar una dirección de lectura de entrada, una dirección de escritura de entrada, y un valor de datos de entrada. El borde en subida de la señal de reloj de entrada es utilizado para iniciar una operación de lectura utilizando la dirección de lectura de entrada. La operación de lectura es completada. Posteriormente, ocurre el borde en bajada de la señal de reloj de entrada. El TD utiliza el borde en bajada de la señal de reloj de entrada para iniciar una operación de escritura. La dirección de escritura de entrada es utilizada para direccionar el arreglo de memoria durante la operación de escritura y los datos escritos en el arreglo de memoria son el valor de datos de entrada. Aunque se ejecutan dos operaciones de memoria en un solo ciclo de la señal de reloj de entrada, las dos operaciones de memoria son ejecutadas, en realidad, una después de la otra. Sin embargo, desde el exterior de la memoria de puerto pseudo-doble , la memoria de puerto pseudo-doble parece permitir dos accesos del arreglo de memoria al mismo tiempo o sustancialmente al mismo tiempo, es decir, dentro de un solo ciclo de reloj .
La cantidad de tiempo que se requiere para ejecutar la primera operación de memoria de lectura puede no ser igual a la cantidad de tiempo que se requiere para ejecutar la segunda operación de memoria de escritura. El uso de un enfoque TDM convencional hace más lentos los tiempos de acceso de memoria generales debido a que las cantidades de tiempo relativas disponibles para las dos operaciones son determinadas por el tiempo cuando ocurre el borde de subida del ciclo de reloj y el tiempo cuando ocurre el borde de bajada del ciclo de reloj. Si, por ejemplo, la señal de reloj es baja durante el tiempo que es alta en un ciclo de reloj (es decir, la señal de reloj tiene un ciclo de trabajo 50/50) , entonces la misma cantidad de tiempo debe ser permitida para ejecutar tanto una operación de lectura más rápida como la operación de escritura más lenta. El resultado es una cantidad de tiempo desperdiciado que inicia después que la operación de lectura ha sido completada y finaliza al momento del borde de bajada de la señal de reloj .
SUMARIO DE LA INVENCION De acuerdo con una modalidad de la presente descripción, un sistema de multiplexión de dirección de memoria de puerto pseudo-doble tiene un seguro de dirección de puerto de lectura, un seguro de dirección de puerto de escritura, un circuito de control, y un multiplexor. El seguro de dirección de puerto de lectura opera para tener una dirección de lectura en respuesta a una señal de reloj externa. El seguro de dirección de puerto de escritura opera para tener una dirección de escritura en respuesta a la señal de reloj externa. El circuito de control controla el acceso de memoria de lectura/escritura con base en el monitoreo de una primera operación de memoria. El multiplexor conmuta entre una dirección de lectura mantenida y una dirección de escritura mantenida en respuesta a una señal de conmutación del circuito de control.
En otra modalidad de la presente invención, un método controla una aplicación de una señal de dirección a una memoria. El método incluye detectar solicitudes de lectura y escritura. En respuesta a una solicitud de lectura en la ausencia de una solicitud de escritura, el método incluye suministrar una dirección de lectura a un componente de memoria. En respuesta a una solicitud de escritura en la ausencia de una solicitud de lectura, el método incluye suministrar una dirección de escritura al componente de memoria .
En respuesta a una solicitud de lectura y una solicitud de escritura que van a ser ejecutadas durante un ciclo de reloj sencillo, el método incluye suministrar la dirección de lectura al componente de memoria. Con base en el monitoreo de una operación de lectura, el método además incluye determinar un tiempo dentro de un solo ciclo de reloj para suministrar la dirección de escritura al componente de memoria. El método también incluye conmutar entre la dirección de lectura y la dirección de escritura para suministrar la dirección de escritura al componente de memoria en el tiempo determinado.
Una ventaja de las modalidades descritas es que la multiplexión de dirección se proporciona en la memoria de puerto pseudo-doble sin impactar un tiempo de acceso de lectura. Además, la multiplexión se ejecuta con área mínima y penalidades de desempeño.
Lo anterior ha resaltado, más bien de forma amplia, características y ventajas técnicas a fin de que la siguiente descripción detallada se pueda entender mejor. Características y ventajas adicionales se describirán en lo sucesivo, las cuales forman la materia sujeto de las reivindicaciones. Aquellos expertos en la técnica deberían apreciar que la concepción y modalidad específica descrita pueden ser fácilmente utilizadas como una base para modificar o diseñar otras estructuras para llevar a cabo los mismos propósitos de la presente invención. Aquellos expertos en la técnica debieran observar que dichas construcciones equivalentes no se apartan del espíritu y alcance de la invención tal como se establece en las reivindicaciones anexas. Las funciones novedosas, las cuales se cree que son una característica de la invención, en cuanto a su organización y método de operación, junto con los objetivos y ventajas adicionales, se entenderán mejor a partir de la siguiente descripción cuando se consideren en conexión con las figuras acompañantes. No obstante, de manera expresa se entenderá que cada una de las figuras es proporcionada con el propósito de ilustración y descripción únicamente, y no pretende ser una definición de los límites de la presente invención .
BREVE DESCRIPCION DE LAS FIGURAS Para un entendimiento más completo de la presente descripción, ahora se hace referencia a la siguiente descripción tomada en conjunto con las figuras acompañantes.
La figura 1 es un diagrama en bloques de alto nivel de un sistema de multiplexión de dirección para uso con y/o como parte de una memoria de puerto pseudo-doble .
La figura 2 es un diagrama de temporización que ilustra un primer escenario (Caso #1) de una operación del sistema de multiplexión de dirección de la figura 1.
La figura 3 es un diagrama de temporización que ilustra un segundo escenario (Caso #2) de una operación del sistema de multiplexión de dirección de la figura 1.
La figura 4 es un diagrama de temporización que ilustra un tercer escenario (Caso #3) de una operación del sistema de multiplexión de dirección de la figura 1.
DESCRIPCION DETALLADA DE LAS MODALIDADES DE LA INVENCION La figura 1 es un diagrama en bloques de alto nivel de un sistema de multiplexión de dirección 10 de acuerdo con una modalidad para uso con y/o como parte de una memoria de puerto pseudo-doble. Aunque se proporcionan dos puertos externamente, la memoria de puerto pseudo-doble solo tiene un puerto sencillo internamente. Por lo tanto, se requiere un conmutador de dirección cuando ambas operaciones de lectura y escritura son ejecutadas durante un ciclo de reloj de entrada, es decir, un ciclo de reloj externo a la memoria aquí denominado como ciclo de reloj de sistema externo. Las modalidades de la presente invención están enfocadas a proporcionar multiplexión de dirección para y/o en un diseño de puerto pseudo-doble con desempeño mínimo y penalidad de área.
De acuerdo con modalidades de la invención, una operación de lectura se establece como una operación por omisión y, cuando así se solicita, es ejecutada primero teniendo como resultado un tiempo de acceso de lectura rápido. Cuando ambas operaciones de lectura y escritura van a ser ejecutadas durante un solo ciclo de reloj, una operación de escritura es ejecutada inmediatamente después de la terminación (o terminación sustancial) de la operación de lectura utilizando una dirección de escritura asegurada y almacenada internamente. Aunque la terminación de una operación de lectura con frecuencia es definida por la salida de lectura externa válida, la presente descripción no requiere dicha condición. Por ejemplo, la maduración de una línea de bits de demostración es un posible evento que podría indicar "terminación" de una operación de lectura.
En el sistema de multiplexión de dirección 10, la dirección de lectura es almacenada en el seguro 101 mientras que la dirección de escritura es almacenada en el seguro 102. En una modalidad, la memoria es memoria de acceso aleatorio estática (SRAM) .
Un multiplexor 104 opera para proporcionar selectivamente una dirección de lectura y/o una dirección de escritura a un pre-decodificador 106. La operación del multiplexor 104 responde a cualquier operación de lectura precedente. Dentro de una unidad de control 103, por ejemplo, se puede utilizar un circuito de rastreo de tiempo propio 105 para detectar la terminación de la lectura a fin de ocasionar que el multiplexor 104 conmute y suministre una dirección de escritura al pre-decodificador 106. Si se requieren ambas operaciones de escritura y lectura, entonces la operación de escritura es ejecutada sustancialmente de manera inmediata después de terminar la operación de lectura. El monitoreo de la operación de lectura para determinar cuándo está completa la operación de lectura (o sustancialmente completa) ocurre utilizando métodos muy conocidos, tal como el rastreo de una línea de bits de demostración.
Se puede utilizar un borde activo CLK de reloj de sistema externo (subida/bajada) para disparar el inicio de una señal de reloj interno ICLK a través de la unidad de control 103. También, en respuesta al borde activo CLK de reloj de sistema externo, la unidad de control 103 genera tanto una señal de seguro de lectura ACLK como una señal de seguro de escritura BCLK para sustancialmente enganchar de forma simultánea las direcciones de lectura y escritura respectivas (en esos casos cuando ambas operaciones de lectura y escritura van a ser ejecutadas durante el mismo ciclo de reloj externo) . Una señal de conmutación de dirección de escritura WCLK es mantenida en un primer estado (por ejemplo, bajo) ocasionando que el multiplexor 104 proporcione la dirección de lectura a un enlace de dirección (por ejemplo, pre-decodificador 106, decodificador de fila/columna, líneas de palabra, etc.) durante cuyo tiempo, la memoria comienza y completa un ciclo de lectura interno.
Cuando se completa o sustancialmente completa la operación de lectura, la señal de reloj interno ICLK es restablecida automáticamente por un circuito de rastreo de tiempo propio 105 para liberar un seguro de dirección de puerto de lectura 101 habilitándolo para recibir una nueva dirección de lectura mientras una dirección de escritura previamente recibida es mantenida asegurada por un seguro de dirección de puerto de escritura 102. También, después que la operación de lectura ha sido determinada como completa (o sustancialmente completa) la señal de conmutación de dirección WCLK conmuta el estado (por ejemplo, sube) y la dirección de escritura almacenada en el seguro de dirección de puerto de escritura 102 es conmutada por el multiplexor 104 en el pre-decodificador 106 para esperar el inicio de la siguiente operación de escritura.
La señal de reloj interno ICLK una vez más es aseverada por la unidad de control 103, esta vez para iniciar la operación de escritura. El intervalo entre estos dos impulsos de señal de reloj interno ICLK es generado por un circuito de retardo de tiempo propio 110 para asegurar no solamente que la operación de escritura no afectará la operación de lectura previa, sino también que la dirección de escritura suministrada a través del pre-decodificador 106 llegará a la salida del pre-decodificador 106 y será proporcionada a la entrada de un seguro (por ejemplo, NAND 108) antes de la ocurrencia del borde de subida de un segundo ciclo de señal de reloj interno ICLK. Teniendo disponible la dirección de escritura en la entrada del seguro 108 antes del segundo ciclo de reloj interno, es deseable evitar la posibilidad de que se genere un error en la salida del seguro de dirección (por ejemplo, NA D 108) en caso que la señal de entrada a la puerta 108 cambie o no se haya estabilizado.
En una modalidad, el circuito de retardo de tiempo propio 110 es establecido por una simulación post-despliegue . Después que se determina que está completa (o sustancialmente completa) la operación de lectura, se proporciona un retardo suficiente para evitar conflictos de dirección de lectura y escritura. El retardo también debiera ser suficiente para permitir que líneas de bits sean ecualizadas antes de una operación de escritura. El retardo es un retardo estático, programable por una máscara de metal .
Después que se completa (o sustancialmente completa) la operación de escritura, la señal de reloj interno ICLK es una vez más restablecida y el seguro de dirección de puerto de escritura 102 es liberado para recibir cualquier dirección de escritura nueva. La señal de conmutación de dirección de escritura WCLK también es restablecida (por ejemplo, establecida a un nivel lógico bajo tal como "0") de manera que se restaura un estado o condición de acceso de memoria a un modo de lectura por omisión en espera de un siguiente ciclo de reloj de sistema externo. La operación de escritura es considerada como completa por el circuito de rastreo de tiempo propio 105 en una manera conocida, por ejemplo, rastreo de línea de bits de demostración .
La operación del multiplexor 104 además acomoda la operación de memoria de solo lectura y solo escritura/acceso durante un ciclo de reloj externo particular. En el caso de una operación de solo lectura, solo la señal de seguro de lectura ACLK y no la señal de seguro de escritura BCLK es operativa, esta última mantiene cierta condición inactiva (por ejemplo, un estado bajo o cero) . En el caso de una operación de solo escritura (por ejemplo, cuando no se ejecuta una operación de lectura durante un ciclo de reloj externo particular) , la señal de conmutación de dirección de escritura se establece a un nivel alto durante la operación de circuito inicial de forma que la dirección de escritura se proporciona al pre-decodificador 106 a la oportunidad más temprana .
En operación y con referencia a la figura 1, una entrada de dirección del puerto de lectura se aplica a un seguro de dirección del puerto de lectura 101. De igual forma, una entrada de dirección del puerto de escritura es aplicada a un seguro de dirección del puerto de escritura 102. Una unidad de control 103 proporciona señales de control respectivas (es decir, señal de seguro de lectura ACKL y señal de seguro de escritura BCLK) a los seguros de dirección del puerto de lectura y escritura 101 y 102, respectivamente, para ocasionar que los seguros 101, 102 reciban y mantengan las entradas de dirección de puerto respectivas. La unidad de control 103 además genera y proporciona una señal de reloj interno ICLK a una puerta, tal como el dispositivo NAND 108. La conmutación de dirección es ejecutada por un multiplexor 104 que recibe las direcciones del puerto de lectura y escritura aseguradas desde los seguros de dirección del puerto de lectura y escritura 101 y 102, en respuesta a la señal de conmutación de dirección de escritura WCLK desde la unidad de control 103, proporciona selectivamente uno o el otro al pre-decodificador 106. El circuito de rastreo de tiempo propio 105 puede ser proporcionado dentro de la unidad de control 103 y puede tomar parte en la decisión respecto a cuándo conmutar la señal de conmutación de dirección de escritura WCLK. Aunque el pre-decodificador 106 se muestra como una memoria típica que direcciona el componente que recibe una señal de dirección, se pueden emplear otros componentes y/o alternativos tal como una memoria intermedia de dirección, decodificador de dirección, etc.
En la presente modalidad, la señal de dirección codificada binaria suministrada al pre-decodificador 106 tiene como resultado la avivación de una línea de salida particular, la señal es suministrada a la puerta NAND asociada 108. La puerta NAND 108 recibe la señal de reloj interno ICLK para poner en compuerta la salida desde el pre-decodificador 106 para así suministrar una salida invertida a una memoria intermedia 109. Una salida de la memoria intermedia 109 entonces es transmitida a un decodificador de fila/columna (que no se muestra) y/u otros componentes de memoria .
La figura 2 es un diagrama de temporización de un primer escenario (Caso #1) en donde ambas operaciones de lectura y escritura son solicitadas y van a ser ejecutadas durante un solo ciclo de reloj de sistema externo. La figura 3 muestra la temporización de la señal en un segundo escenario en el cual solo se va a ejecutar una operación de lectura mientras que la figura 4 muestra una operación de solo escritura que se va a ejecutar durante un ciclo de reloj de sistema externo.
Haciendo referencia a la figura 2, el inicio de un siguiente ciclo de sistema externo es señalizado por el borde de subida de una señal de reloj de sistema externo CLK en el tiempo TI. En respuesta a la señal de reloj de sistema externo CLK que sube, una señal de reloj interno ICLK es generada por la unidad de control 103 y sube en el tiempo T2, un retardo de propagación después de TI. También, en respuesta a la señal de reloj de sistema externo CLK que sube, una señal de seguro de lectura ACLK y señal de seguro de escritura BCLK suben en el tiempo T2 , asegurando así y sosteniendo las direcciones de lectura y escritura de entrada.
La operación de lectura es monitoreada por el circuito de rastreo de tiempo propio 105 para determinar cuándo está completa (o sustancialmente completa) . Después que se completa (o sustancialmente completa) la operación de lectura, en el tiempo T , la señal de reloj interna ICLK baja para iniciar la transición a un modo de escritura. Se observa que esta transición es independiente de la señal de reloj de sistema externo CLK. El tiempo cuando la señal de reloj interno ICLK baja es determinado por el circuito de rastreo de tiempo propio 105 que monitorea la operación de lectura. En una modalidad, toda la línea de bits de memoria y el tiempo de propagación de la línea de palabras son monitoreados . Por ejemplo, una línea de bits de demostración puede ser empleada para rastrear la operación de lectura, tal como se conoce en la técnica.
En respuesta a la señal de reloj interno ICLK que baja en el tiempo T3, la señal de seguro de lectura ACLK baja en T4 de forma que el seguro de dirección del puerto de lectura 101 es liberado y puede responder a la aplicación de una nueva entrada de dirección del puerto de lectura. En el tiempo T5 y en respuesta a la señal de seguro de lectura ACLK que baja, la señal de conmutación de dirección de escritura WCLK sube . Una señal WCLK alta indica que una dirección de escritura está lista y ocasiona que el multiplexor 104 conmute y, de esta forma, transmita selectivamente la dirección de escritura almacenada en el seguro de dirección del puerto de escritura 102 al pre-decodificador 106 (en lugar de la dirección de lectura previamente transmitida) .
Un retardo de temporización propia inicia en el tiempo T3. El retardo de temporización propia es proporcionado por el circuito de retardo de tiempo propio 110. Aunque la descripción analiza el inicio del retardo de tiempo propio en respuesta a la señal de reloj interno ICLK que baja en el tiempo T3 , en una modalidad alterna, el retardo de tiempo propio comienza cuando la señal de seguro de lectura ACLK baja en el tiempo T4.
Después del retardo de temporización propia, la señal de reloj interno ICLK sube en el tiempo T6, para así iniciar el siguiente acceso de memoria en la forma de un ciclo de escritura interno. Cuando finaliza el ciclo de escritura interno, la señal de reloj interno ICLK retorna a un nivel bajo en el tiempo T7. Como se observó anteriormente, el circuito de rastreo de tiempo propio 105 monitorea la operación de escritura utilizando tecnología muy conocida, tal como monitoreando líneas de bits de demostración, para determinar cuándo se ha completado la operación de escritura.
Habiendo completado la operación de escritura y en respuesta a la señal de reloj interno ICLK que baja, en el tiempo T8 la señal de seguro de escritura BCLK baja liberando así el seguro de dirección del puerto de escritura 102 y habilitándolo para recibir cualquier nueva dirección de escritura que va a ser utilizada durante un siguiente ciclo de reloj de sistema externo. También, en respuesta a la señal de reloj interna ICLK que baja, la señal de conmutación de dirección de escritura WCLK baja para restablecer el multiplexor 104 a una condición inicial con lo cual la salida del seguro de dirección del puerto de lectura 101 es transmitida al pre-decodificador 106 para quedar listo para cualquier solicitud de lectura siguiente. En el tiempo T9, la señal de reloj de sistema externo CLK sube indicando el inicio del siguiente ciclo de acceso de memoria de sistema de forma que la señal de reloj interno ICLK, señal de seguro de lectura ACLK y señal de seguro de escritura BCLK suben en el tiempo TIO repitiendo el procedimiento previamente detallado (al menos hasta la extensión que ambas operaciones de acceso de lectura y escritura son solicitadas y van a ser ejecutadas durante el siguiente periodo del reloj del sistema externo) .
La figura 3 es un diagrama de temporización de un segundo escenario en el cual solo se va a ejecutar una operación de lectura, es decir, ninguna operación de escritura es solicitada o va a ser ejecutada durante un ciclo de reloj de sistema externo particular. Se sabe que una operación de lectura ha sido solicitada, mientras que ninguna operación de escritura ha sido solicitada, al monitorear las terminales selectas de chip. Una terminal selecta de chip es proporcionada para una operación de lectura, mientras que una terminal selecta de chip es proporcionada para una operación de escritura.
Al no proporcionarse una dirección de escritura (es decir, la terminal selecta de chip apropiada no es seleccionada) , la señal de seguro de escritura BCLK puede mantenerse baja para que quede lista para recibir cualquier señal aplicada que pudiera llegar (aunque modalidades de la invención también pueden incluir aquéllas que no inhiben la transición de la señal BCLK como se mostró previamente en la figura 2) . De igual forma, en ausencia de una solicitud de escritura, la señal de conmutación de dirección de escritura WCLK también se mantiene baja, es decir, en un estado de lectura, para ocasionar que el multiplexor 104 continuamente transmita la señal de entrada de dirección del puerto de lectura asegurada y mantenida por el seguro de dirección de puerto de lectura 101 al pre-decodificador 106. De otra forma, las señales requeridas para implementar una operación de lectura son ejecutadas entre los tiempos TI y T4 como se explicó anteriormente con referencia a la figura .2. Las señales necesarias para implementar las operaciones de soporte de escritura de memoria incluyendo el tiempo T5-T8, como se muestra en la figura 2, pueden ser omitidas como innecesarias .
La figura 4 es un diagrama de temporización de un tercer escenario en el cual sólo se va a ejecutar una operación de escritura, es decir, ninguna operación de lectura es solicitada o va a ser ejecutada durante un ciclo de reloj de sistema externo particular (no se selecciona la terminal selecta de chip de operación de lectura) . Sin que se suministre una dirección de lectura, la señal de seguro de lectura ACLK puede ser mantenida baja para que quede lista para recibir cualquier señal aplicada que pudiera llegar. Observar que las modalidades de la invención también pueden incluir aquéllas que no inhiben la transición de la señal de seguro de lectura ACLK tal como se mostró previamente en la figura 2. En la ausencia de una solicitud de lectura, la señal de conmutación de dirección de escritura WCLK puede ser establecida a un nivel alto en respuesta a la señal de seguro de escritura BCLK que sube (en el tiempo T5) para ocasionar que el multiplexor 104 transmita la señal de entrada de dirección de puerto de escritura asegurada y mantenida por el seguro de dirección de puerto de escritura 102 al pre-decodificador 106.
En general, al omitir señales solamente necesarias para una lectura, aquellas señales necesarias para ejecutar la operación de escritura pueden ser avanzadas, es decir, iniciadas antes durante un ciclo de la señal de reloj de sistema externo CLK que cuando ambas operaciones de lectura y escritura son solicitadas y van a ser ejecutadas. De igual forma, como en el segundo escenario de una operación de sólo lectura, la señal de reloj interna ICLK solo necesita incluir un ciclo sencillo durante el cual, en este tercer escenario, se ejecuta una operación de escritura. Por lo tanto, en el tiempo T2 , la señal de reloj interno ICLK sube al igual que la señal de seguro de escritura BCLK. Debido a que las operaciones de escritura generalmente requieren más tiempo para completarse que las operaciones de lectura, el ancho de impulso de la señal de reloj interno ICLK se extiende para permanecer alto hasta el tiempo T7. En respuesta al borde de bajada de la señal de reloj interno ICLK, tanto la señal de seguro de escritura BCLK como la señal de conmutación de dirección de escritura WCLK retornan a un bajo nivel para alistar el circuito a fin de que acepte una nueva dirección de escritura.
Aunque se ha establecido circuitería específica, aquellos expertos en la técnica apreciarán que no se requiere toda la circuitería descrita para practicar la invención. Además, algunos circuitos muy conocidos no han sido descritos para mantener el enfoque de la invención. De manera similar, aunque la descripción se refiere a la lógica "0" y lógica "1" en algunas ubicaciones, un experto en la técnica aprecia que se pueden conmutar valores lógicos, con el resto del circuito ajustado por consiguiente, sin afectar la operación de la presente invención.
Aunque se han descrito algunas modalidades específicas para propósitos de instrucción, la presente invención no queda limitada a éstas. La circuitería de control de la memoria de puerto pseudo-doble se puede utilizar en modalidades donde la primera operación de acceso de memoria es una operación de escritura y la segunda operación de acceso de memoria es una operación de lectura, donde la primera operación de acceso de memoria es una operación de escritura y la segunda operación de acceso de memoria es una operación de escritura, y donde la primera operación de acceso de memoria es una operación de lectura y la segunda operación de acceso de memoria es una operación de lectura. Por consiguiente, diversas modificaciones, adaptaciones y combinaciones de las diversas características de las modalidades específicas descritas pueden ser practicadas sin apartarse del alcance de la invención tal como se establece en las reivindicaciones.

Claims (20)

NOVEDAD DE LA INVENCION Habiendo descrito el presente invento, se considera como una novedad y, por lo tanto, se reclama como prioridad lo contenido en las siguientes: REIVINDICACIONES
1. - Un sistema de multiplexión de dirección de memoria de puerto pseudo-doble que comprende: un seguro de dirección de puerto de lectura que opera para mantener una dirección de lectura en respuesta a una señal de reloj externo; un seguro de dirección de puerto de escritura que opera para mantener una dirección de escritura en respuesta a una señal de reloj externo; un circuito de control que controla el acceso de memoria de lectura/escritura con base en el monitoreo de una primera operación de memoria; y un multiplexor que conmuta entre una dirección de lectura mantenida y una operación de escritura mantenida en respuesta a una señal de conmutación del circuito de control .
2. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 1, caracterizado porque la primera operación de memoria es una operación de lectura de memoria.
3. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 2, caracterizado porque el seguro de dirección de puerto de lectura se libera después de la operación de lectura.
4. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 3, caracterizado porque el seguro de dirección de puerto de escritura permanece asegurado después de la operación de lectura.
5. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 4, caracterizado porque la dirección del puerto de escritura se libera después de una operación de escritura .
6. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 1, caracterizado porque el circuito de control comprende un circuito de retardo de tiempo propio que crea un retardo de temporización propia, el circuito de control asevera la señal de reloj interno después que el retardo de temporización propia inicia una segunda operación de memoria.
7. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 2, caracterizado porque el circuito de control comprende un circuito de rastreo de tiempo propio que inicia la generación de la señal de conmutación en respuesta a la terminación detectada de dicha operación de lectur .
8. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 7, caracterizado porque la terminación detectada está basada en el monitoreo de una línea de bits de demostración.
9. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 1, caracterizado porque dicho circuito de control opera para identificar los modos de operación de lectura/escritura, solo lectura y solo lectura.
10. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 2, caracterizado porque el circuito de control avanza una temporización de una operación de escritura en respuesta a una ausencia de una solicitud de lectura .
11. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 1, caracterizado porque la primera operación de memoria es una operación de escritura.
12.- El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 2, caracterizado porque dicho multiplexor opera para mantener una condición por omisión en donde dicha dirección de lectura es transmitida a dicha unidad de dirección de memoria.
13.- El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 2, que además comprende un pre-decodificador que recibe la dirección de escritura mantenida después que la operación de lectura está al menos sustancialmente completa.
14. - El sistema de multiplexión de dirección de memoria de puerto pseudo-doble de conformidad con la reivindicación 13, que además comprende una puerta que recibe la dirección de escritura desde el pre-decodificador antes de recibir una segunda aseveración de una señal de reloj interno, una primera aseveración de la señal de reloj interno responde a la señal de reloj externo.
15. - Un método para controlar una aplicación de una señal de dirección a una memoria que comprende: detectar las solicitudes de lectura y escritura; en respuesta a una solicitud de lectura en la ausencia de una solicitud de escritura, proporcionar una dirección de lectura a un componente de memoria; en respuesta a una solicitud de escritura en la ausencia de una solicitud de lectura, proporcionar una dirección de escritura a dicho componente de memoria; y en respuesta tanto a una solicitud de lectura como a una solicitud de escritura que e va a ejecutar durante un ciclo de reloj sencillo, i) suministrar dicha dirección de lectura a dicho componente de memoria, ii) con base en el monitoreo de una operación de lectura, determinar un tiempo dentro de dicho ciclo de reloj sencillo para suministrar dicha dirección de escritura a dicho componente de memoria, y iii) conmutar entre dicha dirección de lectura y dicha dirección de escritura para así proporcionar dicha dirección de escritura a dicho componente de memoria en el tiempo determinado.
16.- El método de conformidad con la reivindicación 15, caracterizado porque dicha determinación incluye detectar una condición de una línea de bits de demostración .
17.- El método de conformidad con la reivindicación 15, caracterizado porque dicha determinación incluye detectar una terminación de una operación de lectura .
18. - El método de conformidad con la reivindicación 15, caracterizado porque, en respuesta tanto a dicha solicitud de lectura como a dicha solicitud de escritura para que sean ejecutadas durante dicho ciclo de reloj sencillo, dichas direcciones de escritura y lectura son almacenadas en seguros de dirección de puerto de lectura y escritura respectivos durante un primer periodo y, durante un periodo inmediatamente posterior, solo dicha dirección de escritura es almacenada en dicho seguro de dirección de puerto de escritura y dicho seguro de dirección de puerto de lectura es liberado.
19.- El método de conformidad con la reivindicación 15, que además comprende generar una señal de reloj interno que tiene una frecuencia dependiendo de si dichas solicitudes de lectura y escritura están presentes durante un periodo de tiempo inicial o únicamente una de dicha solicitud de lectura y escritura está presente durante dicho periodo de tiempo inicial.
20.- El método de conformidad con la reivindicación 15, que además comprende generar una señal de reloj interno que tiene un periodo que depende de si únicamente una solicitud de escritura está presente durante dicho periodo de tiempo inicial.
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