CN114550770B - 一种双端口sram控制电路及其控制方法 - Google Patents
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Abstract
本发明公开了一种双端口SRAM控制电路及其控制方法，该电路包括：时钟侦测模块，在第一端口时钟到来后触发工作，侦测第二端口时钟到来的上升沿，产生时钟重叠标志信号输出给地址比较模块；信号锁存模块，分别在每个端口时钟上升沿锁存地址信号及读写使能信号，并将锁存的锁存地址信号和锁存的锁存读写使能信号输出给地址比较模块；地址比较模块，用于将锁存的锁存读写标志信号经过逻辑判断输出四选一的标志信号，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作；读写控制模块、写读控制模块、写写控制模块以及读读控制模块，根据所述地址比较模块输出的标志信号工作。
Description
技术领域
本发明涉及芯片设计技术领域，特别是涉及一种双端口SRAM(Static Random-Access Memory，静态随机存取存储器)控制电路及其控制方法。
背景技术
图1(a)为双端口SRAM中典型的8管存储单元(8T bitcell，8管位元)结构，其中，PPU1、NPD1组成第一反相器，PPU2、NPD2组成第二反相器，两个反相器组成一对交叉耦合的反相器，即两个反相器的输出端(漏极)分别连接至另一个反相器的输入端(栅极)，该对交叉耦合的反相器构成一个存储单元(bitcell，位元)，NMOS传输管NPG1～2组成A端口控制开关，NMOS传输管NPG3～4组成B端口控制开关，字线WLA、WLB分别连接A端口、B端口控制开关的栅极，NMOS传输管NPG1/NPG2、NMOS传输管NPG3/NPG4的漏极分别为A端口位线正端BPA/位线负端BNA、B端口位线正端BPB/位线负端BNB。一对交叉耦合的反相器用于存储数据，A、B两个端口分别通过各自字线WLA、WLB控制的一对传输管连接到位线，进行读写操作。当两对传输管均打开时，可能同时改写、读取存储单元(bitcell)存储的数据。
由于8T bitcell结构的限制，现有技术中，双端口SRAM当A、B端口选中地址ADRA、ADRB相同且时钟重叠时，禁止一个端口读操作、一个端口写操作，或两个端口同时写操作。两个端口的时钟信号上升沿存在恢复时间(recovery time)的时序间隔要求，如图1(b)。另外，虽然允许两个端口同时读操作，但由于此情况下每个传输管的Iread读电流减小，影响读出时间。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种双端口SRAM控制电路及其控制方法，以解决现有技术中双端口SRAM在选中相同地址时存在的读写/写写冲突及recovery time时序限制等问题，去除同一地址不可同时读写/写写的限制，解除对使用者的时钟设定recovery time限制，提高应用的灵活性，并实现降低功耗的目的。
为达上述及其它目的，本发明提出一种双端口SRAM控制电路，包括：
时钟侦测模块，在第一端口时钟到来后触发工作，侦测第二端口时钟到来的上升沿，产生时钟重叠标志信号输出给地址比较模块；
信号锁存模块，分别在每个端口时钟上升沿锁存地址信号及读写使能信号，并将锁存的锁存地址信号和锁存的锁存读写使能信号输出给地址比较模块；
地址比较模块，用于将锁存的锁存读写标志信号经过逻辑判断输出四选一的标志信号，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作；
读写控制模块，用于根据所述地址比较模块输出的读写标志信号启动读写时钟输出；
写读控制模块，用于根据所述地址比较模块输出的写读标志信号启动写读时钟输出；
写写控制模块，用于根据所述地址比较模块输出的写写标志信号启动写写时钟输出，并进一步判断两端口写入数据值，根据两端口写入数据值的情况控制两端口写操作；
读读控制模块，用于根据所述地址比较模块输出的读读标志信号启动读读时钟输出；
多路选择，用于选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出。
优选地，所述读写控制模块、写读控制模块、写写控制模块、读读控制模块产生相应的时钟和控制信号作用于两端口的写模块、读模块及输出模块，完成相应的读、写、输出操作。
优选地，所述第一端口为时钟上升沿到来较早的端口，第二端口为时钟上升沿到来较晚的端口。
优选地，所述地址比较模块持续接收时钟上升沿锁存到的地址，等待接收到时钟重叠标志信号后，比较两端口地址是否相同，若两端口地址不相同，则两端口正常独立工作，返回时钟侦测状态，等待下一次判定；若两端口地址相同，则开启后续操作。
优选地，当所述地址比较模块输出的读写标志信号为高时，所述读写控制模块先输出第一端口读写时钟进行读操作，然后在第一端口对应的读模块中灵敏放大器SA采集位线电压后输出第二端口读写时钟进行写操作。
优选地，所述读写控制模块使用第一端口SA使能信号调制第二端口时钟，在读模块开始工作前对第二端口时钟斩波；读模块工作后时钟恢复，即可开始第二端口写操作。
优选地，当所述地址比较模块输出的写读标志信号为高时，所述写读控制模块在第一端口输出写读时钟使第一端口写操作正常进行，并输出控制信号使第二端口跳过读操作，直接从第一端口的写模块提取数据DPA/DNA、DPB/DNB直接传输至第二端口的输出模块。
优选地，当所述地址比较模块输出的写写标志信号为高时所述写写控制模块启动写写时钟输出，并进一步判断两端口写入数据值，若两端口写入数据值相同，则只在第一端口输出写写时钟使第一端口写操作正常进行，而在第二端口不输出写写时钟使第二端口不进行写操作，若两端口写入数据值相反，则输出控制信号强制结束第一端口写操作，并输出第二端口写写时钟开始第二端口写操作。
优选地，当所述地址比较模块输出的读读标志信号为高时，所述读读控制模块输出第一端口读读时钟进行第一端口读出操作，并输出控制信号使第二端口不进行读操作，而直接从第一端口对应的读模块的输出端读取数据。
为达到上述目的，本发明还提供一种双端口SRAM控制电路的控制方法，包括如下步骤：
步骤S1，利用时钟侦测模块在第一端口时钟到来后触发工作，侦测第二端口时钟到来的上升沿，产生时钟重叠标志信号输出给地址比较模块，并利用信号锁存模块分别在每个端口时钟上升沿锁存地址信号及读写使能信号，并将锁存的锁存地址信号和锁存的锁存读写使能信号输出给地址比较模块；
步骤S2，利用地址比较模块将锁存的锁存读写标志信号经过逻辑判断输出四选一的标志信号，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作；
步骤S3，利用多路选择选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出，以便两端口的读模块、写模块及输出模块，在该读写控制模块、写读控制模块、写写控制模块、读读控制模块输出的时钟和控制信号的控制下进行相应的读、写、输出操作。
与现有技术相比，本发明一种双端口SRAM控制电路及其控制方法，解决了现有技术中双端口SRAM在选中相同地址时存在的读写/写写冲突及recovery time时序限制等问题，去除同一地址不可同时读写/写写的限制，解除对使用者的时钟设定recovery time限制，提高了应用的灵活性，并实现了降低功耗的目的。
附图说明
图1(a)为现有技术双端口SRAM中典型的8管存储单元(8T bitcell)结构；
图1(b)现有技术时钟信号恢复时间(recovery time)时序间隔要求示意图；
图2为本发明一种双端口SRAM控制电路的电路结构图；
图3为本发明一种双端口SRAM控制电路的控制方法流程图；
图4为本发明具体实施例的流程图；
图5为本发明实施例的波形图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种双端口SRAM控制电路的电路结构图。如图2所示，本发明一种双端口SRAM控制电路，包括时钟侦测模块10、信号锁存模块20、地址比较模块30、读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70、多路选择80、写模块90、读模块(含灵敏放大器SA)100、输出模块110。其中，读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70产生相应的时钟和控制信号作用于A端口与B端口的写模块90、读模块(含灵敏放大器SA)100及输出模块110完成读写操作。
其中，时钟侦测模块10，在第一端口(时钟上升沿到来较早的端口)时钟到来后触发工作，侦测第二端口(时钟上升沿到来较晚的端口)时钟到来的上升沿，产生时钟重叠标志信号(CLK_OVERLAP)输出给地址比较模块30。
信号锁存模块20，分别在每个端口时钟上升沿锁存地址信号(ADRA,ADRB)及读写使能信号(WEA,WEB)，并将锁存的锁存地址信号(ADRA_LATCH,ADRB_LATCH)和锁存的锁存读写使能信号(WEA_LATCH,WEB_LATCH)输出给地址比较模块30。
地址比较模块30，用于将锁存的锁存读写标志信号(ADRA_LATCH,ADRB_LATCH)经过逻辑判断输出四选一的标志信号即读写标志信号RW_flag、写读标志信号WR_flag、写写标志信号WW_flag、读读标志信号RR_flag，以控制读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70之一工作，具体地，地址比较模块30持续接收时钟上升沿锁存到的地址，等待接收到时钟重叠标志信号后，比较两端口(AB端口)地址是否相同，若两端口地址不相同，则两端口正常独立工作，返回时钟侦测状态，等待下一次判定；若两端口地址相同，则开启后续操作。
读写控制模块40，用于在读操作端口时钟早于写操作端口时钟时，即地址比较模块30输出的读写标志信号RW_flag为高时启动读写时钟CLKA_rw、CLKB_rw输出，即读写控制模块40先输出第一端口读写时钟进行读操作，然后在第一端口对应的读模块中灵敏放大器SA采集位线电压后输出第二端口读写时钟进行写操作。读操作一般分为存储单元位线放电阶段、灵敏放大器SA读出阶段及数据输出阶段。在灵敏放大器SA开始工作时，位线与灵敏放大器SA的连接就会被关断，即存储单元与读电路断开。因此，读写控制模块使用第一端口SA使能信号调制第二端口时钟，在灵敏放大器SA开始工作前对第二端口时钟斩波；灵敏放大器SA工作后时钟恢复，即可开始第二端口写操作。
写读控制模块50，用于在写操作端口时钟早于读操作端口时钟时，即地址比较模块30输出的写读标志信号WR_flag为高时启动写读时钟CLKA_wr、CLKB_wr输出，即在第一端口输出写读时钟使第一端口写操作正常进行，并输出控制信号使第二端口跳过读操作，直接从第一端口的写模块提取数据DPA/DNA、DPB/DNB直接传输至第二端口的输出模块110。
写写控制模块60，用于在两端口均进行写操作时，即地址比较模块30输出的写写标志信号WW_flag为高时启动写写时钟CLKA_ww、CLKB_ww输出，并进一步判断两端口写入数据值，若两端口写入数据值相同，则只在第一端口输出写写时钟使第一端口写操作正常进行，而在第二端口不输出写写时钟使第二端口不进行写操作，若两端口写入数据值相反，则输出控制信号强制结束第一端口写操作，并输出第二端口写写时钟开始第二端口写操作。
读读控制模块70，用于在两端口均进行读操作时，即地址比较模块30输出的读读标志信号RR_flag为高时启动读读时钟CLKA_rr、CLKB_rr输出，即输出第一端口读读时钟进行第一端口读出操作，并输出控制信号使第二端口不进行读操作，而直接从第一端口SA的输出端QPA/QNA或QPB/QNB读取数据。
多路选择80，用于选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出。
读模块90、写模块100、输出模块110，用于在前述四种控制模块(读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70)输出的时钟(经多路选择80选择、缓冲)和控制信号的控制下进行相应的读、写、输出操作。
A端口时钟CLKA、A端口地址ADRA、A端口读写使能信号WEA以及B端口时钟CLKB、B端口地址ADRB、B端口读写使能信号WEB连接至信号锁存模块20的输入端，A端口时钟CLKA以及B端口时钟CLKB还连接至时钟侦测模块10的输入端，信号锁存模块20输出的A端口的锁存地址信号ADRA_LATCH、B端口的锁存地址信号ADRB_LATCH以及A端口的锁存读写使能信号WEA_LATCH、B端口的锁存读写使能信号WEB_LATCH连接至地址比较模块30的数据输入端，时钟侦测模块10输出的时钟重叠信号CLK_OVERLAP连接至地址比较模块30的控制输入端；地址比较模块30输出的读写标志信号RW_flag、写读标志信号WR_flag、写写标志信号WW_flag、读读标志信号RR_flag分别连接至读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70的控制输入端以选定四者之一工作，信号锁存模块20输出的锁存A端口时钟CLKA_DELAY以及锁存B端口时钟CLKB_DELAY连接至读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70的时钟输入端，读出使能信号EN_SA连接至读写控制模块40的另一控制输入端；读写控制模块40输出的A端口读写时钟CLKA_rw/B端口CLKB_rw、写读控制模块50输出的A端口写读时钟CLKA_wr/B端口CLKB_wr、写写控制模块60输出的A端口写写时钟CLKA_ww/B端口CLKB_ww、读读控制模块70输出的A端口读读时钟CLKA_rr/B端口CLKB_rr连接至多路选择80的输入端，多路选择80将选定工作的模块输出的时钟予以缓冲输出得到A端口整合时钟CLKA_int和B端口整合时钟CLKB_int，A端口整合时钟CLKA_int连接至A端口写模块90/读模块100，B端口整合时钟CLKB_int连接至B端口写模块90/读模块100；A端口读模块100的数据输出QPA/QNA和B端口写模块90的数据输入DPB/DNB连接至A端口输出模块110的第一和第二输入端，B端口读模块100的数据输出QPB/QNB和A端口写模块90的数据输入DPA/DNA连接至B端口输出模块110的第一和第二输入端，A端口输出模块110的第一输出DOA为存储单元数据输出端口，其另一输出DOA_int连接至B端口输出模块110的第三输入端，B端口输出模块110的第一输出DOB为存储单元数据输出端口，其另一输出DOB_int连接至A端口输出模块110的第三输入端。
A端口和B端口其他读写控制信号如读写使能信号、地址译码与现有技术一致，本发明仅描述不同于现有技术的时钟信号流和数据流。
在存在同时读/写(时钟重叠信号CLK_OVERLAP为高)同一存储单元(地址相同的存储单元)时地址比较模块30的输出读写标志信号RW_flag、写读标志信号WR_flag、写写标志信号WW_flag、读读标志信号RR_flag之一为高，该高电平控制读写控制模块40、写读控制模块50、写写控制模块60、读读控制模块70四者之一工作输出对应的时钟CLKA_xx/CLKB_xx，xx为r或w。
可见，在本发明中，写读控制模块节省第二端口的读操作功耗；写写控制模块节省第二端口(写入数据相同时)或第一端口(写入数据不同时)的写操作功耗和写操作时间；读读控制模块不仅节省第二端口的读操作功耗，还能缩短第二端口读出时间。
图3为本发明一种双端口SRAM控制电路的控制方法流程图，图4为本发明具体实施例的流程图。如图3及图4所示，本发明一种双端口SRAM控制电路的控制方法，包括如下步骤：
步骤S1，利用时钟侦测模块10，在第一端口(时钟上升沿到来较早的端口)时钟到来后触发工作，侦测第二端口(时钟上升沿到来较晚的端口)时钟到来的上升沿，产生时钟重叠标志信号(CLK_OVERLAP)输出给地址比较模块，并利用信号锁存模块分别在每个端口时钟上升沿锁存地址信号(ADRA,ADRB)及读写使能信号(WEA,WEB)，并将锁存的锁存地址信号(ADRA_LATCH,ADRB_LATCH)和锁存的锁存读写使能信号(WEA_LATCH,WEB_LATCH)输出给地址比较模块。
步骤S2，利用地址比较模块将锁存的锁存读写标志信号(ADRA_LATCH,ADRB_LATCH)经过逻辑判断输出四选一的标志信号即读写标志信号RW_flag、写读标志信号WR_flag、写写标志信号WW_flag、读读标志信号RR_flag，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作，具体地，地址比较模块持续接收时钟上升沿锁存到的地址，等待接收到时钟重叠标志信号后，比较两端口(AB端口)地址是否相同，若两端口地址不相同，则两端口正常独立工作，返回时钟侦测状态，等待下一次判定；若两端口地址相同，则开启后续操作。
具体地，读写控制模块在读操作端口时钟早于写操作端口时钟时启动读写时钟CLKA_rw、CLKB_rw输出，即读写控制模块先输出第一端口读写时钟进行读操作，然后在第一端口对应的读模块中灵敏放大器SA采集位线电压后输出第二端口读写时钟进行写操作。读操作一般分为存储单元位线放电阶段、灵敏放大器SA读出阶段及数据输出阶段。在灵敏放大器SA开始工作时，位线与灵敏放大器SA的连接就会被关断，即存储单元与读电路断开。因此，读写控制模块使用第一端口SA使能信号调制第二端口时钟，在灵敏放大器SA开始工作前对第二端口时钟斩波；灵敏放大器SA工作后时钟恢复，即可开始第二端口写操作。
写读控制模块在写操作端口时钟早于读操作端口时钟时启动写读时钟CLKA_wr、CLKB_wr输出，即在第一端口输出写读时钟使第一端口写操作正常进行，并输出控制信号使第二端口跳过读操作，直接从第一端口的写模块提取数据DPA/DNA、DPB/DNB直接传输至第二端口的输出模块。
写写控制模块在两端口均进行写操作时，启动写写时钟CLKA_ww、CLKB_ww输出，并进一步判断两端口写入数据值，若两端口写入数据值相同，则只在第一端口输出写写时钟使第一端口写操作正常进行，而在第二端口不输出写写时钟使第二端口不进行写操作，若两端口写入数据值相反，则输出控制信号强制结束第一端口写操作，并输出第二端口写写时钟开始第二端口写操作。
读读控制模块在两端口均进行读操作时启动读读时钟CLKA_rr、CLKB_rr输出，即输出第一端口读读时钟进行第一端口读出操作，并输出控制信号使第二端口不进行读操作，而直接从第一端口SA的输出端QPA/QNA或QPB/QNB读取数据。
步骤S3，利用多路选择选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出，以便AB端口的读模块90、写模块100、输出模块，在该读写控制模块、写读控制模块、写写控制模块、读读控制模块输出的时钟和控制信号的控制下进行相应的读、写、输出操作。
实施例
在本发明中，A、B端口时钟CLKA与CLKB有两种情况：1)CLKA上升沿早于CLKB上升沿；2)CLKB上升沿早于CLKA上升沿。本实施例均以第一种情况展开描述，第二种可同理推之。
图5为本实施例的波形图。如图5所示，CLKA早于CLKB来临，CLKA上升沿触发时钟侦测模块工作，待CLKB上升沿来临，输出CLK_OVERLAP标志信号。
信号锁存模块，在CLKA上升沿锁存A端口地址和读写标志信号，生成ADRA_LATCH和WEA_LATCH；在CLKB上升沿锁存B端口地址和读写标志信号，生成ADRB_LATCH和WEB_LATCH；
地址比较模块持续接收时钟上升沿锁存到的地址ADRA_LATCH、ADRB_LATCH，等待接收到CLK_OVERLAP标志信号后，比较ADRA_LATCH、ADRB_LATCH是否相同。图5中，ADRA_LATCH＝ADRB_LATCH＝059，产生ADR_EQUAL信号(“1”)开启后续操作。第五周期ADRB_LATCH跳变至123，则ADR_EQUAL变为0。ADR_EQUAL＝1时根据[WEA_LATCH,WEB_LATCH]的数值，生成以表1的标志信号。
表1读写控制译码表
| [WEA_LATCH,WEB_LATCH] | WW_flag | WR_flag | RW_flag | RR_flag |
| 2’b00 | 0 | 0 | 0 | 1 |
| 2’b01 | 0 | 0 | 1 | 0 |
| 2’b10 | 0 | 1 | 0 | 0 |
| 2’b11 | 1 | 0 | 0 | 0 |
1、同一地址读写冲突的控制
图5中第一周期，读操作端口时钟早于写操作端口时钟，RW_flag＝1，读写控制模块启动。读写控制模块使用A端口EN_SA使能信号(即图5中倒数第四行v(saena))调制B端口时钟CLKB，在A端口SA开始工作前对CLKB斩波；SA工作后时钟恢复，即可开始B端口写操作。
2、同一地址写读冲突的控制
图5中第二周期，写操作端口时钟早于读操作端口时钟，WR_flag＝1，写读控制模块启动。A端口写操作正常进行；B端口跳过读操作，从A端口的写模块提取数据DPA/DNA直接传输至B端口输出模块，读出数据DOB。
3、同一地址写操作的优化
图5中第三周期，两端口均进行写操作，WW_flag＝1，写写控制模块启动。写写控制模块中判断两端口若写相同值，则B端口无需再进行写操作；两端口若写相反值，强制结束A端口写操作，开始B端口写操作。
4、同一地址读操作的优化
图5中第四周期，两端口均进行读操作，RR_flag＝1，读读控制模块启动。B端口无需再进行读操作，直接从A端口SA输出QPA/QNA读取数据DOB。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (10)
1.一种双端口SRAM控制电路，包括：
时钟侦测模块，在第一端口时钟到来后触发工作，侦测第二端口时钟到来的上升沿，产生时钟重叠标志信号输出给地址比较模块；
信号锁存模块，分别在每个端口时钟上升沿锁存地址信号及读写使能信号，并将锁存的锁存地址信号和锁存的锁存读写使能信号输出给地址比较模块；
地址比较模块，用于将锁存的锁存读写标志信号经过逻辑判断输出四选一的标志信号，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作；
读写控制模块，用于根据所述地址比较模块输出的读写标志信号启动读写时钟输出；
写读控制模块，用于根据所述地址比较模块输出的写读标志信号启动写读时钟输出；
写写控制模块，用于根据所述地址比较模块输出的写写标志信号启动写写时钟输出，并进一步判断两端口写入数据值，根据两端口写入数据值的情况控制两端口写操作；
读读控制模块，用于根据所述地址比较模块输出的读读标志信号启动读读时钟输出；
多路选择，用于选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出。
2.如权利要求1所述的一种双端口SRAM控制电路，其特征在于，所述读写控制模块、写读控制模块、写写控制模块、读读控制模块产生相应的时钟和控制信号作用于两端口的写模块、读模块及输出模块，完成相应的读、写、输出操作。
3.如权利要求2所述的一种双端口SRAM控制电路，其特征在于：所述第一端口为时钟上升沿到来较早的端口，第二端口为时钟上升沿到来较晚的端口。
4.如权利要求3所述的一种双端口SRAM控制电路，其特征在于：所述地址比较模块持续接收时钟上升沿锁存到的地址，等待接收到时钟重叠标志信号后，比较两端口地址是否相同，若两端口地址不相同，则两端口正常独立工作，返回时钟侦测状态，等待下一次判定；若两端口地址相同，则开启后续操作。
5.如权利要求4所述的一种双端口SRAM控制电路，其特征在于：当所述地址比较模块输出的读写标志信号为高时，所述读写控制模块先输出第一端口读写时钟进行读操作，然后在第一端口对应的读模块中灵敏放大器采集位线电压后输出第二端口读写时钟进行写操作。
6.如权利要求5所述的一种双端口SRAM控制电路，其特征在于：所述读写控制模块使用第一端口SA使能信号调制第二端口时钟，在读模块开始工作前对第二端口时钟斩波；读模块工作后时钟恢复，即可开始第二端口写操作。
7.如权利要求5所述的一种双端口SRAM控制电路，其特征在于：当所述地址比较模块输出的写读标志信号为高时，所述写读控制模块在第一端口输出写读时钟使第一端口写操作正常进行，并输出控制信号使第二端口跳过读操作，直接从第一端口的写模块提取数据DPA/DNA、DPB/DNB直接传输至第二端口的输出模块。
8.如权利要求5所述的一种双端口SRAM控制电路，其特征在于：当所述地址比较模块输出的写写标志信号为高时所述写写控制模块启动写写时钟输出，并进一步判断两端口写入数据值，若两端口写入数据值相同，则只在第一端口输出写写时钟使第一端口写操作正常进行，而在第二端口不输出写写时钟使第二端口不进行写操作，若两端口写入数据值相反，则输出控制信号强制结束第一端口写操作，并输出第二端口写写时钟开始第二端口写操作。
9.如权利要求5所述的一种双端口SRAM控制电路，其特征在于：当所述地址比较模块输出的读读标志信号为高时，所述读读控制模块输出第一端口读读时钟进行第一端口读出操作，并输出控制信号使第二端口不进行读操作，而直接从第一端口对应的读模块的输出端读取数据。
10.一种基于权利要求1至9中任一项所述的双端口SRAM控制电路的控制方法，包括如下步骤：
步骤S1，利用时钟侦测模块在第一端口时钟到来后触发工作，侦测第二端口时钟到来的上升沿，产生时钟重叠标志信号输出给地址比较模块，并利用信号锁存模块分别在每个端口时钟上升沿锁存地址信号及读写使能信号，并将锁存的锁存地址信号和锁存的锁存读写使能信号输出给地址比较模块；
步骤S2，利用地址比较模块将锁存的锁存读写标志信号经过逻辑判断输出四选一的标志信号，以控制读写控制模块、写读控制模块、写写控制模块、读读控制模块之一工作；
步骤S3，利用多路选择选择当前工作的读写控制模块、写读控制模块、写写控制模块或读读控制模块的读或写时钟予以缓冲输出，以便两端口的读模块、写模块及输出模块，在该读写控制模块、写读控制模块、写写控制模块、读读控制模块输出的时钟和控制信号的控制下进行相应的读、写、输出操作。
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