CN103065670A - 双端口存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种双端口存储器，其包括：第一单端口存储器，用于存储所述双端口存储器的偶数地址的数据；第二单端口存储器，用于存储所述双端口存储器的奇数地址的数据，其中，当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。本发明还提供一种利用单端口存储器制造双端口存储器的方法。根据本发明的双端口存储器实现了典型的双端口存储器的功能，并且在保持存储容量和速度不变的同时，能够减少芯片面积。

Description

双端口存储器及其制造方法
技术领域
本发明涉及存储器及其制造方法，特别是具有双端口的存储器及其制造方法。
背景技术
存储器按照读取数据的方式不同可分为单端口存储器和双端口存储器。与单端口存储器相比，双端口存储器由于具有两组相互独立的读写控制线路而能够进行高速存取操作，因此在与计算机相关的领域中被广泛地采用。例如，双端口RAM和FIFO即为用于主机与外部设备之间、多个主机之间通信的两种双端口存储器。然而，由于采用两组独立的读写控制线路，双端口存储器占用较大的芯片面积，从而导致包含双端口存储器的电路器件具有较高的制造成本。
发明内容
本发明要解决的技术问题在于提供一种双端口存储器，其在具有高速存取功能的同时，减少芯片占用面积。
本发明提供一种双端口存储器，其包括第一单端口存储器，用于存储所述双端口存储器的偶数地址的数据；第二单端口存储器，用于存储所述双端口存储器的奇数地址的数据，其中，当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。
所述双端口存储器还包括数据选择器电路，该电路包括：第一对数据选择器，其中，每个数据选择器用于选择外部读操作使能信号或外部写操作使能信号，以向所述第一单端口存储器或所述第二单端口存储器提供使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第二对数据选择器，其中，每个数据选择器用于选择外部写操作使能信号或写屏蔽信号，以向所述第一单端口存储器或所述第二单端口存储器提供写使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第三对数据选择器，其中，每个数据选择器用于根据外部读地址或外部写地址向所述第一单端口存储器或所述第二单端口存储器提供读写地址，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第四数据选择器，用于选择输出所述第一单端口存储器的读数据输出和所述第二单端口存储器的读数据输出两者之一。
所述第三对数据选择器根据所述外部读地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供读地址，所述第三对数据选择器根据所述外部写地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供写地址。
当同时对所述双端口存储器的奇偶地址进行操作时，每对数据选择器之间选择输入端的信号彼此相反。
所述双端口存储器还包括触发器，用于向所述第四数据选择器提供选择信号。
在所述双端口存储器中，所述数据选择器电路的选择信号由读写地址的奇偶决定。
所述数据选择器电路的所述选择信号可以根据外部读地址的最低位以及外部写地址的最低位得到。
本发明还提供一种利用单端口存储器制造双端口存储器的方法，其中，提供第一单端口存储器，用于存储偶数地址的数据；提供第二单端口存储器，用于存储奇数地址的数据；当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。
所述方法还包括提供数据选择器电路，该电路包括：第一对数据选择器，其中，每个数据选择器用于选择外部读操作使能信号或外部写操作使能信号，以向所述第一单端口存储器或所述第二单端口存储器提供使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第二对数据选择器，其中，每个数据选择器用于选择外部写操作使能信号或写屏蔽信号，以向所述第一单端口存储器或所述第二单端口存储器提供写使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第三对数据选择器，其中，每个数据选择器用于根据外部读地址或外部写地址向所述第一单端口存储器或所述第二单端口存储器提供读写地址，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；第四数据选择器，用于选择输出所述第一单端口存储器的读数据输出和所述第二单端口存储器的读数据输出两者之一。
所述第三对数据选择器根据所述外部读地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供读地址，所述第三对数据选择器根据所述外部写地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供写地址。
当同时对所述双端口存储器的奇偶地址进行操作时，每对数据选择器之间选择输入端的信号彼此相反。
所述方法还包括提供触发器，用于向所述第四数据选择器提供选择信号。
在所述方法中，所述数据选择器电路的选择信号由读写地址的奇偶决定。
所述数据选择器电路的所述选择信号可以根据外部读地址的最低位以及外部写地址的最低位得到。
与现有技术相比，本发明的双端口存储器包括两个单端口存储器，因此，本发明双端口存储器具有典型的双端口存储器的功能，同时与典型的双端口存储器相比，在保持存储容量和速度不变的同时，能够减少芯片占用面积。
附图说明
下面结合附图说明本发明的优选实施例。附图中：
图1(A)表示典型的单端口存储器的物理结构图；
图1(B)表示典型的双端口存储器的物理结构图；
图1(C)表示图1(B)所示的双端口存储器的工作时序图；
图2表示本发明的双端口存储器的原理示意图；
图3表示本发明实施例的双端口存储器的物理结构图；
图4表示本发明实施例的双端口存储器的工作时序图；
图5(A)-5(D)表示用于本发明实施例双端口存储器的数据选择器选择信号产生电路的逻辑示意图。
具体实施方式
图1(A)示出典型的单端口存储器的物理结构图。该单端口存储器包括：时钟信号端CLK、片选使能信号端CEN、写使能信号端WEN、读写地址输入端A、写数据输入端D、读数据输出端Q。在对该单端口存储器进行读写操作时，片选使能信号端CEN保持为低电平。当对该单端口存储器进行读操作时，向读写地址输入端A输入地址，读数据输出端Q在下一个时钟周期输出该地址中的数据。当对该单端口存储器进行写操作时，写使能信号端WEN为低电平，从读写地址输入端A输入地址，通过写数据输入端D向该地址写入数据。
图1(B)示出典型的双端口存储器的物理结构图。图1(C)是图1(B)所示的双端口存储器的工作时序图。以下结合图1(B)和图1(C)进行描述。该双端口存储器包括：读操作时钟信号端CLKA、读操作使能信号端CENA、读操作地址输入端AA、读操作数据输出端QA、写操作时钟信号端CLKB、写操作使能信号端CENB、写操作地址输入端AB和写操作数据输入端DB。当对该双端口存储器进行读取操作时，读操作使能信号端CENA为低电平，向读操作地址输入端AA输入地址，然后读操作数据输出端QA在下一个时钟周期输出该地址中的数据。当对该双端口存储器进行写操作时，写操作使能信号端CENB为低电平，向写操作地址输入端AB输入地址，通过写操作数据输入端DB向该地址写入数据。在上述双端口存储器中，上述读操作和写操作可以同步进行，因此能够提高存储器的访问速度。
图2是本发明的双端口存储器的原理示意图。当使用双端口存储器同步存取数据时，可以使同步存取的读地址和写地址保持某种关系，例如，当读取偶地址时，同步写入奇地址；当写入偶地址时，同步读取奇地址。因此，如图2所示，双端口存储器被物理地分割成偶地址单端口存储器和奇地址单端口存储器。偶地址单端口存储器存储双端口存储器的偶数地址的数据。奇地址单端口存储器存储双端口存储器的奇数地址的数据。具体说明如下：双端口存储器的读写操作地址为一奇一偶，即，当读地址为偶地址时，一方面通过数据选择器将偶地址送给偶地址单端口存储器来进行读操作，同时通过数据选择器将奇地址送给奇地址单端口存储器来进行写操作。反之，当读地址为奇地址时，一方面通过数据选择器将奇地址送给奇地址单端口存储器来进行读操作，同时通过数据选择器将偶地址送给偶地址单端口存储器来进行写操作。
图3是根据本发明的双端口存储器的物理结构图。下面参照图3对其内部的奇地址单端口存储器和偶地址单端口存储器的各端口与双端口存储器的外部端口的关系进行描述。
偶地址单端口存储器302和奇地址单端口存储器301的时钟信号端CLK与双端口存储器300的外部操作时钟信号端CLK相连，偶地址单端口存储器302和奇地址单端口存储器301的写数据输入端D与双端口存储器300的外部写操作数据输入端DB相连。
偶地址单端口存储器302和奇地址单端口存储器301的片选使能信号端CEN的信号由双端口存储器300的外部读操作使能信号端CENA的信号和外部写操作使能信号端CENB的信号通过一对数据选择器304、303二选一得到(偶地址单端口存储器302与数据选择器304相连，奇地址单端口存储器301与数据选择器303相连)。从而，无论对偶地址单端口存储器302还是对奇地址单端口存储器301进行读操作或者写操作，均保持该偶地址单端口存储器302和奇地址单端口存储器301的片选使能信号端CEN有效。
偶地址单端口存储器302和奇地址单端口存储器301的写使能信号端WEN的信号由双端口存储器300的外部写操作使能信号端CENB的信号和写屏蔽信号，如高电平1，通过一对数据选择器306、305二选一得到(偶地址单端口存储器302与数据选择器306相连，奇地址单端口存储器301与数据选择器305相连)。即，当该偶地址单端口存储器302或奇地址单端口存储器301进行写操作时，则外部写操作使能信号端CENB的信号送至偶地址单端口存储器302或奇地址单端口存储器301的写使能信号端WEN，否则利用高电平屏蔽该写使能信号端WEN。
偶地址单端口存储器302和奇地址单端口存储器301的读写地址输入端A的地址数据是由双端口存储器300的外部读操作地址输入端AA的地址数据除以2得到的数据(商)(单端口存储器的存储单元数量是双端口存储器的一半)以及外部写操作地址输入端AB的地址数据除以2得到的数据(商)经一对数据选择器307、308二选一得到(偶地址单端口存储器302与数据选择器308相连，奇地址单端口存储器301与数据选择器307相连)。即，当偶地址单端口存储器302或奇地址单端口存储器301进行读操作时，数据选择器308或307选择外部读操作地址输入端AA的地址数据除以2得到的数据送至偶地址单端口存储器302或奇地址单端口存储器301的读写地址输入端A。当偶地址单端口存储器302或奇地址单端口存储器301进行写操作时，数据选择器308或307选择外部写操作地址输入端AB的地址数据除以2得到的数据送至偶地址单端口存储器302或奇地址单端口存储器301的读写地址输入端A。
偶地址单端口存储器302和奇地址单端口存储器301的读数据输出端Q的读出数据通过数据选择器309二选一送出。当偶地址单端口存储器302进行读操作时，则偶地址单端口存储器302的读数据输出端Q读出的数据送至双端口存储器300的读操作数据输出端QA。当奇地址单端口存储器301进行读操作时，则奇地址单端口存储器301的读数据输出端Q读出的数据送至双端口存储器300的读操作数据输出端QA。
上述数据选择器303-308的选择输入端的选择信号由读写操作地址的奇偶决定。例如，可以将外部读操作地址输入端AA的地址数据的最低位以及外部写操作地址输入端AB的地址数据的最低位经过一定的逻辑运算得到的选择信号送至上述数据选择器303-308的选择输入端。当同时对奇偶地址进行操作时，每对数据选择器(303、304)、(305、306)、(307、308)之间选择输入端的选择信号彼此相反。例如，当写偶地址时，数据选择器304的选择输入端为1，则选中写操作使能信号端CENB的信号送入偶地址单端口存储器302，对偶地址单端口存储器302进行写操作；同时，数据选择器303的选择输入端则为0，选中读操作使能信号端CENA的信号送入奇地址单端口存储器301，对奇地址单端口存储器301进行读操作。
数据选择器309的选择输入端由读操作地址的奇偶决定。当读操作地址为奇地址时，数据选择器309的选择输入端为1，选中奇地址单端口存储器301的输出数据；当读操作地址为偶地址时，数据选择器309的选择输入端为0，选中偶地址单端口存储器302的输出数据。并且，可以通过触发器DFF向数据选择器309提供选择信号。其中，触发器DFF可以以本领域所熟知的各种形式的触发器来实现。以常见的D触发器为例，可以将读操作地址输入端AA的地址数据的最低位(假设地址数据为[00000010]，则最低位为“0”)送至该触发器DFF的输入端D，D触发器的输出端Q的信号则作为数据选择器309的选择信号，从而使得该选择信号通过触发器DFF延后一拍送出(因为读出的数据要在下一个时钟沿来到的时候才能采集到)。
下面结合图3、4以及图5(A)-5(D)对本发明双端口存储器300的工作原理进行描述。
图5(A)-5(D)表示用于本发明实施例双端口存储器的数据选择器选择信号产生电路的逻辑示意图。应当理解，图中所示逻辑电路仅为示例，还可以使用其它逻辑电路产生各个数据选择器的选择信号。
图4是根据本发明的双端口存储器300的工作时序图。如图4所示，奇地址单端口存储器301和偶地址单端口存储器302在相同的外部操作时钟下工作。当对奇地址进行读写操作时，奇地址单端口存储器301工作；当对偶地址进行读写操作时，偶地址单端口存储器302工作。本发明的双端口存储器300既可以分别对奇地址和偶地址进行读写操作，也可以在对奇地址进行读(写)操作的同时，对偶地址进行写(读)操作。
对偶地址进行读操作
当双端口存储器300的外部读操作地址输入端AA为偶地址时，对偶地址进行读操作。此时，外部读操作使能信号端CENA为低电平，外部写操作使能信号端CENB为高电平。
根据图5(A)，对于与偶地址单端口存储器302相连的数据选择器304来说，其选择信号产生过程如下：外部读操作使能信号端CENA为“0”，外部读操作地址输入端AA的最低位AA[0]为“0”，从而或门502的输出为“0”；外部写操作使能信号端CENB为“1”，从而或门504的输出为“1”；或门502以及或门504的输出作为与门506的输入，因此与门506的输出为“0”，即数据选择器304选择外部读操作使能信号端CENA信号送至偶地址单端口存储器302的片选使能信号端CEN，选中偶地址单端口存储器302工作。而对于与奇地址单端口存储器301相连的数据选择器303来说，其选择信号产生过程如下：或门501的输出为“1”，或门503的输出也为“1”，从而使得与门505的输出为“1”，即数据选择器303此时选择外部写操作使能信号端CENB信号送至奇地址单端口存储器301的片选使能信号端CEN端。由于外部写操作使能信号端CENB此时为高电平，因此奇地址单端口存储器301的片选使能信号端CEN无效，奇地址单端口存储器301没有被选中。
根据图5(B)，此时外部写操作地址输入端AB无效，但由于外部写操作使能信号端CENB为高电平，因此与偶地址单端口存储器302相连的数据选择器306的两个输入端都为“1”，也就是说无论写操作地址输入端AB的最低位AB[0]为“1”或“0”，数据选择器306均输出高电平“1”送至偶地址单端口存储器302的写使能信号端WEN，即禁止偶地址单端口存储器302的写操作。
根据图5(C)，由于外部写操作使能信号端CENB为“1”，或非门510的输出为“0”，因此与偶地址单端口存储器302相连的数据选择器308选择外部读操作地址输入端AA的地址数据除以2得到的数据(商)送至偶地址单端口存储器302的读写地址输入端A，从而为偶地址单端口存储器302提供读地址。根据图5(D)，由于外部读操作地址输入端AA的最低位AA[0]为“0”，因此触发器DFF在下一个时钟沿输出“0”，从而使得数据选择器309选择偶地址单端口存储器302的读数据输出端Q的信号作为双端口存储器的读操作数据输出端QA的输出，读出该偶地址下的数据。
类似地，本发明的双端口存储器也可以对奇地址进行上述读操作。
对奇地址进行写操作
当双端口存储器300的外部写操作地址输入端AB为奇地址时，对奇地址进行写操作。此时，外部读操作使能信号端CENA为高电平，外部写操作使能信号端CENB为低电平。
根据图5(A)，对于与奇地址单端口存储器301相连的数据选择器303来说，其选择信号产生过程如下：外部读操作使能信号端CENA为“1”，从而或门501的输出为“1”；外部写操作使能信号端CENB为“0”，外部写操作地址输入端AB的最低为AB[0]为“1”，从而或门503的输出为“1”；或门501与或门503的输出作为与门505的输入，因此与门505的输出为“1”，即数据选择器303选择外部写操作使能信号端CENB信号送至奇单端口存储器301的片选使能信号端CEN，选中奇地址单端口存储器301工作。而对于与偶地址单端口存储器302相连的数据选择器304来说，其选择信号产生过程如下：或门502的输出为“1”，或门504的输出为“0”，从而使得与门505的输出为“0”，即数据选择器304此时选择外部读操作使能信号端CENA信号送至偶地址单端口存储器302的片选使能信号端CEN。由于外部读操作使能信号端CENA此时为高电平，因此偶地址单端口存储器302的片选使能信号端CEN无效，偶地址单端口存储器302没有被选中。
根据图5(B)，由于外部写操作地址输入端AB的最低位AB[0]为“1”，因此与奇地址单端口存储器301相连的数据选择器305选择外部写操作使能信号端CENB信号作为输出送至奇地址单端口存储器301的写使能信号端WEN，允许奇地址单端口存储器301的写操作。
根据图5(C)，由于外部写操作地址输入端AB的最低位AB[0]为“1”，外部写操作使能信号端CENB为“0”，因而与门511的输出为“1”，即与奇地址单端口存储器301相连的数据选择器307选择外部写操作地址输入端AB的地址数据除以2得到的数据(商)送至奇地址单端口存储器301的读写地址输入端A，从而为奇地址单端口存储器301提供写地址。此时外部写操作数据输入端DB的数据送至奇地址单端口存储器301的写数据输入端D，进行写操作。
类似地，本发明的双端口存储器也可以对偶地址进行写操作。
写偶地址/读奇地址
除了上述单独对偶地址、奇地址进行读写操作外，本发明的双端口存储器还可以同时进行读写操作，但是必须保持读操作与写操作地址的奇偶不同。下面举例说明对偶地址进行写操作的同时，对奇地址进行读操作。
外部写操作地址输入端AB为偶地址时，对偶地址进行写操作；外部读操作地址输入端AA为奇地址时，对奇地址进行读操作。此时，外部读操作使能信号端CENA、外部写操作使能信号端CENB均为低电平。
根据图5(A)，对于与偶地址单端口存储器302相连的数据选择器304来说，其选择信号产生过程如下：外部读操作使能信号端CENA为“0”，外部读操作地址输入端AA的最低位AA[0]为“1”，从而或门502的输出为“1”；外部写操作使能信号端CENB为“0”，外部写操作地址输入端AB的最低位AB[0]为“0”，从而或门504的输出为“1”；由于或门502与或门504的输出作为与门506的输入，因此与门506的输出为“1”，即数据选择器304选择外部写操作使能信号端CENB信号送至偶地址单端口存储器302的片选使能信号端CEN，选中偶地址单端口存储器302工作。此时，对于与奇地址单端口存储器301相连的数据选择器303来说，其选择信号产生过程如下：或门501的输出为“0”，或门503的输出为“0”，从而使得与门505的输出为“0”，即数据选择器303此时选择外部读操作使能信号端CENA信号送至奇地址单端口存储器301的片选使能信号端CEN，因此也选中奇地址单端口存储器301工作。
根据图5(B)，由于外部写操作地址输入端AB的最低位AB[0]为“0”，经过非门508后的输出为“1”，因此与偶地址单端口存储器302相连的数据选择器306选择外部写操作使能信号端CENB信号作为输出送至偶地址单端口存储器302的写使能信号端WEN，允许偶地址单端口存储器302的写操作。而与奇地址单端口存储器301相连的数据选择器305的选择信号为“0”，从而选择高电平信号“1”作为输出送至奇地址单端口存储器301的写使能信号端WEN，即禁止奇地址单端口存储器301的写操作。
根据图5(C)，由于外部写操作地址输入端AB的最低位AB[0]为“0”，外部写操作使能信号端CENB为“0”，因而或非门510的输出为“1”，即与偶地址单端口存储器302相连的数据选择器308选择外部写操作地址输入端AB的地址数据除以2得到的数据(商)送至偶地址单端口存储器302的读写地址输入端A，此时写操作数据输入端DB的数据送至偶地址单端口存储器302的写数据输入端D，进行写操作。
此时，与门511的输出为“0”，因此与奇地址单端口存储器301相连的数据选择器307选择外部读操作地址输入端AA的地址数据除以2得到的数据(商)送至奇地址单端口存储器301的读写地址输入端A。根据图5(D)，由于外部读操作地址输入端AA的最低位AA[0]为“1”，因此触发器DFF在下一个时钟沿输出“1”，从而数据选择器309选择奇地址单端口存储器301的读数据输出端Q的信号作为双端口存储器的读操作数据输出端QA的输出，读出该奇地址下的数据。
下面参照图2-3对本发明双端口存储器的制造方法进行说明。
提供两个单端口存储器。在本实施例中，其为偶地址单端口存储器302和奇地址单端口存储器301。将上述两个单端口存储器的时钟信号端CLK与双端口存储器300的外部操作时钟信号端CLK相连，同时将上述两个单端口存储器的写数据输入端D与双端口存储器300的外部写操作数据输入端DB相连。
利用数据选择器电路实现双端口存储器的外部端口与两个单端口存储器的端口之间的连接。具体地，在本实施例中，使用三对数据选择器向两个单端口存储器提供片选使能信号、写使能信号以及读写地址。第一对数据选择器304、303用于将外部读操作使能信号或外部写操作使能信号选送至两个单端口存储器的片选使能信号端CEN。第二对数据选择器306、305用于将外部写操作使能信号或高电平1选送至两个单端口存储器的写使能信号端WEN。第三对数据选择器306、305用于将外部读操作地址输入端AA或外部写操作地址输入端AB的地址数据选送至两个单端口存储器的读写地址输入端A。
上述数据选择器303-308的选择输入端的选择信号由读写操作地址的奇偶决定。例如，选择信号可以根据外部读操作地址的最低位以及外部写操作地址的最低位得到。当同时对奇偶地址进行操作时，每对数据选择器(303、304)、(305、306)、(307、308)之间选择输入端的选择信号彼此相反。并且上述数据选择器303-308可以由多种具体的电子器件，如与门、或门等或者单独的数据选择器器件等实现。
关于两个单端口存储器的读写地址，可以由第三对数据选择器307、308通过选择外部读操作地址输入端AA的地址数据除以2得到的商(等效为读操作地址输入端AA的地址数据右移一位)或外部写操作地址输入端AB的地址数据除以2得到的商(等效为写操作地址输入端AB的地址数据右移一位)，从而向偶地址单端口存储器302和奇地址单端口存储器301提供上述读写地址。
此外，提供数据选择器以从两个单端口存储器的输出数据中选择其一作为双端口存储器的输出。在本实施例中，数据选择器309的选择信号通过触发器DFF延后一拍送出，并且由读操作地址的奇偶决定。
由上述描述可知，通过按照奇偶地址可以将双端口存储器分割为两个单端口存储器，从而使得根据本发明的双端口存储器实现如下功能：在读取奇地址数据的同时，写入了偶地址的数据；在读取偶地址数据的同时，写入了奇地址的数据。也就是说，根据本发明的双端口存储器实现了典型的双端口存储器的功能，同时与典型的双端口存储器相比，在保持存储容量和速度不变的同时，能够减少芯片面积。在本发明人实施的一个项目中，通过上述技术减少了大约40％的芯片面积。需要说明的是，上述芯片面积减少比例会因不同的制作工艺而有所不同。
以上所公开的内容应当认为是说明性的，本发明并不仅仅局限于上述内容。本领域技术人员应当理解，可以在本发明权利要求的精神和范围内对上述具体实施方式作出各种修改和变型。

Claims (14)

1.一种双端口存储器，其特征在于，包括：
第一单端口存储器，用于存储所述双端口存储器的偶数地址的数据；及
第二单端口存储器，用于存储所述双端口存储器的奇数地址的数据；
其中，当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。
2.如权利要求1所述的双端口存储器，其特征在于，还包括数据选择器电路，该数据选择器电路包括：
第一对数据选择器，其中，每个数据选择器用于选择外部读操作使能信号或外部写操作使能信号，以向所述第一单端口存储器或所述第二单端口存储器提供使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；
第二对数据选择器，其中，每个数据选择器用于选择外部写操作使能信号或写屏蔽信号，以向所述第一单端口存储器或所述第二单端口存储器提供写使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；
第三对数据选择器，其中，每个数据选择器用于根据外部读地址或外部写地址向所述第一单端口存储器或所述第二单端口存储器提供读写地址，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；及
第四数据选择器，用于选择输出所述第一单端口存储器的读数据输出和所述第二单端口存储器的读数据输出两者之一。
3.如权利要求2所述的双端口存储器，其特征在于，所述第三对数据选择器根据所述外部读地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供读地址，所述第三对数据选择器根据所述外部写地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供写地址。
4.如权利要求2所述的双端口存储器，其特征在于，当同时对奇偶地址进行操作时，每对数据选择器之间选择输入端的信号彼此相反。
5.如权利要求2所述的双端口存储器，其特征在于，还包括触发器，用于向所述第四数据选择器提供选择信号。
6.如权利要求2所述的双端口存储器，其特征在于，所述数据选择器电路的选择信号由读写地址的奇偶决定。
7.如权利要求6所述的双端口存储器，其特征在于，所述数据选择器电路的所述选择信号根据所述外部读地址的最低位以及所述外部写地址的最低位得到。
8.一种利用单端口存储器制造双端口存储器的方法，其特征在于，所述方法包括：
提供第一单端口存储器，用于存储偶数地址的数据；
提供第二单端口存储器，用于存储奇数地址的数据；
当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。
9.如权利要求8所述的利用单端口存储器制造双端口存储器的方法，其特征在于，所述方法还包括提供数据选择器电路，该数据选择器电路包括：
第一对数据选择器，其中，每个数据选择器用于选择外部读操作使能信号或外部写操作使能信号，以向所述第一单端口存储器或所述第二单端口存储器提供使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；
第二对数据选择器，其中，每个数据选择器用于选择外部写操作使能信号或写屏蔽信号，以向所述第一单端口存储器或所述第二单端口存储器提供写使能信号，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；
第三对数据选择器，其中，每个数据选择器用于根据外部读地址或外部写地址向所述第一单端口存储器或所述第二单端口存储器提供读写地址，并且其中一个数据选择器与所述第一单端口存储器相连，另一个数据选择器与所述第二单端口存储器相连；
第四数据选择器，用于选择输出所述第一单端口存储器的读数据输出和所述第二单端口存储器的读数据输出两者之一。
10.如权利要求9所述的利用单端口存储器制造双端口存储器的方法，其特征在于，所述第三对数据选择器根据所述外部读地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供读地址，所述第三对数据选择器根据所述外部写地址除以2得到的数据向所述第一单端口存储器或所述第二单端口存储器提供写地址。
11.如权利要求9所述的利用单端口存储器制造双端口存储器的方法，其特征在于，当同时对奇偶地址进行操作时，每对数据选择器之间选择输入端的信号彼此相反。
12.如权利要求9所述的利用单端口存储器制造双端口存储器的方法，其特征在于，还包括提供触发器，用于向所述第四数据选择器提供选择信号。
13.如权利要求9所述的利用单端口存储器制造双端口存储器的方法，其特征在于，所述数据选择器电路的选择信号由读写地址的奇偶决定。
14.如权利要求13所述的利用单端口存储器制造双端口存储器的方法，其特征在于，所述数据选择器电路的所述选择信号根据所述外部读地址的最低位以及所述外部写地址的最低位得到。
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