CN101236774A - 单端口存储器实现多端口存储功能的装置和方法 - Google Patents

Abstract

本发明为一种单端口存储器实现多端口存储功能的装置和方法，其包括一通用存储器，还包括：至少两个外部接入端口，每个端口至少包括：数据端、地址端、片选端以及控制端，实现数据的录入和输出；并串接口电路，其与所述的外部接入端口相连接，完成对外部数据的并串行转换、对所述外部端口的控制信号进行仲裁；内部存储单元接入端口，其将所述的通用存储器和并串接口电路连接在一起，根据所述的并串接口电路的处理，将数据写入所述的通用存储器或从所述的通用存储器读取数据，从而达到实现通过单端口存储器实现多端口存储的功能，从而达到节约存储器面积，提高存储器性能，同时能降低成本的目的。

Description

单端口存储器实现多端口存储功能的装置和方法

技术领域

本发明涉及的是一种存储方法以及设备，特别涉及的是一种利用单端口实现多端口存储功能的方法以及装置。

背景技术

存储器是集成电路中最重要的一个媒体，不但肩负有指令缓冲的责任，也同时兼具储存、管理、甚至是加速等作用。随着片上系统和把多种功能集成在单个芯片上的技术的出现，现在已有容量越来越大的存储器与逻辑功能集成在同一芯片上。集成电路发展的趋势要求芯片的集成度越来越高、面积不断缩小、容量不断增加。片上系统(SoC)的设计需求推动了存储器IP的发展。目前静态存储器IP已占据60％的SoC芯片面积，并且还在不断增长，节约存储器面积并提高其性能成为设计者面临的挑战。

读写存储器按稳定性分为静态和动态单元。前者基于正反馈，能稳定地存储数据，它的存取速度很快，在高性能高带宽要求的领域占主导地位；后者基于电容电荷，这些电容必须周期性地刷新以弥补泄漏的电荷，面积小，容量大，成本低。从输入/输出结构上看，大多数存储单元只有一个端口，为输入和输出共享，请参阅图1所示，由一个或者多个存储单元组织成的矩形阵列结构的存储器，属于单接入端口，由于大容量存储模块的面积主要是由存储器内核的尺寸来决定的，因此，使基本存储单元的尺寸尽可能地小非常重要，通常静态随机存储器由4-6只晶体管组成；最广泛使用的动态随机存储器是单管DRAM单元构成。

但是具有较高带宽要求的存储器常常具有多个输入和输出端口一因而成为多端口存储器。

针对不同的应用市场，RAM产品的技术发展已呈现出两个走向：一个是向高性能通信网络所需的高速器件发展，另一个是向低功耗性能演变以适应便携式应用的需要。多端口随机存储器的出现为解决高速设备之间可靠的数据交换提供了一种有效途径。比如目前存储器市场上同步双端口静态存储器普遍采用8个晶体管的存储单元，这样造成最后存储器面积很大，成本很高。

为解决上述问题，本发明的创作人经过长时间的研究和试验，终于获得了本创作。

发明内容

本发明的目的在于，提供一种利用单端口实现多端口存储功能的方法以及装置，实现通过单端口存储器实现多端口存储的功能，从而达到节约存储器面积，提高存储器性能，同时能降低成本的目的。

为实现上述目的，本发明采用的技术方案在于，提供一种用单端口存储器实现多端口存储器功能的方法，其包括的步骤为：

步骤a：对多个外部输入端口的控制信号进行仲裁，赋予其输入信号先后顺序；

步骤b：将多个并行输入的外部端口信号转换成串行输入，先后传输给通用存储器的接口电路；

步骤c：如果写信号有效，则在存储器内核进行常规的写操作；

步骤d：如果读信号有效，则在存储器内核进行常规的读操作；

步骤e：根据仲裁顺序，将读操作后的信号/数据输出到对应端口；

步骤f：读写过程结束；

较佳的，所述的常规读写过程是以存储器固有内部时钟频率进行的；

较佳的，所述的外部输入端口输入的是相互独立的信号；

较佳的，所述的读写操作为同步模式或异步模式，其包括：外部端口同步，内部存储器同步的模式；外部端口同步，内部存储器异步的模式；外部端口异步，内部存储器同步的模式；外部端口异步，内部存储器异步的模式；

较佳的，所述的外部端口同步，内部存储器同步的模式以及外部端口同步，内部存储器异步的模式，其是根据内部时钟的频率，对外部时钟进行仲裁操作；所述的外部端口异步，内部存储器同步的模式以及外部端口异步，内部存储器异步的模式，其根据内部时钟的频率，对外部的地址信号与读写信号进行仲裁操作；

同时本发明又提供了一种单端口存储器实现多端口存储的装置，其用以实现上述的单端口存储器进行多端口存储的方法，其包括一通用存储器，其特征在于：还包括：

至少两个外部接入端口，每个端口至少包括：数据端、地址端、片选端以及控制端，实现数据的录入和输出；

并串接口电路，其与所述的外部接入端口相连接，完成对外部数据的并串行转换、对所述外部端口的控制信号进行仲裁；

内部存储单元接入端口，其将所述的通用存储器和并串接口电路连接在一起，根据所述的并串接口电路的处理，将数据写入所述的通用存储器或从所述的通用存储器读取数据；

较佳的，包括：仲裁电路、内部时钟产生电路、输出控制电路、多路选择器以及寄存器组；其中，

所述的寄存器组，临时保存写入通用存储器以及从通用存储器读出的数据信号；

所述的内部时钟产生电路，提供内部时钟信号；

所述的仲裁电路，根据所述的内部时钟信号的频率，以及外部接入端口控制端提供的控制信号，为输入信号进行排序，并输出一选择信号；

所述的多路选择器，接收所述选择信号，控制数据对通用存储器的读写操作的顺序；

所述的输出控制电路，由所述选择信号来控制顺序地将通用存储器中的信息输出给各外部接入端口。

较佳的，所述的并串接口电路，能实现外部端口同步以及内部通用存储器异步；

所述的寄存器组为两列寄存器、所述的多路选择器为三组；

所述片选端分别对所述每一外部接入端口的数据端的数据信号、地址端的地址信号以及控制端的读写信号进行片选，然后分别与第一列寄存器输入端口相连接，并且将每一外部接入端口对应的控制端的时钟信号分别传输至上述第一列寄存器的时钟端，第一列寄存器的输出端分别与第二列寄存器的输入端相连；

所述的内部时钟产生电路的输出端分别与所述的第二列寄存器的时钟端相连；

初始输入为控制端的读写信号所对应第二列存储器的输出端与第一多路选择器输入端相连，所述的第一多路选择器的输出端与所述通用存储器的读写信号输入端口相连；

初始输入端为每个外部接入端口地址端所对应第二列寄存器的输出端与第二多路选择器输入端相连，所述的第二多路选择器的输出端与所述通用存储器的地址端口相连；

初始输入端为每个外部接入端口数据端所对应第二列寄存器的输出端与第三多路选择器输入端相连，所述的第三多路选择器的输出端与所述通用存储器的数据输入端口相连；

每个外部接入端口控制端的时钟信号以及内部时钟产生电路的时钟信号分别传输至所述仲裁电路输入端，所述的仲裁电路的输出端分别与所述三组多路选择器以及输出控制电路的控制端相连；

所述通用存储器的输出数据端与所述的输出控制电路的输入端相连，所述输出控制电路的输出端分别与每个外部接入端口的数据端相连，在所述的输出控制电路上设置有使能端，控制输出数据从指定端口输出；

较佳的，所述的并串接口电路，能实现外部端口异步以及内部通用存储器异步，其中，

所述的寄存器组为一寄存器列、所述的多路选择器为三组；

所述片选端分别对所述每一外部接入端口的数据端的数据信号、地址端的地址信号以及控制端的读写信号进行片选，然后分别与所述寄存器列输入端口相连接，所述的内部时钟产生电路的输出端分别与所述的寄存器列的时钟端相连；

初始输入端为控制端的读写信号所对应的寄存器的输出端与第一多路选择器输入端相连，所述的第一多路选择器的输出端与所述通用存储器的读写信号输入端口相连；

初始输入端来自每个外部接入端口地址端所对应的寄存器的输出端与第二多路选择器输入端相连，所述的第二多路选择器的输出端与所述通用存储器的地址端口相连；

初始输入端来自每个外部接入端口数据端所对应的寄存器的输出端与第三多路选择器输入端相连，所述的第三多路选择器的输出端与所述通用存储器的数据输入端口相连；

每个外部接入端口控制端的地址信号、读写信号以及内部时钟产生电路的时钟信号分别传输至所述仲裁电路输入端，所述的仲裁电路的输出端分别与所述三组多路选择器以及输出控制电路的控制端相连；

所述通用存储器的输出数据端与所述的输出控制电路的输入端相连，所述输出控制电路的输出端分别与每个外部接入端口的数据端相连，在所述的输出控制电路上设置有使能端，控制输出数据从指定端口输出；

较佳的，其特征在于，所述的内部时钟产生电路的输出端与所述的通用存储器的时钟信号端相连，实现了内部通用存储器的同步模式。

附图说明

图1为现有的通用单端口随机存储器的结构示意图；

图2为本发明用单端口存储器实现多端口存储器功能方法的流程图；

图3为本发明单端口存储器实现多端口存储的装置的结构示意图；

图4为本发明单端口存储器实现多端口存储的装置以双端口为示例的结构示意图；

图5为本发明单端口存储器实现多端口存储的装置以同步双端口为示例的时序图；

图6为本发明单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构一；

图7为本发明单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构二；

图8为本发明单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构三；

图9为本发明单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构四。

具体实施方式

以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。

本发明利用通用存储器设置外围逻辑处理电路，完成多端口存储器的功能，请参阅2所示，其为本发明用单端口存储器实现多端口存储器功能方法的流程图，其包括的步骤为：

步骤a：对多个外部输入端口的控制信号进行仲裁，赋予其输入信号先后顺序；

步骤b：将多个并行输入的外部端口信号转换成串行输入，先后传输给通用存储器的接口电路；

步骤c：如果写信号有效，则在存储器内核进行常规的写操作；

步骤d：如果读信号有效，则在存储器内核进行常规的读操作；

步骤e：根据仲裁顺序，将读操作后的信号/数据输出到对应端口；

步骤f：读写过程结束；

其中，所述的常规读写过程是以通用存储器固有内部时钟频率进行的；所述的外部输入端口输入的是相互独立的信号。

为实现本发明关于用单端口存储器实现多端口存储器功能方法，本发明提出了一种单端口存储器实现多端口存储的装置，请参阅图3所示，其为本发明单端口存储器实现多端口存储的装置的结构示意图；其包括一通用存储器34，还包括：外部接入端口31，其为至少两个，所述的每个外部接入端口31包括：数据端、地址端以及控制端，实现数据的录入和输出；并串接口电路32，其与所述的外部接入端口31相连接，完成对外部数据的并串行转换以及对多端口控制信号进行仲裁；

内部存储单元接入端口33，其将所述的通用存储器34和并串接口电路32连接在一起，根据所述的并串接口电路32的处理，将数据存入所述的通用存储器34中；即所述的读写操作为同步模式或异步模式，其包括：外部端口同步，内部存储器同步的模式；外部端口同步，内部存储器异步的模式；外部端口异步，内部存储器同步的模式；外部端口异步，内部存储器异步的模式；所述的外部端口同步，内部存储器同步的模式以及外部端口同步，内部存储器异步的模式，其是根据内部时钟的频率，对外部时钟进行仲裁操作；所述的外部端口异步，内部存储器同步的模式；外部端口异步，内部存储器异步的模式，其根据内部时钟的频率，对外部的地址信号与读写信号进行仲裁操作；

请参阅图4所示，其为本发明单端口存储器实现多端口存储的装置以双端口为示例的结构示意图，其包括一通用存储器44，左右外部接入端口411、412，并串接口电路42以及内部存储单元接入端口43，其中，所述的左右外部接入端口411、412包括：数据端4121、4111，地址端4122、4112以及控制端4123、4113，所述的内部存储单元接入端口43为地址写入端口Addr-IN以及数据读写端口Data-IN。

正因为有了并串接口电路42，本发明的存储内核才可以使用通用存储器44，它对不同外部接入端口411、412的控制信号进行仲裁，赋予一个先后顺序，以通用存储器44固有的内部时钟频率进行读写操作；并且经过所述并串接口电路42的控制能稳定地采集数据；将多个并行输入的地址/数据经过该电路转成串行输出，先后送给通用存储器44进行存取操作。所述通用存储器44内核进行常规的读写操作，按顺序把数据送给并串接口电路42。所述并串接口电路42再将数据分别送给相应的外部接入端口42，完成双向的数据传输。作为通用性较强的多端口存储器，用户可以给各端口输入相互独立的信号。既可以采用同步模式也可以异步模式，则端口时钟会比较灵活。同步模式下，本发明的多端口存储器根据内部时钟的频率，对外部时钟进行仲裁操作控制读写操作的时序，使用外部时钟使时序规范化可以节省存取时间和周期时间，因此可以使系统有更高的工作频率。使用异步模式可以在对相互独立的外部端口信号不同的时钟域内执行读写操作。

参阅图5所示，其为本发明单端口存储器实现多端口存储的装置以同步双端口为示例的时序图，外围逻辑处理电路连接外部双端口信号和内部单接入端口信号。两端口按照各自的时钟51、52来传输，以及提供相应的读写输入信号54、55，输入的时钟经过外围逻辑处理电路进行仲裁，先到的时钟51被赋予优先权，经过两个内部时钟周期，按先后顺序完成两端口的存取操作56。存取的数据经过外围逻辑处理电路的转换，分别传送给相应的端口。这就是通常所说的时分复用技术。

由于存储器是用性能和可靠性为代价来换取面积的减小，所以它的设计特别依赖于外围电路设计以同时恢复它的速度和电气的完整性。本发明的特点在于通用存储器本身的基本架构不变，最主要还是集中在外部控制电路的设计。

目前存储器市场广泛使用的同步双端口静态存储器是8晶体管的。而利用本发明的设计思想可以使用4-6晶体管的静态存储单元得到同样的双端口应用的效果。面积的减小是以外围的设计来获取的，所以整个设计的关键所在是前述的外围逻辑处理电路-并串接口电路。它承担了并行串行互转、对多端口控制信号进行仲裁等任务。

综上可知本发明的核心结构为并串接口电路，所述的并串接口电路根据读写操作模式的不同，也具有不同的结构特征，请参阅6所示，其为本发明以单端口存储器实现两端口存储的装置为例的并串接口电路的结构示意结构一，其对应的是外部端口同步以及内部通用存储器异步，其包括：仲裁电路61、内部时钟产生电路62、输出控制电路65、多路选择器661、663、662以及寄存器组641、642；其中，

所述的寄存器组为两列寄存器、所述的多路选择器为三组；

所述片选端分别对所述每一外部接入端口的数据端的数据信号DATDL、DATAR，地址端的地址信号ADDL、ADDR以及控制端的读写信号WRL、WRR进行片选，然后分别与第一列寄存器641中寄存器6411、6412、6413、6414、6415、6416的输入端口相连接，并且将每一外部接入端口对应的控制端的时钟信号CLKL、CLKR分别传输至上述第一列寄存器641中寄存器6411、6412、6413、6414、6415、6416的时钟端，第一列寄存器641的输出端分别与第二列寄存器642的输入端相连；而第一列寄存器641在外部时钟CLKL、CLKR上升沿寄存片选的某端口信号，CEL、CER为外部端口片选信号，CEL、CER有效时外部端口才能传输端口信号；

所述的内部时钟产生电路62的输出端分别与所述的第二列寄存器642的时钟端相连；其频率根据单端口通用存储器的时钟频率来定，略低于单端口通用存储器63的时钟频率；

初始输入为控制端的读写信号WRL、WRR所对应存储器6421、6422的输出端与第一多路选择器661输入端相连，所述的第一多路选择器661的输出端与所述通用存储器63的读写信号输入端口WR相连，由于单端口存储器63是异步模式，则直接根据地址信号ADDR或读写信号WR来控制；

初始输入端为每个外部接入端口地址端所对应寄存器6423、6424的输出端与第二多路选择器662输入端相连，所述的第二多路选择器662的输出端与所述通用存储器的地址端口ADDR相连；

初始输入端为每个外部接入端口数据端所对应寄存器6425、6426的输出端与第三多路选择器663输入端相连，所述的第三多路选择器36的输出端与所述通用存储器的数据输入端口DIN相连；

每个外部接入端口控制端的时钟信号CLKL、CLKR以及内部时钟产生电路的时钟信号CLK分别传输至所述仲裁电路输入端，所述仲裁电路根据外部时钟的先后顺序进行排序，按照内部时钟的节奏给予选择信号SEL，该信号供所有寄存的外部信号进行多路选择，所述的仲裁电路的输出端分别与所述三组多路选择器661、663、662以及输出控制电路65的控制端相连；

所述通用存储器的输出数据端DOUT与所述的输出控制电路65的输入端相连，所述输出控制电路65的输出端分别与每个外部接入端口的数据端相连，根据选择信号SEL的控制顺序地将通用存储器63中的信息输出给各端口，在输出使能信号OEL、OER有效的情况下，才能将通用存储器的输出数据端DOUT的数据传给相应端口；

请参阅7所示，其为本发明以单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构二，其对应外部端口异步以及内部通用存储器异步模式，其包括：仲裁电路71、内部时钟电路72、输出控制电路75、多路选择器761、762、763以及寄存器组74；其中，

所述的寄存器组为一寄存器列、所述的多路选择器为三组；其不需要上述的第一列寄存器，

所述片选端分别对所述每一外部接入端口的数据端的数据信号DATDL、DATAR、地址端的地址信号ADDR、ADDL以及控制端的读写信号WRR、WRL进行片选，然后分别与所述寄存器741、742、743、744、745、746输入端口相连接，CEL、CER为外部端口片选信号，CEL、CER有效时外部端口才能传输端口信号，所述的内部时钟产生电路72的输出端分别与所述的寄存器741、742、743、744、745、746的时钟端相连，所述内部时钟产生电路72的频率根据单端口存储器73的时钟频率来定，并且略低于单端口存储器73的时钟频率；

初始输入端为控制端的读写信号WRL、WRR所对应的寄存器741、742的输出端与第一多路选择器761输入端相连，所述的第一多路选择器761的输出端与所述通用存储器73的读写信号输入端口WR相连，由于单端口存储器73是异步，则直接根据地址信号ADDR或读写信号WR来控制；

初始输入端来自每个外部接入端口地址端所对应的寄存器743、744的输出端与第二多路选择器762输入端相连，所述的第二多路选择器762的输出端与所述通用存储器73的地址端口ADDR相连；

初始输入端来自每个外部接入端口数据端所对应的寄存器745、746的输出端与第三多路选择器763输入端相连，所述的第三多路选择器763的输出端与所述通用存储器73的数据输入端口DIN相连；

每个外部接入端口控制端的地址信号ADDL、ADDR、读写信号WRL、WRR以及内部时钟产生电路72的时钟信号CLK分别传输至所述仲裁电路71输入端，所述仲裁电路71根据外部端口的控制信号ADDL、ADDR、WRL、WRR的先后顺序进行排序，按照内部时钟的节奏产生选择信号SEL，所说选择信号SEL供所有寄存的外部信号进行多路选择，特别需要强调的是ADDL、ADDR或者WRL、WRR任何一个发生了变化都会立刻进行仲裁，

所述的仲裁电路71的输出端分别与所述三组多路选择器761、762、763以及输出控制电路75的控制端相连，三组多路选择器761、762、763所寄存的多路信号，根据选择信号SEL的控制顺序地传送给单端口存储器73；；

所述通用存储器73的输出数据端DOUT与所述的输出控制电路75的输入端相连，所述输出控制电路75的输出端分别与每个外部接入端口的数据端相连，其根据选择信号SEL的控制顺序地将通用存储器中的信息输出给各端口，OEL、OER为输出使能信号，OEL、OER有效的情况下才能将所述通用存储器73的输出数据端DOUT的数据传给相应端口；

请参阅8所示，其为本发明以单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构三，其对应的是外部端口同步以及内部通用存储器通步模式，与图6的区别仅在于，所述的内部时钟产生电路82的输出端与所述的通用存储器83的时钟信号端相连，实现了内部通用存储器83的同步模式，也就是第二列寄存器842把之前的寄存的端口信号以内部时钟的节奏采集。

同样请参阅图9所示其为本发明以单端口存储器实现双端口存储的装置的并串接口电路的结构示意结构四，其对应的是外部端口异步以及内部通用存储器通步模式，与图7的区别仅在于，所述的内部时钟产生电路92的输出端与所述的通用存储器93的时钟信号端相连，实现了内部通用存储器的同步模式，也就是第一列寄存器94把之前的寄存的端口信号以内部时钟的节奏采集。

以上是以双端口为例进行的对四种模式并传接口电路的结构描述，对于多端口而言仅仅是将每一片选作用中不同种类的地址信号、数据信号、读写信号，片选信号，以及相应需要的外部时钟信号根据外部端口的个数增加而已，参照上述图6-图9的结构很容易获得，这里不再赘述了。

采用普通随机存储单元使本发明具备强大的可移植性。因为外围的并串接口电路可以保持不变，只需更替不同容量或型号的存储单元即可获得整个存储器的升级，降低了更换器件的成本。

集成电路的特征尺寸不断减小，而集成度、工作频率不断提高。这些因素都将导致芯片功耗迅速增加，而功耗增加又将导致芯片散热的增加和可靠性的下降。因此工业界对芯片设计的要求已从单纯追求高性能、小面积转入了对性能、面积、功耗的综合要求。一般来说，存储器的功耗主要来源于阵列本身，外围电路的工作功耗相对于其他功耗部分很小。由于集成度加大和运行速度提高，功耗问题已成为芯片能否成功运行的关键。

众所周知，晶体管不可避免会有漏电。尽可能地减少存储单元的晶体管数量是降低整个存储器功耗的有效方法之一。

其次器件中预充电的功耗占整个功耗最大的比例，则字线和位线越多，预充电的功耗越大。本发明最低限度地使用字线和位线，也充分达到了省电的效果。

以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。

Claims (10)

1. 一种用单端口存储器实现多端口存储器功能的方法，其特征在于，其包括的步骤为：

步骤a：对多个外部输入端口的控制信号进行仲裁，赋予其输入信号先后顺序；

步骤b：将多个并行输入的外部端口信号转换成串行输入，先后传输给通用存储器的接口电路；

步骤c：如果写信号有效，则在存储器内核进行常规的写操作；

步骤d：如果读信号有效，则在存储器内核进行常规的读操作；

步骤e：根据仲裁顺序，将读操作后的信号/数据输出到对应端口；

步骤f：读写过程结束。

2. 根据权利要求1所述的用单端口存储器实现多端口存储器功能的方法，其特征在于，所述的常规读写过程是以存储器固有内部时钟频率进行的。

3. 根据权利要求2所述的用单端口存储器实现多端口存储器功能的方法，其特征在于，所述的外部输入端口输入的是相互独立的信号。

4. 根据权利要求3所述的用单端口存储器实现多端口存储器功能的方法，其特征在于，所述的读写操作为同步模式或异步模式，其包括：外部端口同步，内部存储器同步的模式；外部端口同步，内部存储器异步的模式；外部端口异步，内部存储器同步的模式；外部端口异步，内部存储器异步的模式。

5. 根据权利要求4所述的用单端口存储器实现多端口存储器功能的方法，其特征在于，所述的外部端口同步，内部存储器同步的模式以及外部端口同步，内部存储器异步的模式，其是根据内部时钟的频率，对外部时钟进行仲裁操作；所述的外部端口异步，内部存储器同步的模式以及外部端口异步，内部存储器异步的模式，其根据内部时钟的频率，对外部的地址信号与读写信号进行仲裁操作。

6. 一种单端口存储器实现多端口存储的装置，其用以实现上述的单端口存储器进行多端口存储的方法，其包括一通用存储器，其特征在于：还包括：

至少两个外部接入端口，每个端口至少包括：数据端、地址端、片选端以及控制端，实现数据的录入和输出；

并串接口电路，其与所述的外部接入端口相连接，完成对外部数据的并串行转换、对所述外部端口的控制信号进行仲裁；

内部存储单元接入端口，其将所述的通用存储器和并串接口电路连接在一起，根据所述的并串接口电路的处理，将数据写入所述的通用存储器或从所述的通用存储器读取数据。

7. 根据权利要求6所述的单端口存储器实现多端口存储的装置，其特征在于，所述的并串接口电路，包括：仲裁电路、内部时钟产生电路、输出控制电路、多路选择器以及寄存器组；其中，

所述的寄存器组，临时保存写入通用存储器以及从通用存储器读出的数据信号；

所述的内部时钟产生电路，提供内部时钟信号；

所述的仲裁电路，根据所述的内部时钟信号的频率，以及外部接入端口控制端提供的控制信号，为输入信号进行排序，并输出一选择信号；

所述的多路选择器，接收所述选择信号，控制数据对通用存储器的读写操作的顺序；

所述的输出控制电路，由所述选择信号来控制顺序地将通用存储器中的信息输出给各外部接入端口。

8. 根据权利要求7所述的单端口存储器实现多端口存储的装置，其特征在于，所述的并串接口电路，能实现外部端口同步以及内部通用存储器异步，

所述的寄存器组为两列寄存器、所述的多路选择器为至少三组；

所述片选端分别对所述每一外部接入端口的数据端的数据信号、地址端的地址信号以及控制端的读写信号进行片选，然后分别与第一列寄存器输入端口相连接，并且将每一外部接入端口对应的控制端的时钟信号分别传输至上述第一列寄存器的时钟端，第一列寄存器的输出端分别与第二列寄存器的输入端相连；

所述的内部时钟产生电路的输出端分别与所述的第二列寄存器的时钟端相连；

初始输入为控制端的读写信号所对应第二列存储器的输出端与第一多路选择器输入端相连，所述的第一多路选择器的输出端与所述通用存储器的读写信号输入端口相连；

初始输入端为每个外部接入端口地址端所对应第二列寄存器的输出端与第二多路选择器输入端相连，所述的第二多路选择器的输出端与所述通用存储器的地址端口相连；

初始输入端为每个外部接入端口数据端所对应第二列寄存器的输出端与第三多路选择器输入端相连，所述的第三多路选择器的输出端与所述通用存储器的数据输入端口相连；

每个外部接入端口控制端的时钟信号以及内部时钟产生电路的时钟信号分别传输至所述仲裁电路输入端，所述的仲裁电路的输出端分别与所述至少三组多路选择器以及输出控制电路的控制端相连；

所述通用存储器的输出数据端与所述的输出控制电路的输入端相连，所述输出控制电路的输出端分别与每个外部接入端口的数据端相连，在所述的输出控制电路上设置有使能端，控制输出数据从指定端口输出。

9. 根据权利要求7所述的单端口存储器实现多端口存储的装置，其特征在于，所述的并串接口电路，能实现外部端口异步以及内部通用存储器异步，其中，

所述的寄存器组为一寄存器列、所述的多路选择器为至少三组；

所述片选端分别对所述每一外部接入端口的数据端的数据信号、地址端的地址信号以及控制端的读写信号进行片选，然后分别与所述寄存器列输入端口相连接，所述的内部时钟产生电路的输出端分别与所述的寄存器列的时钟端相连；

初始输入端为控制端的读写信号所对应的寄存器的输出端与第一多路选择器输入端相连，所述的第一多路选择器的输出端与所述通用存储器的读写信号输入端口相连；

初始输入端来自每个外部接入端口地址端所对应的寄存器的输出端与第二多路选择器输入端相连，所述的第二多路选择器的输出端与所述通用存储器的地址端口相连；

初始输入端来自每个外部接入端口数据端所对应的寄存器的输出端与第三多路选择器输入端相连，所述的第三多路选择器的输出端与所述通用存储器的数据输入端口相连；

每个外部接入端口控制端的地址信号、读写信号以及内部时钟产生电路的时钟信号分别传输至所述仲裁电路输入端，所述的仲裁电路的输出端分别与所述三组多路选择器以及输出控制电路的控制端相连；

所述通用存储器的输出数据端与所述的输出控制电路的输入端相连，所述输出控制电路的输出端分别与每个外部接入端口的数据端相连，在所述的输出控制电路上设置有使能端，控制输出数据从指定端口输出。

10. 根据权利要求8或9所述的单端口存储器实现多端口存储的装置，其特征在于，所述的内部时钟产生电路的输出端与所述的通用存储器的时钟信号端相连，实现了内部通用存储器的同步模式。

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