CN101151603A - 使用多组地址/数据线的存储器访问 - Google Patents

使用多组地址/数据线的存储器访问 Download PDF

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Abstract

提供用于使用多组地址/数据线访问存储装置内的多个存储器阵列的方法和设备。在一个操作模式中，使用单独的地址独立地访问这些存储器阵列，而在另一个操作模式中使用共有的单地址访问这些存储器阵列。

Description

使用多组地址/数据线的存储器访问
技术领域
本发明一般涉及存储器访问。
背景技术
图1图示现有技术的存储器系统100，它包括存储控制器110和存储器120。存储控制器110通过一组地址线112、一组地址/数据线114、控制线116和至时钟存储器120以实现同步存储器访问的时钟(CLK)线118耦合到存储器120。
参考图2的读访问时序图200，存储控制器110请求通过在地址线112上输出高阶地址部分(A1H)、在地址/数据线114上输出低阶地址部分(A1L)以及在控制线116上输出读命令、活动地址有效(/ADV)控制信号以及活动芯片启用(CE)控制信号来请求读访问。在连续的时钟周期内，存储器120响应活动的/ADV信号锁存地址部分A1H和A1L，在通过连接A1H和地址A1L形成的地址A1处开始访问存储的数据字(D1、D2、D3和D4)，并在连续时钟周期内在地址/数据线114上将数据字D1、D2、D3和D4输出到存储器控制110。
在存储器120具有两个时钟周期的访问等待时间和地址/数据线114一次载送16位数据字的情况中，在六个时钟周期内执行地址A1处的64位数据(四个16位数据字)的一次读访问。在完成此次读访问和存储器120的预充电操作之后，可以启动另一次访问以读取地址A2处的另一个64位数据。如图2所示，可以在启动第一次读访问之后八个时钟周期启动此第二次读访问。因此可以在30个时钟周期内执行四次连续的访问来读取256位数据(16个16位数据字)，即用于前三次访问的3×8个时钟周期加上第四次访问的6个时钟周期。
在一些情况中，当不同存储单元(例如上文的A1和A2)处访问数据时引起的等待时间处罚由于常规方式下需要单独存储器访问操作而会太大。因此，所需要的是用于减少对不同存储单元处的数据的访问时间的方法和设备。
发明内容
一个或多个实施例提供一种用于访问具有多个地址模式的存储装置的方法。该方法一般包括：如果选择单地址模式，则在第一和第二组线上接收单地址的多个部分，使用单地址来访问存储装置的第一和第二存储器阵列并使用第一和第二组线接收或发送数据。该方法一般包括：如果选择多地址模式，则在第一和第二组线上接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组线接收或发送数据。
一个或多个实施例提供一种用于访问存储装置的方法。该方法一般包括：在第一和第二组线上接收第一和第二地址的多个部分，使用第一地址来访问存储装置的第一存储器阵列并使用第一组线接收或发送数据，以及使用第二地址来访问存储装置的第二存储器阵列并使用第二组线接收或发送数据。
一个或多个实施例提供一种设备，该设备一般包括可独立寻址的第一和第二存储器阵列，第一和第二组地址/数据线和控制电路。在第一地址模式中，控制电路一般配置为在第一和第二组地址/数据线上接收单地址的多个部分，使用单地址来访问存储装置的第一和第二存储器阵列并使用第一和第二组地址/数据线接收或发送数据。在第二地址模式中，控制电路一般配置为在第一和第二组地址/数据线上接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组地址/数据线接收或发送数据。
一个或多个实施例提供一种设备，该设备一般包括可独立寻址的第一和第二存储器阵列、用于在第一和第二组线上接收第一和第二地址的多个部分的电路、用于使用第一地址来访问第一存储器阵列并使用第一组线接收或发送数据的电路、以及用于使用第二地址来访问第二存储器阵列并使用第二组线接收或发送数据的电路。
一个或多个实施例提供一种系统，该系统一般包括一个或多个处理器、存储控制器和存储装置。存储装置一般包括第一和第二存储器阵列和电路。当存储装置在第一操作模式中时，该电路一般配置为在第一和第二组地址/数据线上从存储控制器接收单地址的多个部分，使用单地址来访问存储装置的第一和第二存储器阵列并使用第一和第二组地址/数据线接收或发送数据。当存储装置在第二操作模式中时，该电路一般配置为在第一和第二组地址/数据线上从存储控制器接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组地址/数据线接收或发送数据。
附图说明
可以更具体地描述上文概述的本发明，从而以此方式可以详细理解本发明的上述特征，附图中图示了这些实施例的其中一些。但是要注意，附图仅图示本发明的典型实施例，因此不应视为对其范围的限制，对于本发明还可以承认其他等效实施例。
图1图示现有技术的存储器系统；
图2图示图1的存储器系统的读访问时序图；
图3图示用于一个或多个实施例的存储器系统，该存储器系统使用多组地址/数据线来实现存储器访问；
图4图示用于一个或多个实施例的流程图，其中使用多组地址/数据线来实现存储器访问；
图5图示用于一个或多个实施例的电路，该电路提供图3的存储器设备的可选择地址模式；
图6图示用于一个或多个实施例的图3的存储装置的示范单地址读访问时序图；以及
图7图示用于一个或多个实施例的图3的存储装置的示范多地址读访问时序图。
图8图示用于一个或多个实施例的图3的存储装置的另一个示范多地址读访问时序图。
具体实施方式
本发明的实施例一般使用多组地址/数据线帮助增加发往和来自存储器的数据带宽来提供存储器访问。一个或多个实施例可以帮助增加数据带宽，并由此增加数据吞吐量，同时在发往/来自自存储器的输入/输出(I/O)线的数量有相对较小的增加。
根据一些实施例，存储装置可以配置(例如通过硬件或软件)为在单地址模式或多地址模式中工作。在单地址模式中，可以使用在多组地址/数据线上提供的公共单地址来访问装置中的多个存储器阵列，从而实质上作为单个阵列来访问多个存储器阵列。在多地址模式中，可以在多组地址/数据线上提供多个地址，并使用它们独立地访问多个存储器阵列。例如，对于使用两个16位宽的存储器阵列的存储装置，可以在单地址模式中作为单个32位宽的装置(1×32)来操作该装置，或在多地址模式中作为多个16位宽的装置(2×16)来操作该装置。
示范系统
图3图示用于一个或多个实施例的示范系统300，该示范系统300包括一个或多个处理器302、存储控制器310和支持使用多组地址/数据线的访问的存储装置320。可以将一个或多个实施例的存储控制器310耦合到处理器302和存储装置320以便为处理器302从存储装置320读取数据和/或向存储装置320写入数据。
可以通过第一组地址/数据线312、第二组地址/数据线314和控制线316将一个或多个实施例的存储控制器310耦合到存储装置320。使用多组地址/数据线可以通过帮助增加一次从存储装置320读取和/或向存储装置320写入数据的量来帮助增加数据带宽。因此使用多组地址/数据线可以帮助增加数据吞吐量。而且，对于地址和数据共享一组线帮助减少或最小化发往/来自存储装置20的输入/输出(I/O)线的数量。
可以将一个实施例的存储控制器310与处理器320的其中一个或多个集成和/或封装在一起。可以在用于任何适合目的的任何适合系统中使用处理器302、存储控制器310和存储装置320，例如用于桌上型计算机、膝上型或笔记本计算机、平板计算机、手持计算机、移动计算机、超小个人计算机(UPC)、个人数字助理(PDA)、蜂窝电话或智能电话。虽然是结合与系统300中的存储控制器310实现接口来描述的，但是存储装置320可以与任何适合系统中的任何适合装置实现接口。
如图3所示，一个或多个实施例的存储装置320可以包括第一存储器阵列321、第二存储器阵列322和耦合以便访问第一存储器阵列321和第二存储器阵列322的控制器电路324。可以通过地址/数据线312、地址/数据线314和控制线316将控制电路324耦合到存储控制器310，以响应来自存储控制器310的一个或多个存储器访问请求来控制对第一存储器阵列321和/或第二存储器阵列322的访问。第一存储器阵列321和第二存储器阵列322可以包括用于接收、存储和传送存储装置320的数据的任何适合存储电路。第一存储器阵列321和第二存储器阵列322可以具有任何适合类型的存储器体系结构，例如，动态随机存取存储器(DRAM)体系结构、静态随机存取存储器(SRAM)、伪静态随机存取存储器(PSRAM)或闪速存储器体系结构。可以将一个或多个实施例的第一存储器阵列321、第二存储器阵列322和控制电路324彼此封装在一起。可以将一个或多个实施例的第一存储器阵列321、第二存储器阵列322和控制电路324形成在同一个集成电路上。
可以将一个或多个实施例的存储装置320耦合，以便接收在CLK线318上从存储控制器310到第一存储器阵列321、第二存储器阵列322和控制电路324的时钟电路的、用于对存储装置320的同步访问的时钟信号。或者可以从存储控制器310和存储装置320共用的时钟源来对一个或多个实施例的存储装置320提供时钟以用于同步存储器访问，或从与用于存储控制器310的时钟源分离的时钟源来对一个或多个实施例的存储装置320提供时钟以用于同步存储器访问。
根据具体的操作模式，控制电路324可以生成相同地址或不同地址来分别访问存储器阵列321和322。例如，在可以称为“单个周期”或单地址模式中，控制电路324可以通过连接在单个时钟周期内分别从地址/数据线312和314锁存的第一和第二地址部分生成单个共用地址。在可以称为“多个周期”或多地址模式中，控制电路324可以生成不同的地址，其中每个地址是通过连接在连续时钟周期内经由地址/数据线312和314提供的地址部分来生成的。在两种情况的任何一种中，可以分别经由地址/数据线312和314将数据传输到每个存储器阵列321和322/从每个存储器阵列321和322传输数据。
使用可选择地址模式的存储器访问
一个或多个实施例的控制电路324可以允许(例如通过存储控制器310)在此类寻址模式(例如通过一个或多个控制信号)之间进行选择来访问第一存储器阵列321中和/或第二存储器阵列322中的数据，从而帮助为存储控制器310访问存储装置320提供更大灵活性。一个或多个实施例的控制电路324可以根据图4的流程图500，响应来自存储控制器310具有选定的地址模式的存储器访问请求来控制对第一存储器阵列321和/或第二存储器阵列322的访问。一个或多个实施例的控制电路324可以包括地址生成电路，图5图示了该地址生成电路，并且下文将结合图4的流程图500予以描述。
现在参考图4，对于图4的框502，如果存储控制器310请求使用单个周期地址模式对存储装置320进行访问，则控制电路324根据框504、506和508控制对第一存储器阵列321和第二存储器阵列322的访问。对于图4的框502，如果存储控制器310请求使用多地址模式对存储装置320进行访问，则控制电路324根据框510、512、514和516控制对第一存储器阵列321和第二存储器阵列322的访问。
为了选择哪种地址模式，一个或多个实施例的控制电路324可以在控制线316上从存储控制器310接收一个或多个控制信号。对于一些实施例，存储控制器310可以在访问数据时通过断言(assert)/撤销断言(de-assert)地址有效信号(/ADV和/HADV)来选择地址模式。例如，如图5的表600所示，在访问期间撤销断言/HADV信号(例如将其维持在高逻辑电平)会选择单个周期地址模式，而在访问期间断言/HADV信号(例如将其置于低逻辑电平)会选择两个周期地址模式。
单个周期地址模式
在单个周期地址模式中，可以使用单地址作为具有双宽度的单个阵列访问存储器阵列。例如，假定16位阵列，在单个周期地址模式中，可以将这些阵列视为单个32位阵列(1×32)并以此方式访问它。
对于单(或单个周期)地址模式，图4的框504的控制电路324在第一和第二组地址/数据线312和314上接收单地址的第一和第二部分。对于框506，控制电路324根据接收到的部分生成单地址，例如通过连接第一和第二地址部分来生成该单地址(例如利用例如图5所示的地址生成电路)。对于框508，控制电路324使用单地址访问第一和第二存储器阵列321和322，并使用第一和第二组地址/数据线312和314接收或发送数据。
如图5所示，对于单地址模式(如由非活动的/HADV控制信号标识的)，可以将三态门912耦合，以响应在控制线316上接收到的活动的地址有效(/ADV)控制信号而在地址/数据线312上将地址部分传送到第一存储器阵列321的高阶地址输入(AH)和复用器(MUX)934的第一输入(I1)。可以将三态门914耦合，以响应活动的/ADV控制信号而在地址/数据线314上将地址部分传送到第二存储器阵列322的低阶地址输入(AL)以及传送到复用器(MUX)932的第一输入(I1)。
可以将MUX 932耦合，以响应通过AND门936的非活动的/HADV控制信号来将其第一输入(I1)上的地址部分输出到第一存储器阵列321的低阶地址输入(AL)，从而允许连接地址/数据线312和314上的地址部分以寻址第一存储器阵列321。可以将MUX 934耦合，以响应通过AND门936的非活动的/HADV控制信号来将其第一输入(I1)上的地址部分输出到第二存储器阵列322的高阶地址输入(AH)，从而允许连接地址/数据线312和314上的地址部分以寻址第二存储器阵列322。
如图6的时序图700中所示，对于使用单个周期地址模式的示范读访问，可以在单个时钟周期上同时时钟输入单地址的第一和第二部分。假定16位存储器阵列321和322以及在周期t0处读命令之后的4周期等待时间，可以在9个时钟周期内访问16字节的数据(总共128位)。而且假定读之间有2周期等待时间，则可以在20个时钟周期内访问32字节的数据(例如其中16个字节分别来自不同的地址位置)。
多个周期地址模式
在多个周期地址模式中，可以使用地址/数据线312-314上提供的单独地址独立地访问存储器阵列。例如，再次假定16位阵列，在多个周期地址模式中，可以将包含阵列的存储装置视为两个单个16位装置(2×16)并以此方式访问它，其中在一些情况中可能产生减少的等待时间，下文将对此描述。
再次参考图4，对于多地址模式，框510的控制电路324在第一组地址/数据线312上接收第一地址的多个部分，对于框512，在第一组地址/数据线312上接收第二地址的多个部分。对于框514，使用第一地址(例如利用如图5所示的电路根据多个部分生成的第一地址)来访问第一存储器阵列并使用第一组地址/数据线312接收或发送数据。对于框516，使用第二地址来访问第二存储器阵列并使用第二组地址/数据线312接收或发送数据。
对于活动的/HADV控制信号标识的多地址模式，可以将三态门912耦合，以响应在控制线316上接收到的活动的/ADV控制信号而在地址数据线312上将第一地址部分传送到MUX 932的第二输入(I2)。可以将MUX 932耦合，以响应通过AND门936的活动的/HADV控制信号来将其第二输入(I2)上的第一地址输出到锁存器942。可以将锁存器942耦合，以响应通过AND门952、OR门954和锁存器956的活动的/HADV控制信号来锁存第一地址部分并将其输出到第一存储器阵列321的低阶地址输入(AL)。锁存器942可以包括例如D型触发器，锁存器956可以包括例如SR触发器。可以将三态门912耦合以在被启用时在地址/数据线312上将第二地址部分传送到第一存储器阵列321的高阶地址输入(AH)，从而允许连接地址/数据线312上的第一和第二地址部分以寻址第一存储器阵列321。
可以将三态门914耦合，以响应活动的/ADV控制信号而在地址/数据线314上将第一地址部分传送到锁存器944。可以将锁存器944耦合，以响应通过AND门952、OR门954和锁存器956的活动的/HADV控制信号来锁存第一地址部分并将其输出到第二存储器阵列322的低阶地址输入(AL)。锁存器944可以包括例如D型触发器。可以将三态门914耦合以在启用时在地址/数据线314上将第二地址部分传送到MUX 934的第二输入(I2)。可以将MUX 934耦合，以响应通过AND门936的活动的/HADV控制信号来将其第二输入(I2)上的第二地址部分输出到第二存储器阵列322的高阶地址输入(AH)，从而允许连接地址/数据线314上的第一和第二地址部分以寻址第二存储器阵列322。
如图7的时序图800中所示，对于使用两个周期地址模式的示范读访问，可以在连续的时钟周期内锁存第一和第二地址的第一和第二地址部分。而且还假定16位存储器阵列321和322以及周期t1处出现第二地址之后4周期等待时间，可以在13个时钟周期内访问32个字节的数据(16个字节分别来自不同的地址位置)。当与使用单个周期地址模式来读取32个字节的数据所需的20个时钟周期比较时，这意味着等待时间上的显著减少。因此，这在访问连续的存储单元处的数据时特别有优势。
如图8的时序图900中所示，对于使用两个周期地址模式的示范读访问，或者可以在单个时钟周期内的连续时钟沿中锁存第一和第二地址的第一和第二地址部分。例如，可以分别在单个时钟周期的上升沿和下降沿时钟输入第一和第二地址部分。可以将此寻址模式视为“两个半周期地址模式”，如图所示，这可以进一步将访问时间减少另一个时钟周期(例如对于上文示例，从13个时钟周期减少到12个时钟周期)。
备选实施例
上文结合使用在地址/数据线312上接收的地址部分寻址第一存储器阵列321和使用在地址数据线314上接收的地址部分寻址第二存储器阵列322描述了多地址模式的实施例。但是，对于一些实施例，可在第一和第二地址/数据线312-314上接收第一和第二地址的多个部分。例如，在第一时钟周期内，可以分别在第一和第二地址/数据线312-314上接收第一地址的第一和第二部分，而在第二时钟周期内，可以在第一和第二地址/数据线312-314上接收第二地址的第一和第二部分。可以相应地修改地址生成电路以锁存第一和第二地址。
虽然结合在地址/数据线312和314上接收地址部分来描述实施例，但是可以将一个或多个实施例的存储装置320耦合以在一组或多组其他线(例如专用的地址线)的每一组的至少一部分上接收一个或多个地址部分，以用于寻址第一存储器阵列321和或第二存储器阵列322。利用这些专用地址线来提供第一和第二地址的一些部分(例如高阶数量的位)可以使第一和第二地址在单个时钟周期内被接收，从而进一步减少等待时间。
例如，可以将存储装置320耦合以在地址/数据线312上接收第一地址部分、在地址/数据线314上接收第二地址部分以及在附加组的线上接收第三地址部分。存储装置320然后可以使用例如第一和第三地址部分寻址第一存储器阵列321，以及使用例如第二和第三地址部分寻址第二存储器阵列322。
又如，可以将存储装置320耦合以在地址/数据线312上接收第一地址部分、在地址/数据线314上接收第二地址部分、在第一附加组的线上接收第三地址部分以及在第二附加组的线上接收第四地址部分。存储装置320然后可以使用例如第一和第三地址部分寻址第一存储器阵列321，以及使用例如第二和第四地址部分寻址第二存储器阵列322。
结论
因此，描述了本发明的实施例，它们一般使用多组地址/数据线帮助增加发往和来自存储器的数据带宽来提供存储器访问。虽然前文是针对此类实施例来描述的，但是在不背离本发明基本范围的情况下可以设想本发明的其他和另一些实施例，本发明的范围由所附的权利要求确定。

Claims (23)

1.一种用于访问具有多个地址模式的存储装置的方法，包括：
如果选择了单地址模式，
则在第一和第二组线上接收单地址的多个部分，
使用所述单地址来访问所述存储装置的第一和第二存储器阵列并使用第一和第二组线接收或发送数据；以及
如果选择了多地址模式，
则在第一和第二组线上接收第一和第二地址的多个部分，
使用第一地址来访问第一存储器阵列并使用第一组线接收或发送数据，以及
使用第二地址来访问第二存储器阵列并使用第二组线接收或发送数据。
2.如权利要求1所述的方法，包括接收标识所选的地址模式的一个或多个控制信号。
3.如权利要求2所述的方法，其特征在于，所述一个或多个控制信号包括至少一个地址有效信号。
4.如权利要求1所述的方法，其特征在于，在所述多地址模式中在第一和第二组线上接收第一和第二地址的多个部分包括：
在连续时钟周期内在第一组线上接收第一地址的第一和第二部分；以及
在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
5.如权利要求1所述的方法，其特征在于，在所述多地址模式中在第一和第二组线上接收第一和第二地址的多个部分包括：
在单个时钟周期内与连续时钟沿同时地在第一组线上接收第一地址的第一和第二部分；以及
在所述单个时钟周期内与所述连续时钟沿同时地在第二组线上接收第二地址的第一和第二部分。
6.一种用于访问存储装置的方法，包括：
在第一和第二组线上接收第一和第二地址的多个部分；
使用第一地址来访问所述存储装置的第一存储器阵列并使用第一组线接收或发送数据；以及
使用第二地址来访问所述存储装置的第二存储器阵列并使用第二组线接收或发送数据。
7.如权利要求6所述的方法，其特征在于，在第一和第二组线上接收第一和第二地址的多个部分包括：
在连续时钟周期内在第一组线上接收第一地址的第一和第二部分；以及
在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
8.如权利要求6所述的方法，其特征在于，在第一和第二组线上接收第一和第二地址的多个部分包括：
在第一时钟周期内在第一和第二组线上接收第一地址的第一和第二部分；以及
在第二时钟周期内在第一和第二组线上接收第二地址的第一和第二部分。
9.如权利要求6所述的方法，包括：
通过连接第一地址的多个部分来生成第一地址；以及
通过连接第一地址的多个部分来生成第二地址。
10.如权利要求6所述的方法，还包括经由第三组线接收第一和第二地址的部分。
11.如权利要求10所述的方法，其特征在于，所述第三组线包括专用的地址线。
12.一种设备，包括：
可独立寻址的第一和第二存储器阵列；
第一和第二组地址/数据线；以及
电路，配置为：
在第一地址模式中，在第一和第二组地址/数据线上接收单地址的多个部分，使用所述单地址来访问存储装置的第一和第二存储器阵列并使用第一和第二组地址/数据线接收或发送数据，以及
在第二地址模式中，在第一和第二组地址/数据线上接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组地址/数据线接收或发送数据。
13.如权利要求12所述的设备，其特征在于，所述电路配置为接收选择地址模式的一个或多个控制信号。
14.如权利要求12所述的设备，其特征在于，所述电路配置为在第二地址模式中：
在连续时钟周期内在第一组线上接收第一地址的第一和第二部分；以及
在连续时钟周期内在第二组线上接收第二地址的第一和第二部分。
15.如权利要求12所述的设备，其特征在于，所述电路配置为在第一地址模式中通过连接所述单地址的多个部分来生成所述单地址。
16.一种设备，包括：
可独立寻址的第一和第二存储器阵列；
在第一和第二组线上接收第一和第二地址的多个部分的电路；
使用第一地址来访问第一存储器阵列并使用第一组线接收或发送数据的电路；以及
使用第二地址来访问第二存储器阵列并使用第二组线接收或发送数据的电路。
17.如权利要求16所述的设备，其特征在于，用于访问第一存储器阵列的电路配置为使用在第一组线上接收到的第一地址的第一部分和在第二组线上接收到的第一地址的第二部分生成第一地址。
18.如权利要求16所述的设备，其特征在于：
用于访问第一存储器阵列的电路配置为使用在连续时钟周期内在第一组线上接收到的第一地址的第一和第二部分生成第一地址；以及
用于访问第二存储器阵列的电路配置为使用在连续时钟周期内在第二组线上接收到的第二地址的第一和第二部分生成第二地址。
19.如权利要求16所述的设备，其特征在于：
用于访问第一存储器阵列的电路配置为使用在一组专用的地址线上接收到的地址部分生成第一地址；以及
用于访问第二存储器阵列的电路配置为使用在所述一组专用的地址线上接收到的所述地址部分生成第二地址。
20.一种系统，包括：
一个或多个处理器；
存储控制器；以及
存储装置，所述存储装置包括第一和第二存储器阵列和电路，所述电路配置为：
当所述存储装置在第一操作模式中时，在第一和第二组地址/数据线上从所述存储控制器接收单地址的多个部分，使用所述单地址来访问所述存储装置的第一和第二存储器阵列并使用第一和第二组地址/数据线接收或发送数据，以及
当所述存储装置在第二操作模式中时，在第一和第二组地址/数据线上从所述存储控制器接收第一和第二地址的多个部分，使用第一地址来访问第一存储器阵列并使用第一组地址/数据线接收或发送数据，以及使用第二地址来访问第二存储器阵列并使用第二组地址/数据线接收或发送数据。
21.如权利要求20所述的系统，其特征在于，所述存储控制器配置为断言或撤销一个或多个控制信号来将所述存储装置置于第一或第二操作模式。
22.如权利要求20所述的设备，其特征在于，所述存储装置电路配置为当所述存储装置在第二操作模式中时：
在连续时钟周期内在第一组线上从所述存储控制器接收第一地址的第一和第二部分；以及
在连续时钟周期内在第二组线上从所述存储控制器接收第二地址的第一和第二部分。
23.如权利要求20所述的设备，其特征在于，所述存储装置电路配置为当所述存储装置在第一操作模式中时通过连接所述单地址的多个部分来生成所述单地址。
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