CN112017702B - 内存接口电路、phy芯片及处理器 - Google Patents

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Abstract

本发明实施例提供一种内存接口电路、PHY芯片及处理器，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，数据写入电路与并串转换电路连接，数据读取电路与串并转换电路连接；并串转换电路用于接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路发送第一串行信号；串并转换电路用于接收数据读取电路发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。提高了对内存的数据读写速率。

Description

内存接口电路、PHY芯片及处理器
技术领域
本发明实施例涉及电路领域，尤其涉及一种内存接口电路、PHY芯片及处理器。
背景技术
内存控制器可以通过双倍速率(Double Data Rate，DDR)端口物理层(PortPhysical Layer，PHY)对DDR内存中的数据进行写入操作或者读取操作。
DDR PHY中通常包括多个内存接口电路，内存控制器可以通过内存接口电路对内存中的数据进行读写操作。即，内存控制器向DDR内存中写入的数据以及从DDR内存读取的数据均需要经过内存接口电路。在数据写入时，内存接口电路可以接收内存控制器发送的串行数据，并对该串行数据进行处理，以将该串行数据写入内存。在数据读取时，内存接口电路可以从内存中读取串行数据，并将串行数据发送给内存控制器。由于内存控制器的数据传输速率(向内存接口电路发送串行数据的速率、以及从内存接口电路接收串行数据的速率)通常具有最大限制，使得对DDR内存的数据读写速率也受到限制，导致对DDR内存的数据读写速率较低。
发明内容
本发明实施例提供一种内存接口电路、PHY芯片及处理器，提高了对内存的数据读写速率。
第一方面，本发明实施例提供一种内存接口电路，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，
所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；
所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号。
在一种可能的实施方式中，所述数据写入电路包括数据信号写入模块和同步信号写入模块，所述并串转换电路包括第一并串转换模块和第二并串转换模块，其中，
所述数据信号写入模块与所述第一并串转换模块连接，所述第一并串转换模块用于接收所述内存控制器发送的第一并行数据信号，将所述第一并行数据信号转换为第一串行数据信号，并向所述数据信号写入模块发送所述第一串行数据信号；
所述同步信号写入模块与所述第二并串转换模块连接，所述第二并串转换模块用于接收所述内存控制器发送的并行控制信号，将所述并行控制信号转换为串行控制信号，并根据所述串行控制信号向所述同步信号写入模块发送同步信号，所述同步信号用于控制所述第一串行数据信号写入内存。
在一种可能的实施方式中，所述第一并串转换模块包括第一时钟生成单元和第一并串转换单元，其中，
所述第一时钟生成单元和所述第一并串转换单元连接；所述第一时钟生成单元用于生成第一时钟信号，所述第一并串转换单元用于根据所述第一时钟信号将所述第一并行数据信号转换为第一串行数据信号。
在一种可能的实施方式中，所述第一并串转换模块还包括第一延时单元，所述第一延时单元分别与所述第一并串转换单元和所述数据信号写入模块连接。
在一种可能的实施方式中，所述第二并串转换模块包括第二时钟生成单元、第二并串转换单元和门控单元，其中，
所述第二时钟生成单元分别与所述第二并串转换单元和所述门控单元连接，所述门控单元还与所述第二并串转换单元连接；所述第二时钟生成单元用于生成第二时钟信号，所述第二并串转换单元用于根据所述第二时钟信号将所述并行控制信号转换为串行控制信号，所述第二时钟生成单元还用于生成同步信号，所述门控单元用于在所述串行控制信号的控制下向所述同步信号写入模块发送所述同步信号。
在一种可能的实施方式中，所述第二并串转换模块还包括第二延时单元，所述第二延时单元分别与所述门控单元和所述同步信号写入模块连接。
在一种可能的实施方式中，所述数据读取电路包括数据信号读取模块和同步信号读取模块，所述串并转换电路包括串并转换模块和时钟模块，其中，
所述串并转换模块分别与所述数据信号读取模块和所述时钟模块连接，所述时钟模块还与所述同步信号读取模块连接；
所述时钟模块用于从所述同步信号读取模块接收第三时钟信号，并根据所述第三时钟信号生成第四时钟信号；所述串并转换模块用于从所述数据信号读取模块接收第二串行数据信号，根据所述第四时钟信号将所述第二串行数据信号转换为第二并行数据信号，并向内存控制器输出所述第二并行数据信号；所述时钟模块还根据所述第三时钟信号生成有效标志位，并向所述内存控制器发送所述有效标志位，所述有效标志位用于控制所述内存控制器读取所述串并转换模块的输出。
在一种可能的实施方式中，所述时钟模块包括滤波单元和第三时钟生成单元，其中，
所述滤波单元分别与所述同步信号读取模块和所述第三时钟生成单元连接，所述第三时钟生成单元还与所述串并转换模块连接。
在一种可能的实施方式中，所述串并转换模块包括串并转换单元、第三延时单元和第四延时单元，其中，
所述第三延时单元分别与所述第三时钟生成单元和所述串并转换单元连接；
所述第四延时单元分别与所述数据信号读取模块和所述串并转换单元连接。
在一种可能的实施方式中，所述数据信号读取模块包括第一阻抗匹配单元、参考电压生成单元、第一差分信号转换单元、第一补偿单元和第一方波信号生成单元，其中，
所述第一差分信号转换单元分别与所述第一阻抗匹配单元、所述参考电压生成单元和所述第一补偿单元连接；
所述第一补偿单元还与所述第一方波信号生成单元连接。
第二方面，本发明实施例还提供一种PHY芯片，包括第一方面任一项所述的内存接口电路。
第三方面，本发明实施例还提供一种处理器，包括第二方面所示的PHY芯片。
本申请提供的内存接口电路、PHY芯片和处理器，内存接口电路包括数据写入电路11、数据读取电路12、并串转换电路13、串并转换电路14，其中，数据写入电路11与并串转换电路13连接，数据读取电路12与串并转换电路14连接。在数据写入过程中，并串转换电路13可以接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路11发送第一串行信号。在数据读取过程中，串并转换电路14可以接收数据读取电路12发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。在数据写入时，内存接口电路可以接收内存控制器发送的并行信号，并对并行信号进行处理，以将并行信号对应的数据写入内存，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以接收到更多的待写入数据，以及将更多的数据写入内存，提高了数据写入效率。在数据读取时，内存接口电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送并行信号，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以向内存控制器发送更多的数据，进而提高了数据读取效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的DDR内存读写系统架构图；
图2为本发明实施例提供的内存接口电路的结构示意图；
图3为本发明实施例提供的一种数据写入电路和并串转换电路的结构示意图；
图4为本发明实施例提供的另一种数据写入电路和并串转换电路的结构示意图；
图5为本发明实施例提供的一种数据读取电路和串并转换电路的结构示意图；
图6为本发明实施例提供的另一种数据读取电路和串并转换电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的DDR内存读写系统架构图。请参见图1，包括DDR内存和中央处理器(Central Processing Unit，CPU)，其中，CPU中设置有DDR PHY、内存控制器和CPU内核。DDR PHY中包括多个内存接口电路(DATASLICE)。
CPU内核可以通过内存控制器和DDR PHY对DDR内存中的数据进行读取操作或者写入操作。例如，在CPU内核向DDR内存中写入数据时，CPU内核先将待写入数据发送至内存控制器，内存控制器通过DDR PHY中的任意一个内存接口电路将待写入数据写入DDR内存。在CPU内核从DDR内存读取数据时，内存控制器先通过DDR PHY中的任意一个内存接口电路从DDR内存中读取数据，并将读取的数据传输至CPU内核。
在本申请中，在对内存进行数据写入操作时，内存控制器写入的数据可以为并行信号，内存接口电路中设置有并串转换电路，并串转换电路可以将内存控制器输出的并行信号转换为串行信号，并将该串行信号写入内存。内存接口电路中还设置有串并转换电路，串并转换电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送该并行信号。在数据写入时，内存接口电路可以接收内存控制器发送的并行信号，并对并行信号进行处理，以将并行信号对应的数据写入内存，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以接收到更多的待写入数据，以及将更多的数据写入内存，提高了数据写入效率。在数据读取时，内存接口电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送并行信号，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以向内存控制器发送更多的数据，进而提高了数据读取效率。
需要说明的是，在不进行特殊说明的情况下，本申请所涉及的内存均为DDR内存。
需要说明的是，DDR PHY中的每个内存接口电路的结构相同，下面，通过具体实施例对其中任意一个内存接口电路的结构进行详细说明。下面几个具体实施例可以相互结合，对于相同或相似的内容，在不同的实施例中不再进行重复说明。
图2为本发明实施例提供的内存接口电路的结构示意图。请参见图2，内存接口电路可以包括：数据写入电路11、数据读取电路12、并串转换电路13、串并转换电路14，其中，
数据写入电路11与并串转换电路13连接，数据读取电路12与串并转换电路14连接。并串转换电路13用于接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路11发送第一串行信号；串并转换电路14用于接收数据读取电路12发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。
可选的，数据写入电路11和数据读取电路12分别与内存连接。并串转换电路13和串并转换电路14分别与内存控制器连接。
本申请所示的内存控制器具有并行输出的功能，即，内存控制器可以输出并行的多位数据(输出并行信号)。例如，内存控制器可以同时输出4位数据、8位数据等。在实际应用过程中，可以根据实际需要设置内存控制器并行输出的数据位数。需要说明的是，并行的多位数据与并行信号具有相同的含义。
本申请所示的内存控制器具有并行输入的功能，即，可以向内存控制器输入并行的多位数据。例如，可以同时向内存控制器输入4位数据、8位数据等。在实际应用过程中，可以根据实际需要设置向内存控制器并行输入的数据位数。
可选的，数据写入电路11可以将接收到的信号转换为适合于写入内存的信号。例如，数据写入电路11可以将接收到的信号(数字信号)转换为模拟信号。数据写入电路11还可以进行阻抗匹配，以减小信号在写入内存过程中的衰减。数据写入电路11还可以为接收到的信号提供合适的驱动能力，以使得信号可以在驱动的作用下写入至内存。
可选的，数据读取电路12可以将从内存中读取的信号转换为适合于内存控制器的信号。例如，数据读取电路12可以将从内存中读取到的信号(模拟信号)转换为数字信号。数据读取电路12还可以进行阻抗匹配，以减小信号在电路板上传输时的反射。数据读取电路12还可以对信号进行补偿等处理，以提高信号的质量。
可选的，并串转换电路13用于将并行信号转换为串行信号。例如，假设存在4个并行信号，分别为0、1、0和0，则并串转换模块可以将该4个并行信号转换为串行信号0100。
可选的，串并转换电路14用于将串行信号转换为并行信号。例如，假设串行信号为0100，则串并转换电路14可以将该串行信号转换为4个并行信号，该4个并行信号可以分别为0、1、0和0。
下面，对数据写入过程进行说明。
在进行数据写入时，内存控制器可以确定待写入数据对应的第一并行信号，并向并串转换电路13发送第一并行信号。并串转换电路13将第一并行信号转换为第一串行信号，并向数据写入电路11发送第一串行信号。数据写入电路11对第一串行信号进行处理(例如数模转换、阻抗匹配、提供驱动能力等)之后，将处理后的第一串行信号写入至内存，以实现数据写入操作。
在上述过程中，由于内存控制器在一个时钟周期可以并行写入多个数据，这样，在时钟频率(或者传输速率)不变的情况下，提高了数据写入速率。还可以避免内存控制器在高时钟频率下工作异常。
下面，对数据读取过程进行说明。
在进行数据读取时，数据读取电路12可以从内存中读取第二串行信号，数据读取电路12对第二串行信号进行处理(例如，模数转换、阻抗匹配、补偿等)之后，将处理后的第二串行信号发送至串并转换电路14。串并转换电路14将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号，以实现数据读取操作。
在上述过程中，由于在一个时钟周期内，可以向内存控制器并行写入多个数据，使得内存控制器可以在一个时钟周期内并行的读取多个数据。这样，在时钟频率(或者传输速率)不变的情况下，提高了数据读取速率。还可以避免内存控制器在高时钟频率下工作异常。
本申请提供的内存接口电路包括数据写入电路11、数据读取电路12、并串转换电路13、串并转换电路14，其中，数据写入电路11与并串转换电路13连接，数据读取电路12与串并转换电路14连接。在数据写入过程中，并串转换电路13可以接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路11发送第一串行信号。在数据读取过程中，串并转换电路14可以接收数据读取电路12发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。在数据写入时，内存接口电路可以接收内存控制器发送的并行信号，并对并行信号进行处理以将并行信号对应的数据写入内存，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以接收到更多的待写入数据，以及将更多的数据写入内存，提高了数据写入效率。在数据读取时，内存接口电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送并行信号，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以向内存控制器发送更多的数据，进而提高了数据读取效率。
由上可知，数据写入电路11和并串转换电路13组合得到的电路为数据写入通道，数据读取电路12和串并转换电路14组合得到的电路为数据读取通道。下面，分别对数据写入通道和数据读取通道进行说明。
图3为本发明实施例提供的一种数据写入电路和并串转换电路的结构示意图。请参见图3，数据写入电路11包括数据信号写入模块111和同步信号写入模块112，并串转换电路13包括第一并串转换模块131和第二并串转换模块132，其中，
数据信号写入模块111与第一并串转换模块131连接，第一并串转换模块131用于接收内存控制器发送的第一并行数据信号，将第一并行数据信号转换为第一串行数据信号，并向数据信号写入模块111发送第一串行数据信号，由数据信号写入模块111将所述第一串行数据信号对应的数据写入至内存。
同步信号写入模块112与第二并串转换模块132连接，第二并串转换模块132用于接收内存控制器发送的并行控制信号，将并行控制信号转换为串行控制信号，并根据串行控制信号向同步信号写入模块112发送同步信号，同步信号写入模块112用于对接收到的同步信号进行处理(处理过程可以参见图4所示的实施例)，并向内存发送处理后的同步信号，其中，处理后的同步信号用于控制第一串行数据信号写入内存。
由图3可知，数据信号写入模块111和第一并串转换模块131组合得到的电路为数据信号写入通道，同步信号写入模块112和第二并串转换模块132组合得到的电路为同步信号写入通道。
可选的，控制信号(并行控制信号或者串行控制信号)可以指示内存控制器是否正在向内存写入数据。例如，在内存控制器正在向内存写入数据时，控制信号可以为高电平，否者，控制信号为低电平。控制信号可以控制同步信号的发送，例如，在内存控制器正在向内存写入数据时，第二并串转换模块132可以根据控制信号发送同步信号，在内存控制器未向内存写入数据时，第二并串转换模块132根据控制信号不发送同步信号。相应的，在数据信号写入模块111向内存写入数据时，可以根据同步信号写入模块112输出的同步信号向内存写入数据，例如，数据信号写入模块111可以在同步信号的上升沿和/或下降沿时，向内存写入数据。
可选的，假设第一并行数据信号为X位，则并行控制信号可以为X位高电平。相应的，在控制信号为高电平时，第二并串转换模块132才发送同步信号。
在图3所示实施例的基础上，下面，结合图4，对数据写入电路11和并串转换电路13的结构进行详细说明。
图4为本发明实施例提供的另一种数据写入电路和并串转换电路的结构示意图。
请参见图4，第一并串转换模块131包括第一时钟生成单元1311、第一并串转换单元1312和第一延时单元1313，其中，第一时钟生成单元1311和第一并串转换单元1312连接；第一时钟生成单元1311用于生成第一时钟信号，第一并串转换单元1312用于根据第一时钟信号将第一并行数据信号转换为第一串行数据信号。第一延时单元1313分别与第一并串转换单元1312和数据信号写入模块111连接。
可选的，第一并串转换单元1312可以根据第一时钟生成单元1311生成的第一时钟信号进行并串转换处理。例如，第一并串转换单元1312可以在第一时钟信号的上升沿和/或下降沿进行并串转换处理。
请参见图4，数据信号写入模块111包括第一控制单元1111、第一驱动单元1112和第一在线驱动调整(On Chip Driver，OCD)选择单元1113，其中，第一控制单元1111分别和第一延时单元1313和第一驱动单元1112连接，第一驱动单元1112还与第一OCD选择单元1113连接。
可选的，第一控制单元1111用于控制信号在数据信号写入模块111中的处理过程。
可选的，第一驱动单元1112可以负责阻抗匹配前一级的斜率调节，以实现阻抗匹配，进而减小信号在传输过程中的衰减。
可选的，第一OCD选择单元1113可以提供合适的输出驱动能力，以使信号在输出驱动能力下成功的写入至内存。
请参见图4，第二并串转换模块132包括第二时钟生成单元1321、第二并串转换单元1322、门控单元1323和第二延时单元1324，其中，第二时钟生成单元1321与第二并串转换单元1322和门控单元1323连接，门控单元1323还与第二并串转换单元1322连接；第二时钟生成单元1321用于生成第二时钟信号，第二并串转换单元1322用于根据第二时钟信号将并行控制信号转换为串行控制信号，第二时钟生成单元1321还用于生成同步信号，门控单元1323用于在串行控制信号的控制下向同步信号写入模块112发送同步信号。第二并串转换模块132还包括第二延时单元1324，第二延时单元1324分别与门控单元1323和同步信号写入模块112连接。
可选的，第一延时单元1313和第二延时单元1324用于使得数据信号写入模块111和同步信号写入模块112的输出保持同步。在实际应用过程中，可以根据实际情况设置第一延时单元1313和第二延时单元1324的延时时长，以使数据信号写入模块111和同步信号写入模块112的输出保持同步。
可选的，在内存控制器向第一并串转换单元1312发送第一并行数据信号时，内存控制器向第二并串转换单元1322发送控制信号。其中，控制信号与第一并行数据信号中包括的数据的位数相关。例如，假设第一并行数据信号中包括4位数据，则控制信号可以为4位高电平。
需要说明的是，第二并串转换单元1322可以根据第二时钟生成单元1321生成的第二时钟信号进行并串转换，第二并串转换单元1322的工作过程可以参见第一并串转换单元1312的工作过程，此处不再进行赘述。
可选的，门控单元1323可以根据串行控制信号进行断开或者闭合。例如，当串行控制信号为高电平时，门控单元1323闭合，当串行控制信号为低电平时，门控单元1323断开。
可选的，第二时钟生成单元1321还生成同步信号，在门控单元1323闭合时，同步信号可以通过门控单元1323传输至第二延时单元1324。即，只有在内存控制器向内存写入数据时，门控单元1323才闭合，使得同步信号才可以输入至同步信号写入模块112。
可选的，第二时钟信号与第一时钟信号可以相同。
可选的，同步信号为时钟信号，同步信号与第二时钟信号之间具有预设的相位差，例如，同步信号的相位比第二时钟信号的相位滞后90度。
请参见图4，同步信号写入模块112包括第三差分信号转换单元1121、第二控制单元1122、第二驱动单元1123、第二OCD选择单元1124、第三控制单元1125、第三驱动单元1126和第三OCD选择单元1127。其中，第三差分信号转换单元1121、第二控制单元1122、第二驱动单元1123和第二OCD选择单元1124依次连接，第三差分信号转换单元1121、第三控制单元1125、第三驱动单元1126和第三OCD选择单元1127依次连接。
可选的，第三差分信号转换单元1121用于将接收到的同步信号进行差分处理，得到两个幅值相同、相位相反的信号。
需要说明的是，第二控制单元1122和第三控制单元1125的功能分别与第一控制单元1111的功能相同，第二驱动单元1123和第三驱动单元1126的功能分别与第一驱动单元1112的功能相同，第二OCD选择单元1124和第三OCD选择单元1127的功能分别与第一OCD选择单元1113的功能相同，此处不再进行赘述。
在图4所示实施例的基础上，下面，通过具体示例，对数据写入过程进行说明。
在进行数据写入过程中，内存控制器向第一并串转换单元1312输出4位并行数据(0、1、0、0)，第一时钟生成单元1311生成第一时钟信号，第一并串转换单元1312根据第一时钟信号对4位并行数据(0、1、0、0)进行转换操作，得到串行数据0100，并通过第一延时单元1313向数据信号写入模块111发送该串行数据0100。数据信号写入模块111中的第一控制单元1111、第一驱动单元1112和第一OCD选择单元1113对串行数据0100进行处理，得到待写入内存的模拟信号。
在内存控制器向第一并串转换单元1312输出4位并行数据(0、1、0、0)时，内存控制器还向第二并串转换单元1322输出并行控制信号(1、1、1、1)，第二时钟生成单元1321生成第二时钟信号和同步信号，其中，第二时钟信号与第一时钟信号相同，同步信号比第二时钟信号的相位滞后90度。第二并串转换单元1322根据第二时钟信号对并行控制信号(1、1、1、1)进行转换操作，得到串行控制信号1111。由于串行控制信号为1111，使得门控单元1323闭合，进而使得同步信号可以通过门控单元1323和第二延时单元1324传输至同步信号写入模块112，以使同步信号写入模块112对同步信号进行处理。
在数据信号写入模块111获取得到待写入内存的模拟信号之后，根据同步信号向内存中写入该模拟信号，例如，可以在同步信号的上升沿和/或下降沿时向内存中写入该模拟信号。
在上述过程中，内存控制器的输出可以为并行信号，这样，在时钟频率(或者传输速率)不变的情况下，可以提高内存控制器对内存的数据写入速率。
图5为本发明实施例提供的一种数据读取电路和串并转换电路的结构示意图。请参见图5，数据读取电路12包括数据信号读取模块121和同步信号读取模块122，串并转换电路14包括串并转换模块141和时钟模块142，其中，
串并转换模块141分别与数据信号读取模块121和时钟模块142连接，时钟模块142还与同步信号读取模块122连接。时钟模块142用于从同步信号读取模块122接收第三时钟信号，并根据第三时钟信号生成第四时钟信号；串并转换模块141用于从数据信号读取模块121接收第二串行数据信号，根据第四时钟信号将第二串行数据信号转换为第二并行数据信号，并向内存控制器输出第二并行数据信号；时钟模块142还根据第三时钟信号生成有效标志位，并向内存控制器发送有效标志位，有效标志位用于控制内存控制器读取串并转换模块141的输出。
由图5可知，数据信号读取模块121、时钟模块142和串并转换模块141组合得到的电路为数据信号读取通道，同步信号读取模块122和时钟模块142组合得到的电路为同步信号读取通道。
可选的，同步信号读取模块122可以从内存中读取时钟信号，并对读取到的时钟信号进行处理(例如，阻抗匹配处理、放大处理、补偿处理等)得到第三时钟信号，并向时钟模块142发送第三时钟信号。时钟模块142可以根据第三时钟信号生成第四时钟信号，第四时钟信号用于控制串并转换模块141进行串并转换处理。时钟模块142还根据第三时钟信号生成有效标志位，有效标志位用于控制内存控制器读取串并转换模块141的输出。
可选的，数据信号读取模块121可以从内存中读取数据信号，对读取到的数据信号进行处理(例如，阻抗匹配、放大处理、补偿处理等)得到第二串行数据信号，并根据第四时钟信号对第二串行数据信号进行处理，得到第二并行数据信号，向内存控制器输出第二并行数据信号。
内存控制器接收到有效标志位之后，可以根据有效标志位对串并转换模块141输出的第二并行数据信号进行接收。
在图5所示实施例的基础上，下面，结合图6，对数据读取电路12和串并转换电路14的结构进行详细说明。
图6为本发明实施例提供的另一种数据读取电路和串并转换电路的结构示意图。
请参见图6，数据信号读取模块121包括第一阻抗匹配单元1211、参考电压生成单元1212、第一差分信号转换单元1213、第一补偿单元1214和第一方波信号生成单元1215，其中，第一差分信号转换单元1213分别与第一阻抗匹配单元1211、参考电压生成单元1212和第一补偿单元1214连接；第一补偿单元1214还与第一方波信号生成单元1215连接。
可选的，第一阻抗匹配单元1211可以提供合适的上拉电阻和/或下拉电阻，以实现阻抗匹配。
可选的，参考电压生成单元1212可以生成预设大小的参考电压，并向第一差分信号转换单元1213发送该参考电压。例如，参考电压的大小可以约为0.8V-1.0V。
第一差分信号转换单元1213可以从内存中读取数据(下文简称模拟信号)，并根据参考电压，对模拟信号进行差分处理。例如，可以比较模拟信号对应的电压值与参考电压的大小，若模拟信号对应的电压值大于参考电压，则输出的差分信号中P信号的幅度大于N信号的幅度，若模拟信号对应的电压值小于参考电压，则输出的差分信号中P信号的幅度小于N信号的幅度。第一差分信号转换单元1213还可以对差分信号进行放大处理。其中，P信号和N信号是指第一差分信号转换单元1213的两个输出端口上的信号。
第一补偿单元1214用于实现高频信号的补偿功能。
第一方波信号生成单元1215用于将接收到的模拟信号转换为方波信号，以得到数字信号。
请参见图6，同步信号读取模块122包括第二阻抗匹配单元1221、第二差分信号转换单元1222、第二补偿单元1223、第二方波信号生成单元1224和第三阻抗匹配单元1225。其中，第二差分信号转换单元1222分别与第二阻抗匹配单元1221、第三阻抗匹配单元1225和第二补偿单元1223连接，第二补偿单元1223还与第二方波信号生成单元1224连接。
需要说明的是，第二阻抗匹配单元1221和第三阻抗匹配单元1225与第一阻抗匹配单元1211的功能相同，第二差分信号转换单元1222的功能与第一差分信号转换单元1213的功能相同，第二补偿单元1223的功能与第一补偿单元1214的功能相同，第二方波信号生成单元1224与第一方波信号生成单元1215的功能相同，此处不再进行赘述。
请参见图6，时钟模块142包括滤波单元1421和第三时钟生成单元1422，其中，滤波单元1421分别与同步信号读取模块122和第三时钟生成单元1422连接，第三时钟生成单元1422还与串并转换模块141连接。串并转换模块141包括串并转换单元1411、第三延时单元1412和第四延时单元1413，其中，第三延时单元1412分别与第三时钟生成单元1422和串并转换单元1411连接；第四延时单元1413分别与数据信号读取模块121和串并转换单元1411连接。
可选的，第四延时单元1413和第三延时单元1412可以使得串并转换的结果正确。例如，可以根据实际情况对第四延时单元1413和第三延时单元1412的延时进行设计，以使得串并转换单元1411可以将接收到的串行信号正确的转换为并行信号。
可选的，滤波单元1421从第二方波信号生成单元1224读取到第三时钟信号之后，可以对第三时钟信号进行滤波处理，以滤除第三时钟信号中的毛刺。
第三时钟生成单元1422可以根据滤波处理后的第三时钟信号生成第四时钟信号和有效标志位。
第四时钟信号中包括时钟信号1(0度时钟信号)、时钟信号2(90度时钟信号)和指针信号。时钟信号1与处理后的第三时钟信号相同。时钟信号2的相位比处理后的第三时钟信号的相位滞后90度。指针信号的生成过程如下：对接收到的处理后的第三时钟信号进行计数得到计数结果，通过本地时钟对计数结果进行采样得到指针信号，指针信号为0或1。
可选的，串并转换单元1411根据时钟信号1和时钟信号2对接收到的第二串行数据信号进行串并转换操作。例如，时钟信号1每两个时钟产生一个高电平，当时钟信号1和时钟信号2均为高电平时，执行串并转换操作。
可选的，第二串行数据信号可能为多位，当第二串行数据信号的长度大于4时，可以将第二串行数据信号分成两组，并根据指针信号的大小确定输出每组信号的顺序。例如，假设第二串行数据信号的长度为8，则可以将第二串行数据信号分为两组，分别记为组1和组2，组1和组2中分别包括4个数据，当指针信号为1时，则先输出组1中的数据，当指针信号为0时，则先输出组2中的数据。
可以根据指针信号生成有效标志位。例如，当指针信号从0变为1时，则有效标志位也为1，当指针信号不变时，则有效标志位为0。
内存控制器可以根据有效标志位，接收串并转换单元1411输出的第二并行数据信号。
在上述过程中，在数据写入时，内存接口电路可以接收内存控制器发送的并行信号，并对并行信号进行处理以将并行信号对应的数据写入内存，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以接收到更多的待写入数据，以及将更多的数据写入内存，提高了数据写入效率。在数据读取时，内存接口电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送并行信号，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以向内存控制器发送更多的数据，进而提高了数据读取效率。因而，在内存控制器的最大传输速率不变，而内存接口电路最大传输速率仍能提高的情况下，采用本发明实施例的方法，能够有效提高数据读写效率。
本发明实施例还提供一种PHY芯片，包括至少一个上述实施例所示的任意一种内存接口电路。
本发明实施例还提供一种处理器，包括上述实施例所示的PHY芯片。
最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims (12)

1.一种内存接口电路，其特征在于，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，
所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；
所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号；
所述数据读取电路包括数据信号读取模块和同步信号读取模块，所述串并转换电路包括串并转换模块和时钟模块，其中，
所述串并转换模块分别与所述数据信号读取模块和所述时钟模块连接，所述时钟模块还与所述同步信号读取模块连接；
所述时钟模块用于从所述同步信号读取模块接收第三时钟信号，并根据所述第三时钟信号生成第四时钟信号；所述串并转换模块用于从所述数据信号读取模块接收第二串行数据信号，根据所述第四时钟信号将所述第二串行数据信号转换为第二并行数据信号，并向内存控制器输出所述第二并行数据信号。
2.根据权利要求1所述的内存接口电路，其特征在于，所述数据写入电路包括数据信号写入模块和同步信号写入模块，所述并串转换电路包括第一并串转换模块和第二并串转换模块，其中，
所述数据信号写入模块与所述第一并串转换模块连接，所述第一并串转换模块用于接收所述内存控制器发送的第一并行数据信号，将所述第一并行数据信号转换为第一串行数据信号，并向所述数据信号写入模块发送所述第一串行数据信号；
所述同步信号写入模块与所述第二并串转换模块连接，所述第二并串转换模块用于接收所述内存控制器发送的并行控制信号，将所述并行控制信号转换为串行控制信号，并根据所述串行控制信号向所述同步信号写入模块发送同步信号，所述同步信号用于控制所述第一串行数据信号写入内存。
3.根据权利要求2所述的内存接口电路，其特征在于，所述第一并串转换模块包括第一时钟生成单元和第一并串转换单元，其中，
所述第一时钟生成单元和所述第一并串转换单元连接；所述第一时钟生成单元用于生成第一时钟信号，所述第一并串转换单元用于根据所述第一时钟信号将所述第一并行数据信号转换为第一串行数据信号。
4.根据权利要求3所述的内存接口电路，其特征在于，所述第一并串转换模块还包括第一延时单元，所述第一延时单元分别与所述第一并串转换单元和所述数据信号写入模块连接。
5.根据权利要求2所述的内存接口电路，其特征在于，所述第二并串转换模块包括第二时钟生成单元、第二并串转换单元和门控单元，其中，
所述第二时钟生成单元分别与所述第二并串转换单元和所述门控单元连接，所述门控单元还与所述第二并串转换单元连接；所述第二时钟生成单元用于生成第二时钟信号，所述第二并串转换单元用于根据所述第二时钟信号将所述并行控制信号转换为串行控制信号，所述第二时钟生成单元还用于生成同步信号，所述门控单元用于在所述串行控制信号的控制下向所述同步信号写入模块发送所述同步信号。
6.根据权利要求5所述的内存接口电路，其特征在于，所述第二并串转换模块还包括第二延时单元，所述第二延时单元分别与所述门控单元和所述同步信号写入模块连接。
7.根据权利要求1-6任一项所述的内存接口电路，其特征在于，所述时钟模块还根据所述第三时钟信号生成有效标志位，并向所述内存控制器发送所述有效标志位，所述有效标志位用于控制所述内存控制器读取所述串并转换模块的输出。
8.根据权利要求7所述的内存接口电路，其特征在于，所述时钟模块包括滤波单元和第三时钟生成单元，其中，
所述滤波单元分别与所述同步信号读取模块和所述第三时钟生成单元连接，所述第三时钟生成单元还与所述串并转换模块连接。
9.根据权利要求8所述的内存接口电路，其特征在于，所述串并转换模块包括串并转换单元、第三延时单元和第四延时单元，其中，
所述第三延时单元分别与所述第三时钟生成单元和所述串并转换单元连接；
所述第四延时单元分别与所述数据信号读取模块和所述串并转换单元连接。
10.根据权利要求7所述的内存接口电路，其特征在于，所述数据信号读取模块包括第一阻抗匹配单元、参考电压生成单元、第一差分信号转换单元、第一补偿单元和第一方波信号生成单元，其中，
所述第一差分信号转换单元分别与所述第一阻抗匹配单元、所述参考电压生成单元和所述第一补偿单元连接；
所述第一补偿单元还与所述第一方波信号生成单元连接。
11.一种端口物理层PHY芯片，其特征在于，包括至少一个权利要求1-10任一项所述的内存接口电路。
12.一种处理器，其特征在于，包括权利要求11所述的端口物理层PHY芯片。
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