(第1の背景技術)
コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えばSRAM、DRAM、プロセッサ、スイッチ用LSIの性能向上が挙げられる。これに伴いこれらの部品あるいは要素の間の信号伝送速度を向上させていかなければ、システムの性能を向上できないという事態になっている。例を挙げると、SRAMやDRAM等のメモリとプロセッサの間の速度のギャップは大きくなる傾向になり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴いチップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。さらには、周辺機器とプロセッサ/チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。
また、通信基幹向けの装置においては、処理すべき信号バンド幅が1チャネルあたり10Gb/sから40Gb/sと大きな値となっている。これらの装置には複数のチャネルから信号が出入りするため、装置内部では必然的に特定の処理チップに出入りする信号帯域が数100Gb/sにも達する。このような大容量の信号を伝えるため、これらの装置内では信号線あたり数Gb/sから数10Gb/sの信号伝送速度が必要となる。
このような高速の信号を送受信する場合の大きな技術課題として、高速の信号を受信してより低速の並列信号に変換するための受信回路(demultiplexを行うのでデマルチプレクサと称される場合も多い)の設計があげられる。例えば40Gb/sという高速の信号を並列信号に変換するためには、高速のコンパレータを非常に短い時間間隔で動作させて信号を受信・判定する必要がある。
現在、数Gb/sから10Gb/sの速度に対する受信回路はCMOS回路技術を使って実現されている。より高速の領域では化合物半導体やSiGe混晶半導体素子を使うのが一般的であるが、コスト、及び大規模集積回路との集積化可能性から、CMOS回路で実現することが望まれている。
図42は、従来技術によるデマルチプレクサの構成を示す。デマルチプレクサ回路4201、4202及び4203は、同じ構成を有し、1ビットの入力シリアル信号を2ビットのパラレル信号に変換する。入力信号は、マスタラッチ4211、スレーブラッチ4212及びマスタラッチ4213を介して第1の出力信号として出力され、マスタラッチ4214及び4215を介して第2の出力信号として出力される。ラッチ4211,4213,4215は、クロック信号の立ち上がりに同期してラッチする。ラッチ4212,4214は、クロック信号の立ち下がりに同期してラッチする。ラッチ4111〜4215の構成の詳細は、後に図43を参照しながら説明する。
分周器4204は、10GHzのクロック信号CLK_INを基に、5GHzのクロック信号CLK1及び2.5GHzのクロック信号CLK2,CLK_OUTを生成する。10GHzのクロック信号CLK_INは、フリップフロップ4231のクロック端子に入力される。フリップフロップ4231の出力端子及び入力端子間にインバータ4232が接続される。フリップフロップ4231は、5GHzのクロック信号CLK1を出力する。5GHzのクロック信号CLK1は、フリップフロップ4241のクロック端子に入力される。フリップフロップ4241の出力端子及び入力端子間にインバータ4242が接続される。フリップフロップ4241は、2.5GHzのクロック信号CLK2,CLK_OUTを出力する。
デマルチプレクサ回路4201は、5GHzのクロック信号CLK1に同期して、10Gb/s(ビット/秒)の入力信号DATA_INを入力し、2ビットの出力信号D10及びD11を出力する。例えば、出力信号D10は偶数番目、出力信号D11は奇数番目のデータを含む。
デマルチプレクサ回路4202は、2.5GHzのクロック信号CLK2に同期して、入力信号D10を入力し、2ビットの出力信号D0及びD2を出力する。デマルチプレクサ回路4203は、2.5GHzのクロック信号CLK2に同期して、入力信号D11を入力し、2ビットの出力信号D1及びD3を出力する。すなわち、1ビットのシリアル信号DATA_INは、4ビットのパラレル信号D0,D1,D2,D3に変換される。入力信号DATA_INは、データD0,D1,D2,D3の順に変換される。
図43は、ラッチ4211〜4215の構成を示す。このラッチは、差動ラッチ(CMLラッチ)であり、差動クロック信号clk及びclkxに同期して、差動入力信号in及びinxをラッチし、差動出力信号out及びoutxを出力する。
以下、MOS電界効果トランジスタ(FET)を単にトランジスタという。pチャネルトランジスタ4301bは、ゲートがグランドに接続され、ソースが電源電位(正電位)に接続され、ドレインが出力信号outの線に接続される。トランジスタ4301aは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号outxの線に接続される。nチャネルトランジスタ4302bは、ゲートが入力信号inxの線に接続され、ドレインが出力信号outの線に接続され、ソースがnチャネルトランジスタ4303のドレインに接続される。nチャネルトランジスタ4302aは、ゲートが入力信号inの線に接続され、ドレインが出力信号outxの線に接続され、ソースがnチャネルトランジスタ4303のドレインに接続される。nチャネルトランジスタ4303は、ゲートがクロック信号clkの線に接続され、ソースがnチャネルトランジスタ4306のドレインに接続される。nチャネルトランジスタ4306は、ゲートが電圧vbnの線に接続され、ソースがグランドに接続される。
nチャネルトランジスタ4304aは、ゲートが出力信号outxの線に接続され、ドレインが出力信号outの線に接続され、ソースがnチャネルトランジスタ4305のドレインに接続される。nチャネルトランジスタ4304bは、ゲートが出力信号outの線に接続され、ドレインが出力信号outxの線に接続され、ソースがnチャネルトランジスタ4305のドレインに接続される。nチャネルトランジスタ4305は、ゲートがクロック信号clkxの線に接続され、ソースがトランジスタ4306のドレインに接続される。
クロック信号clkが高レベルのときには、入力信号in,inxが同じ論理で出力信号out,outxとして出力され、トランジスタ4304a,4304bの回路に記憶される。クロック信号clkが低レベル(クロック信号clkが高レベル)のときには、トランジスタ4304a,4304bの回路の記憶内容が維持されて、出力信号out,outxとして出力される。
一般的にCMOSで用いられている受信回路(デマルチプレクサ)は図42に示すように高ゲイン増幅回路の後段に差動ラッチ(CML latch)を用いたtree型デマルチプレクサを配置することで実現される。Tree型デマルチプレクサでは初段のラッチが受信したい波形のBaud rateと同じ最高周波数で動作し、次段以降が最高周波数の1/2、1/4、1/8・・・で動作する。
従来技術のデマルチプレクサでは初段のラッチが受信信号のBaud rate(40Gb/sの信号なら40GHz)のトグル周波数で動作する必要がある。しかしながら、現在のCMOS技術では40GHzのくり返し周波数で動作するラッチを作ることは非常に困難である。それは回路動作の上限周波数がトランジスタの本質的な速度限界により決まっているからである。
これを解決する方法として、個々のラッチの繰り返し動作の周波数(繰り返し周波数あるいはトグル周波数)は回路の動く範囲の周波数に抑え、足りない分を多相のクロックを使って補うことが一般に行われる。例えば2相のクロック(つまり差動のクロック)を使ってそれぞれのクロックでラッチを動作させる。トグル周波数をf、相の数をnとするとnfの実効周波数でデータを判定することができる。
しかしながら、多相クロックを使って正しくデータ判定を行うためには、多相のクロックを位相間の時間関係を正確に保って発生させる技術が必要である。さらにはこの時間関係を保ってクロック分配を行う必要もある。つまり、周波数が1/nになっているかわりに正確な位相差のクロックを取り扱う技術が必要となる。
これは、高い周波数を扱うのと同程度に難しい技術である。なぜなら、位相間の時間差に含まれる誤差は、多位相クロックの発生に使われる遅延回路、クロック分配に用いる増幅回路などの要素回路の遅延の誤差で与えられ、これらの遅延はやはり使用されるトランジスタの遅延に比例した量になるからである。
多位相のクロックを発生する技術的困難さに加えて、多位相クロックを使用した受信回路には他の問題がある。それは入力に接続されるラッチやコンパレータの数がn倍になることである。ラッチ等の数がn倍となると入力容量がn倍になり信号の帯域が制限される。クロック配線の総容量もn倍となりクロック分配系の消費電力が増加する。
(第2の背景技術)
高速の信号を送受信する場合の大きな技術課題として、信号の受信のための高速コンパレータの設計が上げられる。このような高周波数の領域では信号線を伝わる信号振幅は小さな値となる。その小さな信号を論理回路で処理できるようなロジック振幅まで増幅するために、感度が高く、高速で動作するコンパレータ回路が必要となる。
現在、数Gb/sから10Gb/sの速度はCMOS回路技術を使って実現されている。より高速の領域では化合物半導体やSiGe混晶半導体素子を使うのが一般的であるが、コスト、及び大規模集積回路との集積化可能性から、CMOS回路で実現することが望まれている。
図44は、一般的なCMOSで用いられているコンパレータ回路として、StrongARM latchと呼ばれる回路(及びその派生回路)を示す。このコンパレータ回路は、クロック信号clkに同期して、差動入力信号in及びinxを入力し、差動出力信号out及びoutxを出力する。
pチャネルトランジスタ4401bは、ゲートがクロック信号clkの線に接続され、ソースが電源電位に接続され、ドレインが信号imの線に接続される。pチャネルトランジスタ4402bは、ゲートが信号imxの線に接続され、ソースが電源電位に接続され、ドレインが信号imの線に接続される。pチャネルトランジスタ4401aは、ゲートがクロック信号clkの線に接続され、ソースが電源電位に接続され、ドレインが信号imxの線に接続される。pチャネルトランジスタ4402aは、ゲートが信号imの線に接続され、ソースが電源電位に接続され、ドレインが信号imxの線に接続される。
nチャネルトランジスタ4403bは、ゲートが信号imxの線に接続され、ドレインが信号imの線に接続され、ソースがnチャネルトランジスタ4404bのドレインに接続される。nチャネルトランジスタ4403aは、ゲートが信号imの線に接続され、ドレインが信号imxの線に接続され、ソースがnチャネルトランジスタ4404aのドレインに接続される。nチャネルトランジスタ4404bは、ゲートが入力信号inxの線に接続され、ソースがnチャネルトランジスタ4405のドレインに接続される。nチャネルトランジスタ4404aは、ゲートが入力信号inの線に接続され、ソースがnチャネルトランジスタ4405のドレインに接続される。トランジスタ4405は、ゲートがクロック信号clkの線に接続され、ソースがグランドに接続される。
否定論理積(NAND)回路4406は、信号imx及び出力信号outxのNANDを演算し、出力信号outを出力する。NAND回路4407は、信号im及び出力信号outのNANDを演算し、出力信号outxを出力する。
この回路は、クロック信号clkが立ち上がると正帰還による再生(regeneration)作用により信号が増幅される。入力の回路は、クロック信号clkが低レベルの期間はpチャネルトランジスタ4401a,4401bのプリチャージ素子によりリセット(プリチャージ)される。このプリチャージ期間に出力信号out,outxを保持するためCMOS のNANDゲート4406,4407をクロスカップル(交差結合)したR-Sフリップフロップが使用されている。クロック信号clkが低レベルのとき、信号im及びimxは高レベルとなり、R−Sフリップフロップは前の状態を維持して出力する。
StrongARM latchは、クロックを用いるコンパレータとして使用することができ、CMOS回路としては高速で一段でフル振幅のCMOSレベルの信号が得られる特徴がある。しかし、動作をくり返す周波数を5GHz以上に上げようとするのは非常に困難であった。
その理由は、StrongARMがnチャネルトランジスタとpチャネルトランジスタを用いたpush-pull型回路でregenerationの動作を行うため、リセット状態からnチャネルトランジスタ及びpチャネルトランジスタの両方がアクティブに動作するまでに100ps以上の時間がかかってしまうからである。このため5GHz以上のクロックではregenerationが十分に行われず、信号の増幅ができない。またリセット期間でも完全に内部状態をリセットすることができず、入力信号にかかわらず出力が過去の履歴により決まる一定の値に固定されてしまうという問題が発生する。
くり返しの周波数(トグル周波数)が上げられないという問題の他にもう一つの重要な問題がある。それはregenerationのスピードが遅いため高速の入力データを受信する際に内部で符号間干渉が生じてしまうことである。正帰還をもつ増幅回路では、信号が指数関数的に増加する現象(再生)が生ずる。今、クロックにより回路がアクティブになった時間をt=0とすると、再生により信号増加は、次式で与えられる。
V(t) = V(0)exp[t/τ]
ここでτは再生回路の時定数である。この時定数はpチャネルトランジスタとnチャネルトランジスタのカットオフ周波数で決まり、30ps 前後の値である。このため例えば40Gb/sという高速信号を受信しようとするとクロックが入ったタイミングのビットの後続のビットの影響を受けて誤動作するという問題が生ずる。これは、入力に対する実効的なサンプリングapertureの幅が再生の時定数で決まるためである。
また、下記の特許文献1にはデマルチプレクサが記載され、特許文献2にはパルス同期回路が記載されている。
特開昭59−52914号公報
特開昭58−36088号公報
(第1〜第11の実施形態の原理)
図1(A)は、本発明の第1〜第11の実施形態によるデマルチプレクサ(信号処理回路)の原理構成例を示し、図2はその動作を説明するためのタイミングダイアグラムを示す。
高速の入力信号Dataは、複数タップを有する遅延線101を伝播することにより遅延される。入力信号Dataがデータ遅延線101の一端より入力され他端が該遅延線101の特性インピーダンス102で終端される。遅延線101は、図1(B)に示すようにインダクタL及び容量C,Cinを含み、各タップ間はインダクタL及び容量Cin,Cで表される。この遅延線の特性インピーダンスZ=√(L/(C+Cin))である。
クロック信号Clockは、複数タップを有するクロック遅延線101を伝播することにより遅延される。クロック信号Clockが遅延線101の一端より入力され他端が該遅延線101の特性インピーダンス102で終端される。遅延線101は、図1(B)に示すようにインダクタL及び容量C,Cinを含み、各タップ間はインダクタL及び容量Cin,Cで表される。この遅延線の特性インピーダンスZ=√(L/(C+Cin))である。
複数のラッチ103は、各々のデータ入力線が入力信号Dataの遅延線101のタップに接続され、各々のクロック入力線がクロック信号Clockの遅延線101のタップに接続される。複数のラッチ103に対して、入力信号Dataが遅延線101を伝播する方向とクロック信号Clockが遅延線101を伝播する方向とが異なる。その結果、ラッチ103毎に入力信号Dataの遅延線による入力信号遅延時間とクロック信号Clockの遅延線によるクロック信号遅延時間との差が異なる値を持つことになる。
入力差動信号Dataは、例えば1ビットに相当する時間(1UI)が25psである。信号D0〜D5は、それぞれ入力信号Dataが時間td((2/15)UI)ずつ遅延された各タップの信号である。クロック信号C0〜C5は、それぞれクロック信号Clockが時間tc((1/5)UI)ずつ遅延された各タップの信号である。
第1のラッチ103は、クロック信号C0に同期して、入力信号D5をラッチして出力信号out0を出力する。第2のラッチ103は、クロック信号C1に同期して、入力信号D4をラッチして出力信号out1を出力する。第3のラッチ103は、クロック信号C2に同期して、入力信号D3をラッチして出力信号out2を出力する。第4のラッチ103は、クロック信号C3に同期して、入力信号D2をラッチして出力信号out3を出力する。第5のラッチ103は、クロック信号C4に同期して、入力信号D1をラッチして出力信号out4を出力する。第6のラッチ103は、クロック信号C5に同期して、入力信号D0をラッチして出力信号out5を出力する。
1ビットの入力信号Dataは、6ビットのパラレル信号out0〜out5に変換される。入力信号Dataの1UI内に3回サンプリングする3倍オーバーサンプリングを実現している。
ラッチ103は、例えば図42のマスタラッチ4214及びスレーブラッチ4215の接続回路で構成されるクロック制御コンパレータ(以下、クロックコンパレータという)である。本実施形態では、実効的に多位相のクロック信号を発生させるために多タップの遅延線を用いる。また多タップの遅延線を通してクロックコンパレータ103を駆動することにより入力容量の増加による帯域減少や消費電力増加を抑えることができる。
図1(B)に示すように多タップの遅延線の一端を終端し信号あるいはクロックを入力するとこれらの信号は遅延線を伝播していく。ここで遅延線はその微少区間の等価回路がインダクタL及び容量Cで表わされる伝送線路であるとする。タップ間隔が十分短い場合は、各タップに接続されている回路(クロックコンパレータの入力容量)の入力容量Cinは容量C に組み入れて実効容量Ceffとして考えることができる。線路の一端から入力された信号(あるいはクロック)はこの遅延線を伝播し終端で整合インピーダンスに吸収される。信号入力端から見た線路は長さによらず終端抵抗(整合インピーダンス)に等しい。つまり遅延線は正確な時間差を発生させる仕掛けであると同時に、多数の素子を駆動しても帯域の減少や消費電力の増大をまねかないという特徴がある。
図1(A)に示すように多数のクロックコンパレータ103のデータ入力端子及びクロック入力が多タップ遅延線で駆動される場合を考える。この場合、実効的なサンプリング間隔はデータ遅延線の遅延とクロック遅延線の遅延の差がコンパレータごとにどう変わっていくかで決定される。この図の場合はデータとクロックの走る方向が逆であるためデータ遅延線のタップ遅延間隔tdとクロック遅延線のタップ間遅延間隔tcの和td+tcが実効的なサンプリング間隔となる。
各クロックコンパレータ103に供給される入力信号の遅延時間とクロック信号の遅延時間とが異なるので、サンプリングが可能になる。1UI内に3回以上サンプリングするオーバーサンプリングが好ましい。
本実施形態により、正確なサンプリング間隔の多位相クロックの発生、及びこれらのクロックによる多数のクロックコンパレータ103の低電力駆動が可能になり、また複数のクロックコンパレータ103による入力容量の増加による入力帯域の低減を防ぐことができるため、高速の信号受信回路(デマルチプレクサ)が実現される。
(第1の実施形態)
図3は、本発明の第1の実施形態によるデマルチプレクサの構成例を示す。本実施形態が図1(A)と異なる点を説明する。本実施形態は、1ビットのシリアル信号Dataを8ビットのパラレル信号out0〜out7に変換することができる。クロック信号Clockは、DLL(Delay Locked Loop)により遅延させる。クロック信号Clockは、複数のバッファ301を介して抵抗102により終端される。各バッファ301間のタップは、各クロックコンパレータ103のクロック端子に接続される。位相検出器302は、入力クロック信号Clockと最終段のバッファ301の出力クロック信号との位相差を検出する。チャージポンプ303は、その位相差に応じた制御電圧Vcを各バッファ301に出力する。各バッファ301は、制御電圧Vcに応じて遅延時間が調整される。このDLLにより、クロック信号Clockの遅延時間を調整することができる。
データ遅延線及びクロック遅延線はそれぞれ8つのタップをもつ。データ遅延線の8つのタップはクロックコンパレータのデータ入力端子に接続され、クロック遅延線の8つのタップはクロックコンパレータのクロック入力端子に接続される。本実施形態では入力信号Dataは10Gb/sである。
本実施形態ではデータ遅延線は、LC遅延ユニットを用いた遅延線で構成されている。これに対しクロック遅延線はDLLを用いている能動遅延線である。クロック周波数は2.5GHz、クロック遅延線は全体の遅延が10Gb/sの2UI分つまり200psである。クロック遅延線1段あたりの遅延は25psで全体が8個の遅延ステージからなっている。LC遅延ユニットの遅延は1タップあたり25psである。
本実施形態によると10Gb/sのデータのbit cellの中央と境界でサンプリングを行う2倍オーバーサンプリングが2.5GHzのクロックを用いて実現される。本実施形態では8個のクロックコンパレータをデータ線から駆動するが、線路を通して駆動しているため、入力容量の増加による帯域の低下がなく高速の動作が可能になる。
(第2の実施形態)
図4は、本発明の第2の実施形態によるデマルチプレクサの構成例を示す。本実施形態が図1(A)と異なる点は、1ビットのシリアル信号Dataを8ビットのパラレル信号out0〜out7に変換することができる点である。
本実施形態と第1の実施形態で異なるのは、クロック遅延線もLCディスクリート線路で構成されていることである。この実施形態の場合、データは40Gb/s、クロック周波数は10GHzである。クロックは多タップ遅延線の一端から注入され、他端で整合終端されている。タップ数は第1の実施形態と同じくデータ及びクロック各遅延線につき8である。本実施形態はクロックドライバ(VCO)が線路の特性インピーダンスを駆動する必要があるものの、タップ間の遅延を非常に小さくすることが容易であるため、40Gb/sという高速信号の受信が可能になる。
(第3の実施形態)
図5は、本発明の第3の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、クロック信号C0〜C7の遅延線がリング状に接続されている。4個の負性抵抗素子501は、それぞれ、クロック信号C0及びC4間、クロック信号C1及びC5間、クロック信号C2及びC6間、クロック信号C3及びC7間に接続される。
図6(A)は、負性抵抗素子501の構成例を示す。負性抵抗素子501は、互いに逆相のクロック信号601a及び601bを生成することができる。pチャネルトランジスタ602aは、ゲートがクロック信号601bの線に接続され、ソースが電源電位に接続され、ドレインがクロック信号601aの線に接続される。pチャネルトランジスタ602bは、ゲートがクロック信号601aの線に接続され、ソースが電源電位に接続され、ドレインがクロック信号601bの線に接続される。nチャネルトランジスタ603aはゲートがクロック信号601bの線に接続され、ドレインがクロック信号601aの線に接続され、ソースがnチャネルトランジスタ604aのドレインに接続される。nチャネルトランジスタ603bはゲートがクロック信号601aの線に接続され、ドレインがクロック信号601bの線に接続され、ソースがnチャネルトランジスタ604bのドレインに接続される。nチャネルトランジスタ604a及び604bは、ゲートが電圧Vbnの線に接続され、ソースがグランドに接続される。
図6(B)は、移相回路の構成例を示す。移相回路は、図5のクロック信号C0〜C7の線に接続され、位相回転方向(クロック信号の伝播方向)を決める。nチャネルトランジスタ611は、ゲートがクロック信号C0の線に接続され、ドレインがクロック信号C1の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ612は、ゲートがクロック信号C1の線に接続され、ドレインがクロック信号C2の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ613は、ゲートがクロック信号C2の線に接続され、ドレインがクロック信号C3の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ614は、ゲートがクロック信号C3の線に接続され、ドレインがクロック信号C4の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ615は、ゲートがクロック信号C4の線に接続され、ドレインがクロック信号C5の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ616は、ゲートがクロック信号C5の線に接続され、ドレインがクロック信号C6の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ617は、ゲートがクロック信号C6の線に接続され、ドレインがクロック信号C7の線に接続され、ソースがグランドに接続される。nチャネルトランジスタ618は、ゲートがクロック信号C7の線に接続され、ドレインがクロック信号C0の線に接続され、ソースがグランドに接続される。クロック信号C0からC7に向かって、順に遅延していくことになる。
図7は、移相回路の他の構成例を示す。nチャネルトランジスタ701aは、ゲートがクロック信号C7の線に接続され、ドレインがクロック信号C5の線に接続され、ソースがnチャネルトランジスタ705のドレインに接続される。nチャネルトランジスタ701bは、ゲートがクロック信号C3の線に接続され、ドレインがクロック信号C1の線に接続され、ソースがnチャネルトランジスタ705のドレインに接続される。nチャネルトランジスタ702aは、ゲートがクロック信号C6の線に接続され、ドレインがクロック信号C4の線に接続され、ソースがnチャネルトランジスタ706のドレインに接続される。nチャネルトランジスタ702bは、ゲートがクロック信号C2の線に接続され、ドレインがクロック信号C0の線に接続され、ソースがnチャネルトランジスタ706のドレインに接続される。nチャネルトランジスタ703aは、ゲートがクロック信号C5の線に接続され、ドレインがクロック信号C3の線に接続され、ソースがnチャネルトランジスタ707のドレインに接続される。nチャネルトランジスタ703bは、ゲートがクロック信号C1の線に接続され、ドレインがクロック信号C7の線に接続され、ソースがnチャネルトランジスタ707のドレインに接続される。nチャネルトランジスタ704aは、ゲートがクロック信号C4の線に接続され、ドレインがクロック信号C2の線に接続され、ソースがnチャネルトランジスタ708のドレインに接続される。nチャネルトランジスタ704bは、ゲートがクロック信号C0の線に接続され、ドレインがクロック信号C6の線に接続され、ソースがnチャネルトランジスタ708のドレインに接続される。トランジスタ705〜708は、ドレインが所定電圧に接続され、ソースがグランドに接続される。
本実施形態も第2の実施形態と同様にデータとクロックの遅延線はどちらもLCディスクリート遅延線で構成されている。第2の実施形態と異なるのはクロックが遅延線の端から注入されて最後に終端されるという形になっていないことである。この実施形態の場合、遅延線はリング状に接続され、このリングの中をクロックが一方向に伝播する。遅延線によるクロックの減衰を補償するため正帰還を用いた負性抵抗素子501が遅延段ごとに挿入されている。クロックが一方向に伝播することを保証するため、サイズの小さなnチャネルトランジスタの差動対素子(図7)が付加されている。本実施形態はクロックバッファ301(図3)の電力が終端抵抗102で消費されないため、クロックバッファ301の消費電力を大幅に減らすことができるという利点がある。
(第4の実施形態)
図8は、本発明の第4の実施形態によるデマルチプレクサの構成例を示し、図9は、その動作を説明するためのタイミングダイアグラムを示す。本実施形態では、入力信号Data及びクロック信号Clockの遅延線の遅延時間が不均一である。入力信号D1及びD2間の遅延時間が0.1UI、入力信号D2及びD3間の遅延時間が0.1UI、入力信号D3及びD4間の遅延時間が0.15UI、入力信号D4及びD5間の遅延時間が0.15UIである。クロック信号C2及びC3間の遅延時間が0.15UI、クロック信号C3及びC4間の遅延時間が0.15UI、クロック信号C4及びC5間の遅延時間が0.1UI、クロック信号C5及びC6間の遅延時間が0.1UIである。1UIは25psである。
本実施形態ではデータは40Gb/sでクロックが10GHzである。1UI当たりのコンパレータの数は4個である。そのうち3個がデータeyeの中央でデータをサンプリングし、1個がeyeの境界をサンプリングするのに使われる。
本実施形態では、データをサンプリングするコンパレータが3個あるため、例えクロックのジッター(jitter)が大きくデータサンプリングのタイミングが大きくずれたとしても3個のコンパレータの出力の多数決を取ることで正しいデータが受信できるという利点がある。
(第5の実施形態)
図10は、本発明の第5の実施形態によるデマルチプレクサの構成例を示す。本実施形態では、データ遅延線のタップ遅延は40Gb/sの(1/6)UI、クロック遅延線のタップ間遅延も(1/6)UIに選ばれている。タップ数はそれぞれ12個あり、コンパレータ103の数も12である。
本実施形態では1UIに3個のサンプリング、つまり3倍オーバーサンプリング(図2参照)が行われる。サンプリングを行って得られた判定結果を論理回路で処理することで正しいデータが得られる。1UI内のサンプリング数を多くするほど、正しいデータを得易い利点を有するが、その反面、回路が複雑になるという欠点がある。3倍オーバーサンプリングは、両者のバランスがとれたものである。
(第6の実施形態)
図11は、本発明の第6の実施形態によるデマルチプレクサの構成例を示し、図12は、その動作を説明するためのタイミングダイアグラムを示す。本実施形態は、複数のクロックコンパレータ103に対して、データ遅延線を入力信号Dataが伝播する方向とクロック遅延線をクロック信号Clockが伝播する方向とが同じである。データ遅延線の各タップ間の遅延時間は(1/3)UIであり、クロック遅延線の各タップ間の遅延時間は(2/3)UIである。
本実施形態では、第3の実施形態と同様にクロック信号Clockはリング状に接続されたクロック遅延線を一方向に伝播し、データはデータ遅延線の一端から他端へ一方向伝播する。本実施形態が第3の実施形態と異なっているのは、クロックの伝播する方向とデータが伝播する方向が同じになっていることである。データ遅延線は全体で40GHzの8UI分の遅延を生じ、タップ間の遅延は(2/3)UI、タップ総数は12である。これに対しクロックはリング全体で4UIの遅延を生じ、タップ間遅延は(1/3)UI、タップ総数は12である。
本実施形態では、入力信号Dataのタップ間遅延時間とクロック信号Clockのタップ間遅延時間との時間差により実効的なサンプリング間隔が決まるため、同一の遅延線加工精度ならばより高いタイミング精度が得られる利点がある。一方、クロックとデータが逆方向に伝播する構成の場合は、データ及びクロック遅延線の遅延量が小さくて済むという別の利点が生じている。
(第7の実施形態)
図13は、本発明の第7の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、第6の実施形態と同様にクロックが伝播する方向とデータが伝播する方向が同じである。入力信号Dataのタップ間遅延時間は(2/3)UIであり、クロック信号Clockのタップ間遅延時間は(1/3)UIである。データとクロックの伝播方向が等しいため、コンパレータは分布定数増幅回路と同様の動作を行い、高い帯域を得ることができる。
クロックコンパレータ103は複数のクロックコンパレータ103が出力を共有する構成となっている。複数(例えば3つ)のクロックコンパレータ103の出力を接続することにより、3つのサンプル値の平均値に対応する出力を得ることができる。このような接続により、クロックコンパレータ103に等価的に大きなサイズの入力トランジスタを使っていることになり、素子バラツキによるオフセット電圧が小さく高感度にできる利点が発生する。また、等価的に大きなサイズの入力素子になるにもかかわらず入力容量による帯域低下が生じない利点がある。通常、入力トランジスタが大きいと入力容量が大きくなり、高周波数特性が劣化する。本実施形態では、LC遅延線を通してクロックコンパレータ103の入力容量を駆動するので、特性劣化はない。
(第8の実施形態)
図14は、本発明の第8の実施形態によるデマルチプレクサの構成例を示し、図15は、その動作を説明するためのタイミングダイアグラムを示す。この実施形態は第2の実施形態を変形して得られるものであり、異なっているのはクロック信号Clockが単相ではなく4相であることである。このためデータ遅延線の1タップに4つのクロックコンパレータが接続されている。
4相クロック信号C0は、クロック信号CKA2、CKB2、CKC2及びCKD2を有する。4相クロック信号C1は、クロック信号C0を(1/6)UI遅延させた信号であり、クロック信号CKA1、CKB1、CKC1及びCKD1を有する。4相クロック信号C2は、クロック信号C1を(1/6)UI遅延させた信号であり、クロック信号CKA0、CKB0、CKC0及びCKD0を有する。1UIは25psである。
4個のクロックコンパレータ1402は、それぞれ、クロック信号CKA2、CKB2、CKC2及びCKD2に同期して、同じ入力信号D2をラッチして、出力信号DTA2、DTB2、DTC2及びDTD2を出力する。
4個のクロックコンパレータ1401は、それぞれ、クロック信号CKA1、CKB1、CKC1及びCKD1に同期して、同じ入力信号D1をラッチして、出力信号DTA1、DTB1、DTC1及びDTD1を出力する。
4個のクロックコンパレータ1400は、それぞれ、クロック信号CKA0、CKB0、CKC0及びCKD0に同期して、同じ入力信号D0をラッチして、出力信号DTA0、DTB0、DTC0及びDTD0を出力する。
本実施形態は遅延線の総遅延量を小さくできる(1/4となる)ため、遅延線の減衰による信号ひずみを小さくできるという利点がある。クロック信号は、3相以上が好ましい。
(第9の実施形態)
図16は、本発明の第9の実施形態によるデマルチプレクサの構成例を示す。本実施形態は、第3の実施形態と同様にリング状に接続したクロック遅延線を用いている。第3の実施形態と異なるのは、データ遅延線の総タップ数がクロック遅延線の総タップ数の1/2であり、データ遅延線の1タップにつき2つのコンパレータが接続されている点である。図16はクロック遅延線がリング状に接続され、図17はクロック遅延線が終端されている点が異なり、その他の点は同じである。
図16では、クロック遅延線をリング状に接続し、クロック信号Clockを0°、90°、180°及び270°に順に遅延させる。クロックコンパレータ103は、クロック信号の立ち上がりでラッチするクロックコンパレータ103a及びクロック信号の立ち下がりでラッチするクロックコンパレータ103bを有する。クロックコンパレータ103aは、0°のクロック信号を用いてクロック信号の立ち上がりでラッチする。クロックコンパレータ103bは、180°のクロック信号を用いてクロック信号の立ち下がりでラッチする。なお、90°及び270°のクロック遅延線には、クロックコンパレータ103と同等のダミー回路1603を接続する。
図18は、図17の回路の動作を説明するためのタイミングダイアグラムである。図17では、6個のクロックコンパレータ103aは、それぞれ、クロック信号C0〜C5の立ち上がりに同期して、入力信号D5〜D0をラッチして、出力信号out0〜out5を出力する。6個のクロックコンパレータ103bは、それぞれ、クロック信号C0〜C5の立ち下がりに同期して、入力信号D5〜D0をラッチして、出力信号out6〜out11を出力する。データ遅延線及びクロック遅延線のタップ間遅延時間は(1/6)UIであり、1UIは25psである場合、3倍オーバーサンプリングを実現できる。
本実施形態は第8の実施形態と同様にデータ遅延線の総遅延量が小さくなる(この場合は1/2)ので、データ遅延線の信号歪みが小さくなるという利点がある。図17に示したようにクロックを終端した遅延線に通して図16と同様の回路を構成することが可能である。
(第10の実施形態)
図19は、本発明の第10の実施形態によるデマルチプレクサの構成例であり、第1〜第9の実施形態の回路の後段に接続される回路を示す。この実施形態では、複数のクロックコンパレータ103の出力を処理する論理回路が設けられている。この論理回路は、16UIを3倍オーバーサンプリングして得られた16×3=48個のデータを処理する。仮に、この48のデータdinに番号を1から48までつけたとすると、1,4,7,…の系列(系列1)、2,5,8,…の系列(系列2)、3,6,9,…の系列(系列3)がある。系列1から系列3の中でどの系列を正しいデータとして選ぶかは、これらの系列の中で直前のサンプリング値から異なる値となったデータ数(データ遷移を検出したデータ数)が一番多いものが何かに基づいて行う。例えば系列1が最もデータ遷移が多いならば系列2を、系列2のデータ遷移が最も多ければ系列3、系列3がデータ遷移数最大ならば系列1を正しいデータとして選ぶ。
ソータ1901は、データdinをソートし、データsを出力する。フリップフロップ1902により54個のデータcを生成する。セレクタ1904は、コントローラ1903により制御され、54個のデータから正しい16個のデータを選択する。フリップフロップ1905は、クロック信号clkinに同期して、16個のデータdoutを出力する。
図29は、正しい周波数の復元クロックを生成するための回路例を示す。コンパレータ2901は、例えば第1〜第9の実施形態によるデマルチプレクサに相当し、40Gb/sの入力信号Dataを3倍オーバーサンプリングし、10Gb/sの3×4ビットのパラレル信号を出力する。セレクタ2902は、10Gb/sの3×4ビットの信号を2.5Gb/sの3×16ビットの信号に変換し、3系列のうちの1系列を選択し、2.5Gb/sの正しい16ビットの出力信号Outputを出力すると共に、入力信号Dataに対するクロック信号の位相差を表す信号E/L(early/late)を位相インターポレータ(PI)2904に出力する。PLL(phase locked loop)2903は、リファレンスクロック信号を基に10GHzの4相クロック信号を生成する。位相インターポレータ2903は、4相クロック信号を入力し、信号E/Lに応じて正しい周波数の復元クロックを調整して出力する。復元クロックは、出力信号Outputと共に外部に出力される。
すなわち、セレクタ2902は、どの系列が選択されたかを過去と比較し、選択された系列数が増加した場合にアップ(内部クロックの遅延が増加傾向)、系列数が減少した場合はダウン(内部クロックの遅延が減少傾向)という信号E/Lを生成する。この信号E/Lは、復元クロックを発生するための位相インターポレータ2904の位相制御信号を調整し、正しい周波数の復元クロックを発生するために使用される。
本実施形態では、オーバーサンプリングで得られたデータから正しいデータ系列を取り出すと同時に復元クロック発生回路(図29)の周波数を調整することができるため、受信回路(デマルチプレクサ)から出力されるデータのビット幅が常に一定に保たれるという利点がある。一般のオーバーサンプリング受信回路では復元クロックは存在せず、データを生成しているクロック周波数と内部クロックの周波数差に応じて受信回路が出力するデータのビット幅が1ビット増減することがあり得る。これは目的によっては非常に使いにくい性質である。
図20は、図19の回路をより具体的に示した回路を示す。フロントエンド2001は、例えば第9の実施形態のデマルチプレクであり、40Gb/sのシリアル信号を24ビットのパラレル信号に変換し、VCO2003によりクロック信号の遅延時間が調整される。
CDR2002について説明する。デマルチプレクサ2011は、24ビットの信号を48ビットの信号に変換する。48ビットの信号は、フリップフロップ2012によりビットが付加され、54ビットの信号になる。54ビットの信号は、複数のフリップフロップによりレイテンシが調整され、セレクタ2014に入力される。また、54ビットの信号は、Tally&Vote回路2015、アップ/ダウンジェネレータ2016及びアップ/ダウンカウンタ2017を介して、セレクタコントローラ2018及びチャージポンプコントローラ2019に供給される。セレクタ2014は、セレクタコントローラ2018の制御により、3系列の54ビットの信号から1系列の2.5Gb/sの16ビットの信号を選択して出力する。チャージポンプ2020は、チャージポンプコントローラ2019の制御により、制御電圧VcntlをVCO2003に出力する。VCO2003は、制御電圧Vcntlを基にクロック信号の遅延時間を適正値に調整する。
図21は、図20のCDR2002のより具体的な回路を示す。54ビットの信号C[0:53]は、信号C[2:26]及びC[27:51]に分けられる。信号C[2:26]は、エッジジェネレータ2101a、Tally&Vote回路2015a、アップ/ダウンジェネレータ2016a、及びアップ/ダウンカウンタ2017を介して、セレクタコントローラ2018a及びチャージポンプ2019に供給される。信号C[27:51]は、エッジジェネレータ2101b、Tally&Vote回路2015b、アップ/ダウンジェネレータ2016b、及びアップ/ダウンカウンタ2017を介して、セレクタコントローラ2018bに供給される。セレクタ2014aは、セレクタコントローラ2018aの制御により、27ビットの信号を8ビットの信号に変換する。セレクタ2014bは、セレクタコントローラ2018bの制御により、27ビットの信号を8ビットの信号に変換する。セレクタ2014a及び2014bの出力が、2.5Gb/sの16ビット信号になる。
図22は、図21のエッジジェネレータ2101a及び2101bの構成例を示す。複数の排他的論理和(ExOR)回路2201は、24ビットの入力信号in[0]〜in[24]を基に排他的論理和を演算し、3組の8ビット信号edge0,edge1,edge2を出力する。
図23は、図21のTally&Vote回路2015a及び2015bの構成例を示す。まず、Tallyコンパレータ回路2301について説明する。Tallyコンパレータ2311〜2313は、2つの入力信号A及びBを入力し、出力信号Dを出力するとする。この場合、A+0.5>BであればD=1になる。Tallyコンパレータ2311は、8ビット信号edge0、edge1を入力し、信号Xを出力する。Tallyコンパレータ2312は、8ビット信号edge1、edge2を入力し、信号Yを出力する。Tallyコンパレータ2313は、8ビット信号edge2、edge0を入力し、信号Zを出力する。
Votingロジック回路2302は、信号X、Y及びZを入力し、下記の論理に従い、信号R、S及びTを出力する。
X Y Z R S T
0 0 0 (前の値)
0 0 1 0 0 1
0 1 0 0 1 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 0 0 1
1 1 0 1 0 0
1 1 1 (前の値)
図24は、図23のTallyコンパレータ2311〜2313の構成例を示す。3つの入力信号A、B及びCが入力される。回路2401は、A−Bを演算するための回路である。回路2402は、C/2を演算するための回路である。
図25は、図21のアップ/ダウンジェネレータ2016a及び2016bの構成例を示す。否定論理積(NAND)回路2501は、信号R[n]及びT[n−1]を入力し、そのNANDを出力する。NAND回路2502は、信号S[n]及びR[n−1]を入力し、そのNANDを出力する。NAND回路2503は、信号T[n]及びS[n−1]を入力し、そのNANDを出力する。NAND回路2504は、NAND回路2501〜2503の出力信号を入力し、そのNANDを信号UPとして出力する。
NAND回路2511は、信号S[n]及びT[n−1]を入力し、そのNANDを出力する。NAND回路2512は、信号R[n]及びS[n−1]を入力し、そのNANDを出力する。NAND回路2513は、信号T[n]及びR[n−1]を入力し、そのNANDを出力する。NAND回路2514は、NAND回路2511〜2513の出力信号を入力し、そのNANDを信号DOWNとして出力する。
図26は、図21のアップ/ダウンカウンタ2017の構成例を示す。セレクタ(シフタ)2601は、信号(U0,D0)が(0,1)のときには「1」、(0,0)のときにはフリップフロップ2612の出力信号、(1,0)のときには「0」を出力する。フリップフロップ2602は、2.5GHzのクロック信号に同期して、セレクタ2601の出力信号を入力し、上位8ビット信号を出力する。
セレクタ(シフタ)2611は、信号(U1,D1)が(0,1)のときには「1」、(0,0)のときにはセレクタ2601の出力信号、(1,0)のときには「0」を出力する。フリップフロップ2612は、2.5GHzのクロック信号に同期して、セレクタ2611の出力信号を入力し、下位8ビット信号を出力する。
図27(A)は、図21のセレクタコントローラ2018a及び2018bの構成例を示す。アップ/ダウンカウンタ(図26)のレジスタq0〜q7のデータを論理演算し、制御信号n0,n1,n2,m0,m1,m2を出力する。
図27(B)は、図21のセレクタ2014a及び2014bの構成例を示す。複数の3系列スイッチは、制御信号n0,n1,n2,m0,m1,m2に応じて、3つの信号の中から1つを選択して出力する。
図28は、図21のチャージポンプ2019の構成例を示す。アップ/ダウンカウンタ(図26)の上位8ビットのレジスタq0〜q7のうちレジスタq0〜q3のデータはチャージポンプのpチャネルトランジスタに供給され、レジスタq4〜q7のデータはチャージポンプのnチャネルトランジスタに供給される。
(第11の実施形態)
図30は、本発明の第11の実施形態によるデマルチプレクサの構成例を示す。本実施形態では、第10の実施形態で発生されたアップダウン信号E/Lに応じて内部クロック発生回路の出力周波数を制御する。
第10の実施形態と同様に、コンパレータ2901は、例えば第1〜第9の実施形態によるデマルチプレクサに相当し、40Gb/sの入力信号Dataを3倍オーバーサンプリングし、10Gb/sの3×4ビットのパラレル信号を出力する。セレクタ2902は、10Gb/sの3×4ビットの信号を2.5Gb/sの3×16ビットの信号に変換し、3系列のうちの1系列を選択し、2.5Gb/sの正しい16ビットの出力信号Outputを出力すると共に、入力信号Dataに対するクロック信号の位相差を表す信号E/L(early/late)をチャージポンプ3001に出力する。VCO3002は、チャージポンプ3001が出力する制御電圧に応じて、10GHzの4相復元クロック信号を生成する。
本実施形態は、アップダウン信号E/Lに応じて内部クロック発生回路の出力周波数を制御する。本実施形態では内部クロックがデータを生成しているクロックと同期する。オーバーサンプリングにより高い周波数のジッター成分があっても正しい信号受信が可能になるという利点があると同時に、通常のクロック復元回路と同様にジッターの小さな復元クロックが得られるという利点がある。
以上のように、第1〜第11の実施形態では、高速データ受信のために必要となる正確なサンプリング間隔を得ることができ、また多数のコンパレータを駆動することによる入力帯域の減少及びクロック駆動電力の増加を防ぐことができるため、高速でタイミングマージンが大きい低電力の受信回路が構成できる。
(第12〜第20の実施形態の原理)
図31(A)及び(B)は、本発明の第12〜第20の実施形態によるコンパレータ回路(信号処理回路)の原理構成例を示す。
図31(A)において、入力回路3101は、入力信号inから出力信号への信号伝達特性がクロック信号clkにより変化するように入力信号inを処理して出力信号を出力する。具体的には、入力回路3101は、クロック信号clkが低レベルのときに活性化状態になり入力信号inから出力信号への信号伝達を行い、クロック信号clkが高レベルのときに非活性化状態になり入力信号inから出力信号への信号伝達を行わない。非活性状態では、出力信号をリセット又は保持し、好ましくはリセットする。クロックコンパレータ(増幅回路)3102は、クロック信号clkの高レベルにより活性化状態になった期間に入力回路3101の出力信号を増幅し、出力信号outを出力する。
クロック信号clkが高レベルになると、入力回路3101は、非活性化状態になり、出力信号をリセットして出力する。これにより、前の入力信号inの状態をリセットし、次の入力信号inの処理の際に前の状態の影響をなくすことができ、高速な入力信号inの処理が可能になる。ただし、入力回路3101は、リセットを行うと、多少の遅延を伴って徐々に出力信号がリセットされる。クロック信号が高レベルになると、入力回路3101がリセットされ、クロックコンパレータ3102が活性化状態になる。クロックコンパレータ3102は、入力回路3101が完全にリセットされる前の出力信号を増幅し、適切な出力信号outを出力する。
図31(B)は、クロック信号clkが高レベルになると入力回路3111が活性化状態になる点が図31(A)と異なる。入力回路3111は、クロック信号clkが高レベルのときに活性化状態になり入力信号inから出力信号への信号伝達を行い、クロック信号clkが低レベルのときに非活性化状態になり入力信号inから出力信号への信号伝達を行わない。非活性状態では、出力信号をリセットする。クロックコンパレータ(増幅回路)3102は、クロック信号clkの高レベルにより活性化状態になった期間に入力回路3101の出力信号を増幅し、出力信号outを出力する。
クロック信号clkが低レベルになると、入力回路3111は、非活性化状態になり、出力信号をリセットして出力する。これにより、前の入力信号inの状態をリセットし、次の入力信号inの処理の際に前の状態の影響をなくすことができ、高速な入力信号inの処理が可能になる。その後、クロック信号が高レベルになると、入力回路3101及びクロックコンパレータ3102が活性化状態になる。すなわち、入力回路3101は導通状態になって出力信号を出力し、クロックコンパレータ3102は入力回路3101の出力信号を増幅し、適切な出力信号outを出力する。
本実施形態では、再生作用により大きな増幅度を得るためのステージ3102の前に入力用の回路3101,3111を設ける。このような2段構成にすることで、後段の再生ステージ3102のサンプリングapertureとは別に入力に対するサンプリングapertureを小さな値とすることができる。つまり、入力回路3101,3111は実効的に小さなサンプリングapertureを得るような構成とし、後段3102で再生による大きなゲインを得る。
小さなサンプリングapertureを実現するための入力回路は、図31(A)のように再生回路3102が活性化されると同時にオフになるサンプリングスイッチ回路3101や、図31(B)のように再生回路3102が活性化されると同時にアクティブとなる回路3111がある。
図31(A)の入力回路(サンプリングスイッチ)3101は、オン状態(導通状態)で十分大きな帯域をもつとする。このスイッチ3101を入力から出力への伝達が行われる状態と行われない状態をクロック信号clkで切り替えることのできる増幅回路を使って実現する場合は、伝達が行われる状態でのゲインを小さくして帯域が十分大きくなるようにする必要がある。またこのスイッチ3101がオフ(伝達が行われない)となると逆に出力ノードの帯域は小さくなるようにしたい。そうしないと信号が保持されずにすぐに消えてしまう。出力ノードの帯域を導通状態で大きく、非導通状態で小さくするためには、出力ノードにクロックによりインピーダンスが変化する回路を設けるなどの方法がある。
図31(B)の入力回路3111の場合は、後段の回路3102が再生を始めると同時にアクティブになるようにクロックで制御される。この場合は、受信したビットより後のビットの影響を小さくするために、なるべく最初のビットによる信号が長続きするように周波数特性を選ぶ。例えば積分回路を使うことにより後続ビットの影響が低減される。
入力回路3101,3111は、活性化状態において積分特性又は再生型の特性(信号が正帰還の作用で時間と共に増加)により増幅し、クロックコンパレータ3102は、入力回路3101,3111の出力信号を入力し、正帰還ループの再生作用により大きなゲインで増幅することができる。
本実施形態により、高速でトグルでき入力サンプリングapertureの小さなコンパレータが実現できるため、より簡潔な回路アーキテクチャで高速、低電力な信号受信回路が実現される。
(第12の実施形態)
図32は、本発明の第12の実施形態によるコンパレータ回路の構成例を示す。コンパレータ回路は、差動クロック信号clk及びclkxに同期して、差動入力信号in及びinxを入力し、差動出力信号out及びoutxを出力する。
まず、入力回路3111(図31(B))の構成を説明する。pチャネルトランジスタ3201は、ゲートがクロック信号clkxの線に接続され、ソース及びドレインが入力信号inx及び信号imxの線に接続される。nチャネルトランジスタ3202は、ゲートがクロック信号clkの線に接続され、ソース及びドレインが入力信号inx及び信号imxの線に接続される。pチャネルトランジスタ3203は、ゲートがクロック信号clkxの線に接続され、ソース及びドレインが入力信号in及び信号imの線に接続される。nチャネルトランジスタ3204は、ゲートがクロック信号clkの線に接続され、ソース及びドレインが入力信号in及び信号imの線に接続される。pチャネルトランジスタ3205は、ゲートがクロック信号clkの線に接続され、ソース及びドレインが信号im及び信号imxの線に接続される。nチャネルトランジスタ3206は、ゲートがクロック信号clkxの線に接続され、ソース及びドレインが信号im及び信号imxの線に接続される。
次に、クロックコンパレータ3102の構成を説明する。pチャネルトランジスタ3211bは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号outxの線に接続される。pチャネルトランジスタ3211aは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインが出力信号outの線に接続される。nチャネルトランジスタ3212bは、ゲートが信号imの線に接続され、ドレインが出力信号outxの線に接続され、ソースがnチャネルトランジスタ3213のドレインに接続される。nチャネルトランジスタ3212aは、ゲートが信号imxの線に接続され、ドレインが出力信号outの線に接続され、ソースがnチャネルトランジスタ3213のドレインに接続される。nチャネルトランジスタ3213は、ゲートがクロック信号clkの線に接続され、ソースがグランドに接続される。
nチャネルトランジスタ3221bは、ゲートが出力信号outの線に接続され、ドレインが出力信号outxの線に接続され、ソースがnチャネルトランジスタ3222のドレインに接続される。nチャネルトランジスタ3221aは、ゲートが出力信号outxの線に接続され、ドレインが出力信号outの線に接続され、ソースがnチャネルトランジスタ3222のドレインに接続される。nチャネルトランジスタ3222は、ゲートがクロック信号clkの線に接続され、ソースがグランドに接続される。
pチャネルトランジスタ3201及びnチャネルトランジスタ3202の組み、及びpチャネルトランジスタ3203及びnチャネルトランジスタ3204の組みは、それぞれトランスファゲートスイッチを構成し、クロック信号clkが高レベルになると、入力信号in及びimの線と信号inx及びimxの線をそれぞれ接続する。入力信号in及びinxはそのまま信号im及びimxとなる。クロック信号clkが低レベルになると、上記のトランスファゲートスイッチは切断される。
pチャネルトランジスタ3205及びnチャネルトランジスタ3206の組みは、トランスファゲートスイッチを構成し、クロック信号clkが低レベルになると、信号imの線と信号imxの線とを接続する。信号im及びimxは、同電位にリセットされる。クロック信号clkが高レベルになると、このトランスファゲートスイッチは切断される。
クロックコンパレータ3102は、nチャネルトランジスタ3212a,3212bの差動対を用いた入力素子3231、及びnチャネルトランジスタ3221a,3221bのクロスカップル差動対を用いた再生型増幅回路3232で構成されている。クロックコンパレータ3102は、正帰還ループの再生作用により入力回路3111よりも大きなゲインで増幅する。入力回路3111では、クロック信号clkがこれと相補の関係にあるクロック信号clkxより正になったときにトランスファゲートが導通し、信号in,inxの線と信号im,imxの線が接続される。これと同時に、クロックコンパレータの差動対トランジスタ3212a,3212bのソースに接続されたnチャネルトランジスタ3213がクロック信号clkにより導通し、クロックコンパレータ3102の動作が開始する。入力回路3111とクロックコンパレータ3102を制御するクロック信号clk,clkxの周波数は10GHzであり、入力信号in,inxは40Gb/sのNRZ(non-return-to-zero)信号(振幅は相補のそれぞれのラインで300mVpp)である。
トランスファゲートを用いたスイッチを設けることにより0.13umCMOSプロセスを用いた回路で、40Gbpsのデータが正しく受信されるようになる。これはスイッチを設けることにより、このスイッチがオンする前のデータビットからの符号間干渉がなくなること、スイッチのもつバンド制限の効果により判定したいビットの後のビットからの干渉も小さくなることの効果による。
(第13の実施形態)
図33は、本発明の第13の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第12の実施形態とで異なるのは、クロックコンパレータ3102を活性化するためのトランジスタがソース接地のトランジスタ3213,3222ではなく、nチャネルの差動対トランジスタ3301a,3301b,3311a,3311bで構成されていることである。
nチャネルトランジスタ3301aは、ゲートがクロック信号clkの線に接続され、ドレインがトランジスタ3212a,3212bのソースに接続され、ソースがnチャネルトランジスタ3303のドレインに接続される。ダミー回路3302は、トランジスタ3211a,3211b,3312a,3212bを含む回路と同等の回路である。nチャネルトランジスタ3301bは、ゲートがクロック信号clkxの線に接続され、ドレインがダミー回路3302に接続され、ソースがnチャネルトランジスタ3303のドレインに接続される。nチャネルトランジスタ3303は、ゲートが電圧vbnの線に接続され、ソースがグランドに接続される。
ダミー回路3312は、トランジスタ3221a,3221bを含む回路と同等の回路である。nチャネルトランジスタ3311bは、ゲートがクロック信号clkxの線に接続され、ドレインがダミー回路3312に接続され、ソースがnチャネルトランジスタ3313のドレインに接続される。nチャネルトランジスタ3311aは、ゲートがクロック信号clkの線に接続され、ドレインがトランジスタ3221a,3221bのソースに接続され、ソースがnチャネルトランジスタ3313のドレインに接続される。nチャネルトランジスタ3313は、ゲートが電圧vbnの線に接続され、ソースがグランドに接続される。
差動対トランジスタ3301a,3301b及び差動対トランジスタ3311a,3311bに相補のクロック信号clk及びclkxを加えると電流がクロックコンパレータの差動対トランジスタ3212a,3212bに転流することでコンパレータ3102が活性化する。本実施形態は、クロックコンパレータ2102が活性化するタイミングが差動の二つのクロック信号clk及びclkxの差で決まるため、素子ばらつきによるタイミングの変動が小さくなるという利点がある。
(第14の実施形態)
図34は、本発明の第14の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第12の実施形態とで異なるのは、入力回路3111がトランスファゲートスイッチではなく、クロック信号でtail電流が制御される差動増幅回路となっていることである。
入力回路3111の構成を説明する。pチャネルトランジスタ3401a及び3401bは、ゲートがグランドに接続され、ソースが電源電位に接続される。トランジスタ3401bのドレインは信号imの線に接続され、トランジスタ3401aのドレインは信号imxの線に接続される。nチャネルトランジスタ3402bは、ゲートが入力信号inxの線に接続され、ドレインが信号imの線に接続され、ソースがnチャネルトランジスタ3403aのドレインに接続される。nチャネルトランジスタ3402aは、ゲートが入力信号inの線に接続され、ドレインが信号imxの線に接続され、ソースがnチャネルトランジスタ3403aのドレインに接続される。nチャネルトランジスタ3403aは、ゲートがクロック信号clkの線に接続され、ソースがnチャネルトランジスタ3405のドレインに接続される。ダミー回路3404は、トランジスタ3401a,3401b,3402a,3402bを含む回路と同等の回路である。nチャネルトランジスタ3403bは、ゲートがクロック信号clkxの線に接続され、ドレインがダミー回路3404に接続され、ソースがnチャネルトランジスタ3405のドレインに接続される。nチャネルトランジスタ3405は、ゲートが電圧vbnの線に接続され、ソースがグランドに接続される。
この場合、入力回路3111は、第12の実施形態のクロックコンパレータ3102と同様に差動対に接続されたソース接地トランジスタ3213により活性化されてもよいが、第13の実施形態のクロックコンパレータ3102と同様に差動対の電流転送により活性化している。本実施形態ではトランスファゲートと異なり、入力回路3111が導通・非導通状態間をスイッチするタイミングが入力信号in,inxのレベルに依存しないため、データ依存性のタイミング誤差が発生しないという利点がある。
実施形態では、入力回路3111は、tail電流が電流転送により切り替えられる差動対3402a,3402bが使われている。また入力回路3111は、後段のクロックコンパレータ3102が活性化されると同時に活性化される。入力回路3111のゲインは、3〜5倍程度であり、その出力波形は入力信号in,inxに対して帯域制限したものが得られる。すなわち入力回路3111は、不完全積分回路として動作する。
本実施形態は次のような利点がある。まず入力回路3111がリセット状態ではゲインをもたないため、この状態での入力の影響を受けない(過去のビットからの符号間干渉がない)。また入力回路3111が活性化すると同時にクロックコンパレータ3102が増幅を開始するため、コンパレータ3102は活性化期間の最初のビットを判定する。積分回路があるため判定ビットとその後ろのビットが反転してもクロックコンパレータ3102の入力信号の符号は最初のビットで決まる値を維持するため、誤動作が生じない。このように、判定ビットの前のビット及び後ろのビットからの影響を受けない信号判定が可能になる利点がある。
(第15の実施形態)
図35は、本発明の第15の実施形態によるコンパレータ回路の構成例を示す。本実施形態は、入力回路3101(図31(A))が信号伝達を行う期間が第3の実施形態の入力回路3111(図31(B))とは逆になっている。入力回路3101は、電流転送により活性化される差動対3402a,3402bと、これと逆相で活性化される差動対3501a,3051bで構成されている。
トランジスタ3403aのゲートはクロック信号clkxの線に接続され、トランジスタ3403bのゲートはクロック信号clkの線に接続される。nチャネルトランジスタ3501aは、ゲートが電源電位に接続され、ドレインが信号imの線に接続され、ソースがnチャネルトランジスタ3403bのドレインに接続される。nチャネルトランジスタ3501bは、ゲートが電源電位に接続され、ドレインが信号imxの線に接続され、ソースがnチャネルトランジスタ3403bのドレインに接続される。
第1の差動対3402a,3402bのゲートは入力信号in,inxに接続され、第2の差動対3501a,3501bのゲートは単に電源電位に接続されている。したがって、第1の差動対3402a,3402bが活性化しているときは入力回路3101は信号を伝達するが、第2の差動対3501a,3501bが活性化している期間では入力回路3101の出力は減衰していく。クロックコンパレータ3102は、この入力回路3101の出力が減衰するまでの期間を利用して信号を増幅する。
本実施形態では、クロックコンパレータ3102が動作する期間は、入力回路3101は入力変化を出力に伝えず、コンパレータ3102の動作期間にはコンパレータ入力は減衰するだけで入力信号in,inxのビット変化を反映しない。このため、コンパレータ3102の内部で符号間の干渉が生ずることがないという利点が生ずる。
図36は、本発明の第15の実施形態の一変形である。この実施形態では、図35の実施形態で電源電位に接続されていた差動対3501a,3501bのゲート接続をクロスカップル型に替えている。トランジスタ3501aのゲートは信号imxの線に接続され、トランジスタ3501bのゲートは信号imの線に接続される。クロスカップルの正帰還(この実施形態ではゲインが1より小さい)は信号を増幅するほど大きくはないが、信号保持期間の信号減衰の速度を遅くできクロックコンパレータの出力振幅が図35の実施形態に比べて大きくなるという利点がある。
(第16の実施形態)
図37は、本発明の第16の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、入力回路3101のオン(信号伝達が行われる状態)での帯域を増加するため、入力回路3101の負荷インピーダンス(出力インピーダンス)を下げている。そのため、図35の回路に対して、新たに差動信号im,imx間に常時オンのpチャネルトランジスタ3701を入れている。pチャネルトランジスタ3701は、ゲートがグランドに接続され、ソース及びドレインが信号im及びimxの線に接続される。その結果、入力回路3101のゲインは減少するが、後段のクロックコンパレータ3102が大きな増幅度を持つため、全体としては十分な信号増幅が行われる。本実施形態では入力回路3101で発生する符号間干渉を減らすことができ、ゲインの減少は後段3102で補われるため、より高い周波数の信号を受信できる利点がある。
(第17の実施形態)
図38は、本発明の第17の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、第16の実施形態に対して、入力回路3101が信号伝達を行う期間の帯域を増加するために差動出力im,imx間に接続したpチャネルトランジスタ3701をクロック信号で駆動している点が異なる。pチャネルトランジスタ3701のゲートは、クロック信号clkxの線に接続される。このことで、信号伝達期間には入力回路3101の帯域は十分高くなり符号間干渉を最小にできる。一方、信号を保持する期間(実際は信号は減衰していく)にはインピーダンスが高くなるため減衰する速度が遅くなり、後段のクロックコンパレータ3102で十分に増幅する時間的余裕が生ずる。本実施形態は、入力回路3101の信号伝達期間での帯域を増加することと保持期間での減衰速度を遅くすることを両立できるため、小さな符号間干渉と高い増幅度の両立が可能という利点がある。
(第18の実施形態)
図39は、本発明の第18の実施形態によるコンパレータ回路の構成例を示す。本実施形態と第14の実施形態とが異なるのは、入力回路3111の負荷がクロック信号clkの入ったpチャネルトランジスタ3901を追加していることである。pチャネルトランジスタ3901は、ゲートがクロック信号clkの線に接続され、ソース及びドレインが信号im及びimxの線に接続される。入力回路3111は、後段のクロックコンパレータ3102が活性化するのと同時に活性化される。入力回路3111は、非活性状態ではpチャネルトランジスタ3901の負荷(出力)が低インピーダンスとなるためリセットされており、活性化されると同時にpチャネルトランジスタ3901の負荷は高インピーダンスとなる。このため、入力回路3111は、integrate-and-dump型の積分回路として動作する。本実施形態は、入力回路3111の出力ノードのインピーダンスがリセット状態では低く保たれるために、過去のデータの影響を十分に小さくすることができるという利点がある。
(第19の実施形態)
図40は、本発明の第19の実施形態によるコンパレータ回路の構成例を示す。本実施形態では、第18の実施形態において用いられていたpチャネルトランジスタ3901のリセット回路に換えてnチャネルトランジスタの差動対4001a,4001bを用いている。nチャネルトランジスタ4001aは、ゲートが信号imの線に接続され、ドレインが信号imの線に接続され、ソースがnチャネルトランジスタ3403bのドレインに接続される。nチャネルトランジスタ4001bは、ゲートが信号imxの線に接続され、ドレインが信号imxの線に接続され、ソースがnチャネルトランジスタ3403bのドレインに接続される。
リセット期間にはこの差動対4001a,4001bに電流が転送される。差動対4001a,4001bは負帰還になるようにゲートと出力が接続されており、この差動対4001a,4001bが活性化すると低いインピーダンスが入力側から観測される。この低いインピーダンスによりリセットが行われる。本実施形態ではpチャネルトランジスタ3901(図39)のゲートにクロック信号clkを直接入れてリセットするのに比較して、差動クロック信号clk,clkxでリセットタイミングが決まるため、タイミングがプロセスばらつきに依存しないという利点がある。
(第20の実施形態)
図41は、本発明の第20の実施形態によるコンパレータ回路の構成例を示す。本実施形態は、第14の実施形態に対して、以下の回路が入力回路3111に追加されている。pチャネルトランジスタ3401cは、ゲートがグランドに接続され、ソースが電源電位に接続され、ドレインがnチャネルトランジスタ4103bのドレインに接続される。nチャネルトランジスタ4103bは、ゲートがクロック信号clkの線に接続され、ソースがnチャネルトランジスタ4105のドレインに接続される。ダミー回路4104は、トランジスタ3401cと同等の回路である。nチャネルトランジスタ4103aは、ゲートがクロック信号clkxの線に接続され、ドレインがダミー回路4104に接続され、ソースがnチャネルトランジスタ4105のドレインに接続される。nチャネルトランジスタ4105は、ゲートが電圧vbnの線に接続され、ソースがグランドに接続される。nチャネルトランジスタ4101a及び4101bは、ゲートがトランジスタ3401c及び4103bのドレインに接続される。トランジスタ4101bは、ドレインが信号imの線に接続され、ソースがトランジスタ3402bのドレインに接続される。トランジスタ4101aは、ドレインが信号imxの線に接続され、ソースがトランジスタ3402aのドレインに接続される。
本実施形態では、入力回路3111は電流転送で活性化される差動対3402a,3402bを用いている。この差動対3402a,3402bのドレイン側にはnチャネルトランジスタ4101a,4101bのカスコード接続のスイッチを介して負荷デバイスに接続される。カスコードスイッチのゲートは後段のクロックコンパレータ3102と同等のダミー回路3401c,4103a,4103b,4104,4105で駆動され、コンパレータ3102の出力が大きくなるのとほぼ同時にスイッチ4101a,4101bが切れ、入力回路3111の負荷と入力間の接続がなくなる。この出力信号im,imxは、入力回路3111が動作すると同時に活性化されるクロックコンパレータ3102で増幅される。本実施形態によると、クロックコンパレータ3102の出力が十分大きくなるタイミングで自動的に入力信号in,inxから再生ノード3102が切り離されるため、判定ビットの後ろのビットからの符号間干渉がないという利点がある。入力回路3111は、活性化状態になってから所定遅延時間後に非活性化状態にするための非活性化回路(トランジスタ4101a,4101bを含む)を有する。また、入力回路3111のゲインを下げて符号間干渉を小さくする必要がないため、増幅度を大きくできるという利点もある。
以上のように、第12〜第20の実施形態では、コンパレータの作用(小さなaperture timeと大きな増幅度)を入力回路及びクロックコンパレータの2つのステージに分けて実現するため、高速信号を符号間干渉なく受信する回路が実現される。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の実施形態は、例えば以下のように種々の適用が可能である。
(付記1)
入力信号を遅延させるための複数タップを有する第1の遅延線と、
クロック信号を遅延させるための複数タップを有する第2の遅延線と、
各々のデータ入力線が前記第1の遅延線のタップに接続され、各々のクロック入力線が前記第2の遅延線のタップに接続される複数のクロック制御コンパレータとを有し、
前記クロック制御コンパレータ毎に前記第1の遅延線による入力信号遅延時間と前記第2の遅延線によるクロック信号遅延時間との差が異なる値を持つ信号処理回路。
(付記2)
前記第1の遅延線は、入力信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端され、
前記第2の遅延線は、クロック信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端されている付記1記載の信号処理回路。
(付記3)
前記第1の遅延線は、入力信号が遅延線の一端より入力され他端が該遅延線の特性インピーダンスで終端され、
前記第2の遅延線は、リング状に接続される付記1記載の信号処理回路。
(付記4)
前記第1及び第2の遅延線のタップ間の遅延時間はそれぞれ不均一である付記1記載の信号処理回路。
(付記5)
前記複数のクロック制御コンパレータは、入力信号の1ビットに相当する時間内に3回以上サンプリングするオーバーサンプリングを実現する付記1記載の信号処理回路。
(付記6)
前記複数のクロック制御コンパレータに対して、前記第1の遅延線を入力信号が伝播する方向と前記第2の遅延線をクロック信号が伝播する方向とが異なる付記1記載の信号処理回路。
(付記7)
前記複数のクロック制御コンパレータに対して、前記第1の遅延線を入力信号が伝播する方向と前記第2の遅延線をクロック信号が伝播する方向とが同じである付記1記載の信号処理回路。
(付記8)
前記第2の遅延線は、3相以上のクロック信号を遅延させるための遅延線であり、
前記3相以上のクロックがそれぞれ前記第2の遅延線により遅延されたクロック信号が前記複数のクロック制御コンパレータに供給される付記1記載の信号処理回路。
(付記9)
前記第1の遅延線の1つのタップは複数のクロック制御コンパレータのデータ入力線に接続され、該複数のクロック制御コンパレータのクロック入力線は前記第2の遅延線の異なるタップに接続される付記8記載の信号処理回路。
(付記10)
さらに、前記複数のクロック制御コンパレータの出力を基に正しい入力信号を選択するためのセレクタを有する付記1記載の信号処理回路。
(付記11)
さらに、前記複数のクロック制御コンパレータの出力を基に前記入力信号と前記クロック信号との位相差を表わす信号を出力する位相差出力手段を有する付記1記載の信号処理回路。
(付記12)
さらに、前記入力信号と前記クロック信号との位相差を表わす信号を基にクロック信号の周波数を調整するクロック信号調整手段を有する付記11記載の信号処理回路。
(付記13)
入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路と、
クロック信号により活性化状態になった期間に前記入力回路の出力信号を増幅する増幅回路と
を有する信号処理回路。
(付記14)
前記増幅回路は、クロック信号に応じて差動対の電流切り替え動作を行って電流を流すことにより活性化状態になる付記13記載の信号処理回路。
(付記15)
前記入力回路は、活性化状態では入力信号から出力信号への信号伝達が行われ、非活性化状態では信号伝達が行われない付記13記載の信号処理回路。
(付記16)
前記入力回路は、前記増幅回路が活性化状態になるときに非活性化状態になる付記15記載の信号処理回路。
(付記17)
前記入力回路は、前記増幅回路が活性化状態になるときに活性化状態になる付記15記載の信号処理回路。
(付記18)
前記増幅回路は、正帰還ループの再生作用により前記入力回路よりも大きなゲインで増幅する付記15記載の信号処理回路。
(付記19)
前記入力回路は、活性化状態では出力インピーダンスを低い値にするインピーダンス変更回路を含む付記16記載の信号処理回路。
(付記20)
前記入力回路は、活性化状態において積分特性又は再生型の特性により増幅する付記18記載の信号処理回路。
(付記21)
前記入力回路は、非活性化状態では出力インピーダンスを低い値にするインピーダンス変更回路を含む付記17記載の信号処理回路。
(付記22)
前記インピーダンス変更回路は、クロック信号に応じて出力インピーダンスを低い値にする付記19記載の信号処理回路。
(付記23)
前記入力回路は、活性化状態になってから所定時間後に非活性化状態にするための非活性化回路を含む付記15記載の信号処理回路。