JP2008066836A - ジッタ低減回路 - Google Patents

Abstract

【課題】本発明は、高い信号周波数においても、消費電力、回路規模、及びコストの観点から効率的に信号レベルとタイミングとを回復可能なジッタ低減回路を提供することを目的とする。
【解決手段】ジッタ低減回路は、第１の信号が伝搬する複数の区間からなる信号線と、信号線の複数の区間に対応して設けられ第２の信号を伝搬させる複数の遅延線を含み、複数の遅延線の各遅延線における第２の信号の遅延量は、複数の区間のうちの対応する１つの区間における第１の信号のレベルが第１のレベルの場合に第１の遅延量となり、当該１つの区間における第１の信号のレベルが第２のレベルの場合に第２の遅延量となるように複数の遅延線が構成されることを特徴とする。
【選択図】図１

Description

本発明は、一般にパルス信号を整形する回路に関し、詳しくはパルス信号のジッタを低減する回路に関する。

通信基幹で用いる通信装置やサーバ等の情報処理機器の性能向上に伴い、それらの装置内外における情報伝達のデータレートを高くすることが必要になる。例えば、チップ内における素子や回路ブロック等の間の信号伝送、ＳＲＡＭやＤＲＡＭ等のメモリチップとプロセッサチップとの間のチップ間信号伝送、ボード間の接続における信号伝送、及び情報機器間の信号伝送等において、高い周波数の信号を用いて伝送速度を向上させる必要がある。

しかし信号の周波数を高くすると、チップ内のアンプやバッファの周波数特性や配線抵抗の影響により信号の高周波成分が減衰し、信号波形に歪みが生じる。また更にはクロストークやグランドバウンス等によって信号品質が劣化する。またチップの外部においても、接続用のケーブルの周波数特性により信号波形の歪みが発生する。

このような信号品質の劣化（信号波形の歪み）を補償するためには、単に信号レベル復元用のアンプ（例えばリミティングアンプ）を挿入するだけでは不十分である。これは、アンプではタイミングのゆらぎ（ジッタ）を回復することができないからである。従って、信号レベル復元に加えて信号タイミングの復元も必要となる。一般に、チップ内において信号品質を回復するためには、ジッタの少ないクロックで駆動されるフリップフロップを信号伝搬経路に配置し、このフリップフロップにより信号レベルとタイミングとを回復する構成が用いられる。

しかし数ＧＨｚから数１０ＧＨｚの高い信号の周波数になると、そのような高周波信号で適切に動作するフリップフロップを設計・製造することが難しくなる。またそのような要求に応えるフリップフロップを製造するとなると、サイズ及び消費電力が大きくなってしまうという問題がある。またレベル復元回路（リピータ）を通常の高速Ｉ／Ｏレシーバとトランスミッタとの組み合わせにより実現する場合にも、回路規模が大きくなり、コストが増加するという問題がある。

フリップフロップによる信号レベル及びタイミング再生の動作は、クロックエッジのタイミングで入力信号をサンプリングし、再生型増幅器或いはリミティングアンプで入力信号のレベル回復する、という２ステップからなる。この場合、入力信号のエネルギーの略全てが捨てられて、再生型増幅器等で出力信号を殆どゼロから再構成することになる。従って、フリップフロップによる信号レベルの復元動作は、原理的に電力を無駄に消費する動作である。またフリップフロップの入力信号をサンプルする回路においては、サンプリング期間をクロック周期に比べて十分に短く設定する必要があるために、動作周波数を高くすることが難しい。
特開２００１−４４９７６号公報

以上を鑑みて、本発明は、高い信号周波数においても、消費電力、回路規模、及びコストの観点から効率的に信号レベルとタイミングとを回復可能なジッタ低減回路を提供することを目的とする。

ジッタ低減回路は、第１の信号が伝搬する複数の区間からなる信号線と、該信号線の該複数の区間に対応して設けられ第２の信号を伝搬させる複数の遅延線を含み、該複数の遅延線の各遅延線における該第２の信号の遅延量は、該複数の区間のうちの対応する１つの区間における該第１の信号のレベルが第１のレベルの場合に第１の遅延量となり、該１つの区間における該第１の信号のレベルが第２のレベルの場合に第２の遅延量となるように該複数の遅延線が構成されることを特徴とする。

本発明の少なくとも１つの実施例によれば、信号線を伝搬していく第１の信号の信号レベルに応じて、遅延線を伝搬していく第２の信号の遅延量を変化させる。これにより、伝搬中の第１の信号のエッジと伝搬中の第２の信号との前後関係に応じて第２の信号の伝搬速度を変化させることになり、第２の信号の信号変化タイミングが第１の信号のエッジに揃うように調整される。従って、高い信号周波数においても、消費電力、回路規模、及びコストの観点から効率的にジッタの低減を行うことができる。

図１は、本発明によるジッタ低減回路の原理を説明するための図である。図１に示すジッタ低減回路は、一例として例えば、遅延線として機能する信号伝搬路１０、遅延線として機能する信号伝搬路１１、遅延量を調整する素子の一例としての複数の可変容量１２、可変容量１２を制御する素子の一例としての複数のアンプ１３、可変容量１２と同等の可変容量１４、アンプ１３と同等のアンプ１５、及び可変容量１２と同等の可変容量１６を含む。また信号伝搬路１０及び１１の一端が抵抗１７及び１８により終端されている。

信号伝搬路１０にはデータ信号が伝搬する。データ信号は、ＨＩＧＨとＬＯＷとの２値により情報を表現した信号であり、ＨＩＧＨ及びＬＯＷの間の信号レベルの変化はクロック信号に同期していることが期待されている信号である。即ち、信号送信端では、クロック信号に同期して信号レベルが変化する信号としてデータ信号が生成されて、信号伝搬路１０に送出される。また信号受信端では、信号伝搬路１０を介して受信したデータ信号を、クロック信号に同期して検出する。

信号伝搬路１１にはクロック信号が伝搬する。信号伝搬路１０と信号伝搬路１１とは並走しており、信号伝搬路１１上を伝搬するクロック信号の信号レベルに応じて信号伝搬路１０を伝搬するデータ信号の伝搬速度が変化する。図１の例では、アンプ１３の入力側が信号伝搬路１１に接続されており、その接続の接続点におけるクロック信号の信号レベルに応じた信号レベルが、アンプ１３から出力される。アンプ１３の出力は可変容量１２に供給されて、可変容量１２の容量値を制御する。これにより、信号伝搬路１１上を伝搬するクロック信号の信号レベルに応じて信号伝搬路１０を伝搬するデータ信号の伝搬速度を変化させることができる。

この際、クロック信号の信号レベルがＨＩＧＨの場合には信号伝搬路１０を伝搬するデータ信号の伝搬速度が第１の速度になるように調整し、クロック信号の信号レベルがＬＯＷの場合には信号伝搬路１０を伝搬するデータ信号の伝搬速度が第２の速度になるように調整してよい。第１の速度が第２の速度よりも早い場合には、クロック信号の立ち上がりエッジよりも伝搬方向後側（図１の左側）のデータ信号は、クロック信号の立ち上がりエッジよりも伝搬方向前側（図１の右側）のデータ信号よりも早く伝搬することになる。従って、データ信号が信号伝搬路１０を伝搬していくうちに、データ信号の信号レベル変化点は、クロック信号の立ち上がりエッジに揃うように徐々に相対的に移動していくことになる。即ち、信号伝搬路１０を十分長い距離伝搬した後には、データ信号の信号レベル変化点は、クロック信号の立ち上がりエッジに揃うことになる。

逆に、第２の速度が第１の速度よりも早い場合には、クロック信号の立ち下りエッジよりも伝搬方向後側（図１の左側）のデータ信号は、クロック信号の立ち下りエッジよりも伝搬方向前側（図１の右側）のデータ信号よりも早く伝搬することになる。従って、データ信号が信号伝搬路１０を伝搬していくうちに、データ信号の信号レベル変化点は、クロック信号の立ち下りエッジに揃うように徐々に相対的に移動していくことになる。即ち、信号伝搬路１０を十分長い距離伝搬した後には、データ信号の信号レベル変化点は、クロック信号の立ち下りエッジに揃うことになる。

上記の動作では、信号伝搬路１０上を伝搬するデータ信号の伝搬速度を調整することにより、データ信号の信号レベル変化点が、信号伝搬路１１上を伝搬するクロック信号のエッジに付き従ってクロック信号と略同一の速度で伝搬していくように制御している。ここで、仮に信号伝搬路１０の信号伝搬特性と信号伝搬路１１の信号伝搬特性とが大きく異なっているとすると、可変容量１２の容量値を調整しても、その調整範囲内ではデータ信号を所望の速度で伝搬させることができない恐れがある。従って、可変容量１２の容量値をその調整範囲の中心付近の容量値Ｃ１に設定したときに、信号伝搬路１０の信号伝搬速度と信号伝搬路１１の信号伝搬速度とが略同一となるような構成であることが好ましい。

そのためには、信号伝搬路１０の信号伝搬特性と信号伝搬路１１の信号伝搬特性とが略同一になるようにそれぞれの信号線を設け、更に、可変容量１６の容量値が上記容量値Ｃ１になるようにダミー電位Ｖ２を設定し、且つアンプ１５の入力側から見た負荷がアンプ１３の入力側から見た負荷と同等となるようにダミー電位Ｖ１を設定すればよい。このような設定により、可変容量１２の容量値をＣ１に設定したときに、信号伝搬路１０に接続される容量の容量値及びアンプの負荷と、信号伝搬路１１に接続される容量の容量値及びアンプの負荷とが同等となる。従って、可変容量１２の容量値をＣ１に設定したときに、信号伝搬路１０の信号伝搬速度と信号伝搬路１１の信号伝搬速度とは略同一となる。

図２は、本発明の原理を更に説明するための図である。図２に示す複数の遅延線２０−１乃至２０−ｎは、遅延量（伝搬速度）を調整しながらデータ信号を伝搬させるためのものであり、図１の信号伝搬路１０及び可変容量１２に相当する。即ち、複数の遅延線２０−１乃至２０−ｎの１つが、１つの可変容量１２及びそれが接続される信号伝搬路１０の部分区間に対応する。また図２に示す複数の遅延線２１−１乃至２１−ｎは、所定の遅延量（伝搬速度）でクロック信号を伝搬させるためのものであり、図１の信号伝搬路１１に相当する。即ち、複数の遅延線２１−１乃至２１−ｎの１つが、１つの可変容量１６及びそれが接続される信号伝搬路１１の部分区間に対応する。なお図２では、複数の遅延線２０−１乃至２０−ｎは一列に直列接続されているが、後の実施例で説明するように、データ信号を伝搬させる信号線と別の信号線との間を並列に接続するように複数の遅延線２０−１乃至２０−ｎを設ける構成であってもよい。但し、遅延線２１−１乃至２１−ｎについては、一列に直列接続して、クロック信号を遅延線２１−１乃至２１−ｎ上に順次伝搬させる。

このように本発明では、クロック信号が伝搬する複数の区間からなる信号線（遅延線２１−１乃至２１−ｎ）と、その信号線の複数の区間に対応して設けられデータ信号を伝搬させる複数の遅延線２０−１乃至２０−ｎを設け、複数の遅延線の各遅延線におけるデータ信号の遅延量（伝搬速度）は、複数の区間のうちの対応する１つの区間（より厳密には区間内の一点）におけるクロック信号のレベルが第１のレベルの場合に第１の遅延量（伝搬速度）となり、当該１つの区間（より厳密には区間内の一点）におけるクロック信号のレベルが第２のレベルの場合に第２の遅延量（伝搬速度）となるように構成される。例えば、クロック信号のレベルが所定の基準電位よりも高い場合には第１の遅延量（伝搬速度）とし、クロック信号のレベルが所定の基準電位よりも低い場合に第２の遅延量（伝搬速度）となるように構成してよい。

なお遅延線の遅延制御（伝搬速度制御）は、容量値による遅延制御に限られるものではない。例えばインダクタのインダクタンスを変化させることにより遅延制御してもよい。また例えば、容量に電流供給する経路の抵抗値を変化させることにより遅延制御してもよい。即ち、容量、インダクタ、抵抗等の受動素子の電気特性値（容量値、インダクタンス、抵抗値等）を変えることにより、遅延制御するよう構成してよい。また或いは、受動素子ではなくアンプ等の能動素子を遅延素子として用いることにより、遅延制御する構成としてもよい。

図２において、データ信号２２が遅延線２０−１乃至２０−ｎに入力され、クロック信号２３が遅延線２１−１乃至２１−ｎに入力される。図示の例では、データ信号２２は、クロック信号２３の立ち上がりエッジにおいて信号レベルが変化するように生成される。しかし種々の要因によりデータ信号２２の信号レベル変化タイミングがクロック信号２３の立ち上がりエッジのタイミングからずれて、データ信号２２はジッタを有することになる。

図３は、遅延線２０−１乃至２０−ｎを伝搬するデータ信号２２と遅延線２１−１乃至２１−ｎを伝搬するクロック信号２３との関係について説明するための図である。（ａ）はデータ信号２２を構成する１つの信号要素としてインパルス信号２４を示し、（ｂ）はクロック信号２３を構成する１つの立ち上がりエッジ２５を示す。図３（ａ）及び（ｂ）において、横軸はそれぞれの遅延線上の位置を示し、縦軸はデータ信号電圧Ｖｄａｔａ及びクロック信号電圧Ｖｃｌｋである。

クロック信号２３の立ち上がりエッジ２５が遅延線２１−１乃至２１−ｎを伝搬する際に、ある瞬間に着目すると、図３（ｂ）に示されるように、ある位置ｘより伝搬方向後側（図の左側）では信号レベルがＨＩＧＨであり、位置ｘより伝搬方向前側（図の右側）では信号レベルがＬＯＷとなる。これに対応して、図３（ａ）に示されるように遅延線２０−１乃至２０−ｎ上では、位置ｘに対応する位置より伝搬方向後側（図の左側）では信号伝搬速度Ｃが基準速度（平均速度）Ｃａｖｇよりも早くなり、伝搬方向前側（図の右側）では信号伝搬速度Ｃが基準速度（平均速度）Ｃａｖｇよりも遅くなる。ここで基準速度（平均速度）Ｃａｖｇは、図１において説明したように可変容量１２の容量値をその調整範囲の中心付近の容量値Ｃ１に設定した場合のデータ信号２２の信号伝搬速度である。言葉を変えて言えば、クロック信号２３の信号レベルがＨＩＧＨ及びＬＯＷの間の中間電位（平均電位）Ｖａｖｇに等しい場合のデータ信号２２信号伝搬速度である。更に言葉を変えて言えば、クロック信号２３に期待されている伝搬速度である。

このように信号伝搬速度が設定されると、データ信号２２のインパルス信号２４は、立ち上がりエッジ２５よりも遅れている場合には立ち上がりエッジ２５に追いつくべく速い速度で伝搬し、立ち上がりエッジ２５よりも進んでいる場合には立ち上がりエッジ２５を追いつかせるべく遅い速度で伝搬する。従って、定常状態においては、インパルス信号２４は立ち上がりエッジ２５について離れないように、立ち上がりエッジ２５と略同一の速度で伝搬していくことになる。

図４は、データ信号を構成する各インパルス信号の位置がクロック信号の立ち上がりエッジに収束していく様子を示す図である。図４の横軸は時間ｔを示し、縦軸は遅延線２０−１乃至２０−ｎ上のインパルス信号の位置ｘ（及び遅延線２１−１乃至２１−ｎ上の立ち上がりエッジの対応する位置）を示す。

図４において、各々一本の点線が、それぞれデータ信号２２の１つのインパルス信号に対応し、そのインパルス信号の位置の変化を示す。また各々一本の実線が、それぞれクロック信号２３の１つの立ち上がりエッジに対応し、その立ち上がりエッジの位置の変化を示す。なお図４において立ち上がりエッジを示す実線が複数本示されているのは、クロック信号２３の各サイクルに相当する。

例えば点線２６に対応するインパルス信号は、時刻０において位置ｘ１に存在する。また実線２７に対応する立ち上がりエッジは、時刻０において位置ｘ2に存在する。時間が経過するにつれて、点線２６に対応するインパルス信号は遅延線２０−１乃至２０−ｎ上を伝搬して位置ｘが増加していく。このときのインパルス信号の伝搬速度は、点線２６の傾きで表現される。また同様に、時間が経過するにつれて、実線２７に対応する立ち上がりエッジは遅延線２１−１乃至２１−ｎ上を伝搬して位置ｘが増加していく。このときの立ち上がりエッジの伝搬速度は、実線２７の傾きで表現される。

点線２６に対応するインパルス信号は、実線２７に対応する立ち上がりエッジよりも進んだ位置にある（先行している）ので、図３に示されるように基準速度Ｃａｖｇよりも遅い速度で伝搬する。実線２７に対応する立ち上がりエッジは、基準速度Ｃａｖｇに等しい速度で伝搬する。従って、十分な時間が経過すると、点線２６に対応するインパルス信号に、実線２７に対応する立ち上がりエッジが追いついて、その後は、両者が略同一の速度で並走することになる。なおクロック信号２３の１周期をＴ０とすると、データ信号２２の全てのインパルス信号がクロック信号２３の立ち上がりエッジに収束するまでの時間ＴｍはＣａｖｇＴ０／（Ｃｍａｘ−Ｃｍｉｎ）で求めることができる。

上記において図２乃至図４を用いて説明したようにデータ信号２２を構成する各インパルス信号の伝搬速度を調整することにより、各インパルス信号はクロック信号２３の立ち上がりエッジに対応する位置（タイミング）に収束する。この場合、データ信号２２のエネルギーがクロック信号２３のクロック信号２３の立ち上がりエッジに対応する位置（タイミング）に集まることになり、信号のオーバーシュート又はアンダーシュートが発生する可能性がある。図５は、信号のオーバーシュート及びアンダーシュートについて説明するための図である。

図５（ａ）は、図２の遅延線２０−１乃至２０−ｎを伝搬した後のデータ信号２２の波形を示し、（ｂ）は、対応するクロック信号２３の波形を示す図である。上述のように、データ信号２２が遅延線２０−１乃至２０−ｎを伝搬すると、データ信号２２を構成する各インパルス信号が、クロック信号２３の立ち上がりエッジに集まるように作用する。この結果、図５（ａ）に示すように、遅延線２０−１乃至２０−ｎを伝搬したデータ信号２２は、クロック信号２３の立ち上がりエッジに対応した位置において信号振幅が大きくなってしまう。即ち、信号のオーバーシュート及びアンダーシュートが発生してしまう。このような信号のオーバーシュート及びアンダーシュートを取り除くためには、非線形アンプ（コンパレータ）により波形整形を行えばよい。

図６は、非線形アンプにより波形を整形する構成を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図６に示すジッタ低減回路においては、遅延線２０−１乃至２０−ｎの出力側にコンパレータ３０を接続し、遅延線２１−１乃至２１−ｎの出力側にコンパレータ３１を接続してある。データ信号２２が遅延線２０−１乃至２０−ｎを伝搬すると、図示されるデータ信号３２のようにオーバーシュート及びアンダーシュートを含んだ波形となる。

コンパレータ３０は、オーバーシュート及びアンダーシュートを含んだデータ信号３２を受け取り、所定の基準電圧と比較する。コンパレータ３０は、データ信号３２の電位が基準電圧よりも高い場合にはＨＩＧＨの信号を出力し、データ信号３２の電位が基準電圧よりも低い場合にはＬＯＷの信号を出力する。これによりコンパレータ３０の出力信号は、データ信号３２からオーバーシュート及びアンダーシュートが取り除かれた整形後データ信号３３となる。なおコンパレータ３１は、同様にクロック信号の波形整形を行うために設けられている。これによりクロック信号の波形を整形するとともに、整形後データ信号３３とクロック信号とのタイミングを揃えることが可能となる。なお上記非線形アンプは、受動素子により信号の伝搬速度（遅延量）を制御した場合に、受動素子により減衰してしまった信号の振幅を回復させるという効果も有する。

図７は、図６のようにコンパレータにより波形整形を行う機能を設けたジッタ低減回路を多段に接続した構成を示す。図７に示すように、波形整形機能付きのジッタ低減回路を多段に接続することで、波形のなまりやオーバーシュート及びアンダーシュートによる悪影響を受けることなく、データ信号とクロック信号とを長距離伝送することが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図８は、本発明によるジッタ低減回路の第１の実施例の構成を示す図である。図８のジッタ低減回路は、遅延線として機能する信号伝搬路４０、遅延線として機能する信号伝搬路４１、信号伝搬路４０の遅延量を調整する素子である複数のバラクタ（可変容量ダイオード）４２及び４３、バラクタ４２及び４３を制御する複数のアンプ４４、及び抵抗４５及び４６を含む。

信号伝搬路４０にはデータ信号が伝搬する。データ信号は、ＨＩＧＨとＬＯＷとの２値により情報を表現した信号であり、ＨＩＧＨ及びＬＯＷの間の信号レベルの変化はクロック信号に同期していることが期待されている信号である。即ち、信号送信端では、クロック信号に同期して信号レベルが変化する信号としてデータ信号が生成されて、信号伝搬路４０に送出される。また信号受信端では、信号伝搬路４０を介して受信したデータ信号を、クロック信号に同期して検出してよい。

信号伝搬路４１にはクロック信号が伝搬する。信号伝搬路４０と信号伝搬路４１とは並走しており、信号伝搬路４１上を伝搬するクロック信号の信号レベルに応じて信号伝搬路４０を伝搬するデータ信号の伝搬速度が変化する。図８の例では、アンプ４４の入力側が信号伝搬路４１に接続されており、アンプ４４によりその接続の接続点におけるクロック信号の信号レベルが所定の基準電圧と比較される。アンプ４４は、クロック信号の信号レベルが所定の基準電圧よりも高い場合（ＨＩＧＨの場合）には、非反転出力を正の電位に設定し反転出力を負の電位に設定する。またクロック信号の信号レベルが所定の基準電圧よりも低い場合（ＬＯＷの場合）には、非反転出力及び反転出力をグラウンド電位に設定する。

バラクタ４２及び４３は直列に接続され、バラクタ４２及び４３の間の接続点が信号伝搬路４０の対応する位置に接続されている。アンプ４４の反転出力及び非反転出力は、バラクタ４２及び４３の直列接続に供給されて、バラクタ４２及び４３の容量値を制御する。これにより、信号伝搬路４１上を伝搬するクロック信号の信号レベルに応じて信号伝搬路４０を伝搬するデータ信号の伝搬速度を変化させることができる。

この際、クロック信号の信号レベルがＨＩＧＨの場合には信号伝搬路１０を伝搬するデータ信号の伝搬速度が第１の速度になるように調整し、クロック信号の信号レベルがＬＯＷの場合には信号伝搬路１０を伝搬するデータ信号の伝搬速度が第２の速度になるように調整してよい。第１の速度が第２の速度よりも早い場合には、クロック信号の立ち上がりエッジよりも伝搬方向後側（図８の左側）のデータ信号は、クロック信号の立ち上がりエッジよりも伝搬方向前側（図８の右側）のデータ信号よりも早く伝搬することになる。バラクタ４２及び４３は、逆バイアス電圧が増えると容量が減る特性であるので、クロック信号がＨＩＧＨの時には容量値が小さくなり、クロック信号がＬＯＷの時には容量値が大きくなる。従って、クロック信号がＨＩＧＨの時には伝番速度が早くなり、クロック信号がＬＯＷの時には伝搬速度が遅くなる。

従って、データ信号が信号伝搬路４０を伝搬していくうちに、データ信号の信号レベル変化点は、クロック信号の立ち上がりエッジに揃うように徐々に相対的に移動していくことになる。即ち、信号伝搬路４０を十分長い距離伝搬した後には、データ信号の信号レベル変化点は、クロック信号の立ち上がりエッジに揃うことになる。

図９は、計算機による回路動作シミュレーションの結果を示す図である。この際、可変容量としては入力電圧に応じて理想的に容量が変化する理想容量モデルを用い、６段構成のジッタ低減回路（即ち図８に示す一対のバラクタ４２及び４３と１つのアンプ４４とからなる回路部分を一段として、この回路部分が６段設けられている構成）をシミュレーション対象とした。

図９において（ａ）は信号源の波形を示す。この波形は、ランダムに０と１とが現れる１つのデータ信号を所定の複数周期毎に重ね合わせて示したものである。このデータ信号はジッタを含み、０／１の信号レベルの変化タイミングが所定のタイミング（クロック信号に同期したタイミング）に合致していない。そのために、データ信号を所定の複数周期毎に重ね合わせると、タイミングにばらつきのある信号変化波形が重なることにより、図９（ａ）に示すように信号レベル変化部分が多重の線となって現れる。

図９において（ｂ）は、（ａ）に示す波形の信号を信号伝搬路４０へ入力した際の入力端において現れる信号波形を示す。入力端の結合部分における容量やインダクタ等の影響により波形が歪み、ジッタに加えて波形歪みを有する信号となっている。

図９において（ｃ）は、図８の信号伝搬路４０の出力端ＯＵＴに現れる出力信号波形を示す。図示されるように、信号中のジッタ及び波形歪みが低減されて、極めて良好なデータ波形となっている。なお（ａ）に示す信号源の波形のジッタは２０ｐｓ（ピコ秒）の範囲のばらつきを有する。（ｃ）に示す出力波形においては、信号源側の２０ｐｓのばらつきから、１３．５ｐｓ（ピコ秒）のばらつきに相当する分のジッタが取り除かれている。

図１０は、計算機による回路動作シミュレーションの別の結果を示す図である。図１０に示すシミュレーションでは、可変容量としてバラクタモデルを用い、６段構成のジッタ低減回路をシミュレーション対象とした。図１０の（ａ）、（ｂ）、及び（ｃ）に示す波形は、図９の場合と同様に、それぞれ信号源の波形、線路入力端の波形、及び出力波形である。図１０の（ｃ）に示す出力波形においては、多少のジッタ及び波形歪みが残ってはいるが、良好なデータ波形となっていることが分かる。なお（ａ）に示す信号源の波形のジッタは２０ｐｓ（ピコ秒）の範囲のばらつきを有する。（ｃ）に示す出力波形においては、信号源側の２０ｐｓのばらつきから、７．２ｐｓ（ピコ秒）のばらつきに相当する分のジッタが取り除かれている。

図１１は、本発明によるジッタ低減回路の第２の実施例の構成を示す図である。図１１において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１１のジッタ低減回路は、図８に示す信号伝搬路４０、信号伝搬路４１、複数のバラクタ４２及び４３、複数のアンプ４４、抵抗４５及び４６に加えて、信号伝搬路４０側に設けられた複数の容量素子５１と、信号伝搬路４１側に設けられた複数のバラクタ５２及び５３とを含む。

図１の回路の動作に関連して説明したように、図１１のような構成においては、バラクタ４２及び４３の容量値をその調整範囲の中心付近の容量値に設定したときに、信号伝搬路４０の信号伝搬速度と信号伝搬路４１の信号伝搬速度とが略同一となるような構成であることが好ましい。そのためには、信号伝搬路４０の信号伝搬特性と信号伝搬路４１の信号伝搬特性とが略同一になるようにそれぞれの信号線を設け、更に、バラクタ５２及び５３の容量値が上記中心付近の容量値になるように参照電位Ｖｒｅｆを設定し、容量素子５１の負荷がアンプ４４の入力側から見た負荷と同等となるように設定すればよい。このような設定により、バラクタ４２及び４３の容量値を調整範囲の中心付近に設定したときに、信号伝搬路４０の信号伝搬速度と信号伝搬路４１の信号伝搬速度とは略同一となる。

図１２は、本発明によるジッタ低減回路の第３の実施例の構成を示す図である。図１２において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１２に示す複数の遅延線６０−１乃至６０−ｎは、遅延量（伝搬速度）を調整しながらデータ信号を伝搬させるためのものであり、図８の信号伝搬路４０及びバラクタ４２及び４３に相当する。即ち、複数の遅延線６０−１乃至６０−ｎの１つが、一対のバラクタ４２及び４３及びそれが接続される信号伝搬路４０の部分区間に対応する。また図１２に示す複数の遅延線６１−１乃至６１−ｎは、所定の遅延量（伝搬速度）でクロック信号を伝搬させるためのものであり、図８の信号伝搬路４１に相当する。即ち、複数の遅延線６１−１乃至６１−ｎの各々が、信号伝搬路４１の部分区間に対応する。

図１２に示すジッタ低減回路においては、遅延線６０−１乃至６０−ｎの出力側にコンパレータ６２を接続し、遅延線６１−１乃至６１−ｎの出力側にコンパレータ６３を接続してある。データ信号が遅延線６０−１乃至６０−ｎを伝搬すると、データ信号はオーバーシュート及びアンダーシュートを含んだ波形となる。

コンパレータ６２は、オーバーシュート及びアンダーシュートを含んだデータ信号を受け取り、所定の基準電圧と比較する。コンパレータ６２は、データ信号の電位が基準電圧よりも高い場合にはＨＩＧＨの信号を出力し、データ信号の電位が基準電圧よりも低い場合にはＬＯＷの信号を出力する。これによりコンパレータ６２の出力信号は、入力データ信号からオーバーシュート及びアンダーシュートが取り除かれた整形されたデータ信号となる。なおコンパレータ６３は、同様にクロック信号の波形整形を行うために設けられている。これによりクロック信号の波形を整形するとともに、データ信号とクロック信号とのタイミングを揃えることが可能となる。

また図１２に示すジッタ低減回路においては、コンパレータにより波形整形を行う機能を設けたジッタ低減回路が多段に接続されている。図１２に示すように、波形整形機能付きのジッタ低減回路を多段に接続することで、波形のなまりやオーバーシュート及びアンダーシュートによる悪影響を受けることなく、データ信号とクロック信号とを長距離伝送することが可能となる。

図１３は、本発明によるジッタ低減回路の第４の実施例の構成を示す図である。図１３において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１３のジッタ低減回路は、図８に示す信号伝搬路４０、信号伝搬路４１、複数のバラクタ４２及び４３、複数のアンプ４４に加えて、信号伝搬路４０側に設けられた負性コンダクタ７０を含む。この負性コンダクタ７０は、ＰＭＯＳトランジスタ７１及び７２とＮＭＯＳトランジスタ７３乃至７５とを含む。

図１３の構成では、データ信号及びクロック信号の双方共に差動信号となっている。即ち、データ信号を伝搬する信号伝搬路４０は、正極性のデータ信号Ｄａｔａを伝搬する信号伝搬路４０−１と、負極性のデータ信号Ｄａｔａｘを伝搬する信号伝搬路４０−２とから構成される。またクロック信号を伝搬する信号伝搬路４１は、正極性のクロック信号ＣＬＫを伝搬する信号伝搬路４１−１と、負極性のクロック信号ＣＬＫＸを伝搬する信号伝搬路４１−２とから構成される。

この場合、アンプ４４は、正極性のクロック信号ＣＬＫの信号レベルが負極性のクロック信号ＣＬＫＸの信号レベルよりも高い場合（クロック信号ＣＬＫがＨＩＧＨの場合）には、非反転出力を正の電位に設定し反転出力を負の電位に設定する。また正極性のクロック信号ＣＬＫの信号レベルが負極性のクロック信号ＣＬＫＸの信号レベルよりも低い場合（クロック信号ＣＬＫがＬＯＷの場合）には、非反転出力及び反転出力をグラウンド電位に設定する。

負性コンダクタ７０は、正極性のデータ信号Ｄａｔａと負極性のデータ信号Ｄａｔａｘとの差電位を増幅するように機能する。これにより、信号伝搬路４０を伝搬していくにつれてデータ信号が減衰していくのを避けることができる。またこの方式では負性コンダクタの持つ容量が伝送路の単位長さ容量に取り込まれるので、高周波特性が負性コンダクタの寄生容量で制限されることが無くなり、高帯域の回路が実現できるという利点が得られる。

図１４は、本発明によるジッタ低減回路の第５の実施例の構成を示す図である。図１４において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１４のジッタ低減回路は、信号伝搬路４０、信号伝搬路４１、信号伝搬路４０に挿入された複数の遅延素子８０、信号伝搬路４１に挿入された複数の遅延素子８１、及び信号伝搬路４０に接続される複数の容量素子８２を含む。図８の構成では、信号伝搬路４０に付加された容量の容量値を制御して、信号伝搬路４０を伝搬するデータ信号の伝搬速度を調整していた。それに対して図１４の構成では、信号伝搬路４０に遅延素子８０を挿入して、信号伝搬路４１上を伝搬するクロック信号の信号レベルに応じて遅延素子８０を制御することにより、信号伝搬路４０を伝搬するデータ信号の遅延時間（伝搬速度）を調整する。

図１５は、遅延素子８０の構成の一例を示す回路図である。図１５の遅延素子８０は、ＰＭＯＳトランジスタ９１及び９２、ＮＭＯＳトランジスタ９３及び９４、インバータ９５、及び抵抗９６を含む。ＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９４でインバータを形成し、このインバータと抵抗９６とを通ってデータ信号が伝搬していく。ＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９４で構成されるインバータ部分は、信号を増幅して信号レベルを回復する増幅器として機能する。

抵抗９６には並列にＮＭＯＳトランジスタ９３とＰＭＯＳトランジスタ９２とが接続されており、クロック信号ＣＬＫがＨＩＧＨの場合にはＮＭＯＳトランジスタ９３とＰＭＯＳトランジスタ９２とが導通して、抵抗９６を迂回する経路が形成される。従って出力端子ＯＵＴの部分の寄生容量に対して、電流を供給する経路の抵抗値が小さくなり、寄生容量の充電速度が速くなって信号伝搬速度が速くなる。逆にクロック信号ＣＬＫがＬＯＷの場合にはＮＭＯＳトランジスタ９３とＰＭＯＳトランジスタ９２とが非導通となり、抵抗９６を迂回する経路は形成されない。従って出力端子ＯＵＴの部分の寄生容量に対して、電流を供給する経路の抵抗値が大きくなり、寄生容量の充電速度が遅くなって信号伝搬速度が遅くなる。

なお図１４において遅延素子８１は、信号伝搬路４０と同等の遅延条件を信号伝搬路４１に設定するために設けられる。遅延素子８１の構成は、遅延素子８０と同一であり、図１５に示す回路構成である。また遅延素子８１に入力する制御信号としては、クロック信号ＣＬＫのＨＩＧＨとＬＯＷとの中間電位である電位Ｖｒｅｆが供給される。また容量素子８２については、信号伝搬路４１から見た遅延素子８０の負荷と同等となるように、信号伝搬路４０から見た容量素子８２の負荷を設定すればよい。これらの設定により、信号伝搬路４１を伝搬するクロック信号の伝搬速度を、信号伝搬路４０を伝搬するデータ信号の伝搬速度の略平均値に設定することができる。

図１６は、計算機による回路動作シミュレーションの結果を示す図である。図１６に示すシミュレーション結果は、図１４の回路の動作を示すものである。なおこのシミュレーションにおいて、図１４のジッタ低減回路中の遅延素子８０及び８１としては、図１５に示す構成の回路を用いている。

図１６において（ａ）は信号源の波形を示す。この波形は、ランダムに０と１とが現れる１つのデータ信号を所定の複数周期毎に重ね合わせて示したものである。このデータ信号はジッタを含み、０／１の信号レベルの変化タイミングが所定のタイミング（クロック信号に同期したタイミング）に合致していない。そのために、データ信号を所定の複数周期毎に重ね合わせると、タイミングにばらつきのある信号変化波形が重なることにより、図１６（ａ）に示すように信号レベル変化部分が多重の線となって現れる。

図１６において（ｂ）は、（ａ）に示す波形の信号を図１４の信号伝搬路４０へ入力した際の入力端において現れる信号波形を示す。入力端の結合部分における容量やインダクタ等の影響により波形が歪み、ジッタに加えて波形歪みを有する信号となっている。

図１６において（ｃ）は、図１４の信号伝搬路４０の出力端ＯＵＴに現れる出力信号波形を示す。図示されるように、信号中のジッタ及び波形歪みが低減されて、極めて良好なデータ波形となっている。

図１７は、図１４の遅延素子８０の構成の別の一例を示す回路図である。なお遅延素子８１の回路構成についても、遅延素子８０の回路構成と同一である。

図１７に示す遅延素子８０は、ＮＭＯＳトランジスタ１０１乃至１０８、及び抵抗１０９及び１１０を含む。ＮＭＯＳトランジスタ１０１乃至１０３及び抵抗１０９及び１１０により、データ信号ＩＮ及びＩＮＸを入力とする差動増幅器が構成される。またＮＭＯＳトランジスタ１０４乃至１０６は、その差動増幅器の出力端において差動増幅器の出力信号を増幅する正帰還増幅器（差動増幅器の出力端を入力端且つ出力端とする増幅器）を構成する。遅延素子８０は、能動型の遅延素子として機能し、入力から出力へ信号が伝搬する際に信号が減衰することがない。

なお図１７の遅延素子８０を用いる場合、図１４のジッタ低減回路において、データ信号及びクロック信号の双方共に差動信号となる。即ち、データ信号を伝搬する信号伝搬路４０は、正極性のデータ信号ＩＮを伝搬する信号伝搬路と負極性のデータ信号ＩＮＸを伝搬する信号伝搬路とから構成される。またクロック信号を伝搬する信号伝搬路４１は、正極性のクロック信号ＣＬＫを伝搬する信号伝搬路と負極性のクロック信号ＣＬＫＸを伝搬する信号伝搬路とから構成される。

図１７においてバイアス電圧ＢＩＡＳとして常に一定の電圧が印加されており、トランジスタ１０７を流れる定常電流により差動増幅器は常に動作している。クロック信号ＣＬＫがＨＩＧＨのとき、上記定常電流に加えトランジスタ１０８を流れる電流が加算されて、大きな電流量で差動増幅器が駆動する。差動増幅器はデータ信号ＩＮ及びＩＮＸを増幅して、増幅された信号を遅延素子８０の出力データ信号ＯＵＴ及びＯＵＴＸとして出力する。出力データ信号ＯＵＴ及びＯＵＴＸは次段の遅延素子８０の入力データ信号ＩＮ及びＩＮＸとなる。この時、ＮＭＯＳトランジスタ１０４乃至１０６で構成される正帰還増幅器部分は動作していない。

クロック信号ＣＬＫがＬＯＷのとき、上記定常電流の電流量で差動増幅器が駆動する。差動増幅器はデータ信号ＩＮ及びＩＮＸを増幅して、増幅された信号を遅延素子８０の出力データ信号ＯＵＴ及びＯＵＴＸとして出力する。出力データ信号ＯＵＴ及びＯＵＴＸは次段の遅延素子８０の入力データ信号ＩＮ及びＩＮＸとなる。この際、ＣＬＫＸがＨＩＧＨであるのでＮＭＯＳトランジスタ１０４乃至１０６で構成される正帰還増幅器部分が動作して、出力データ信号ＯＵＴ及びＯＵＴＸを増幅しながら遅延させる。従って、クロック信号ＣＬＫがＬＯＷのときには、クロック信号がＨＩＧＨの時に比べて、入力データ信号ＩＮ及びＩＮＸから出力データ信号ＯＵＴ及びＯＵＴＸへの遅延が大きくなる。

このようにして、データ信号を増幅する差動増幅器と差動増幅器の出力に結合された正帰還増幅器との動作の割合（動作電流量の割合）を、信号伝搬路４１上のクロック信号の信号レベルに応じて変化させることにより、信号伝搬路４０上のデータ信号の伝搬速度を変化させることができる。図１４のジッタ低減回路において、図１７に示すような能動型遅延素子（アクティブ・ディレイ・セル）を用いた場合、信号伝搬路上での信号の減衰を無くすことができるという効果が得られる。

図１８は、本発明によるジッタ低減回路の第６の実施例の構成を示す図である。図１８のジッタ低減回路は、データ信号が伝搬する信号伝搬路１２０、クロック信号が伝搬する信号伝搬路１２１、遅延後のデータ信号が伝搬する信号伝搬路１２２、複数の能動型遅延素子１２３、抵抗１２４乃至１２７を含む。

図２を用いて本発明の原理を説明した際に、複数の遅延線２０−１乃至２０−ｎを一列に直列接続するのではなく、データ信号を伝搬させる信号線と別の信号線との間を並列に接続するように複数の遅延線２０−１乃至２０−ｎを設ける構成であってもよいと説明した。図１８の回路は、そのような構成に対応する。

図１８において、能動型遅延素子１２３の遅延量は、信号伝搬路１２１上を伝搬するクロック信号の信号レベルに応じて決定される。例えばクロック信号がＨＩＧＨの時には能動型遅延素子１２３の遅延量は第１の遅延量であり、クロック信号がＬＯＷの時には能動型遅延素子１２３の遅延量は第１の遅延量より大きい第２の遅延量であってよい。複数の能動型遅延素子１２３は入力側が信号伝搬路１２０の対応する位置に接続され、出力側が信号伝搬路１２２の対応する位置に接続されている。各能動型遅延素子１２３は、信号伝搬路１２０から入力されるデータ信号を遅延させて、遅延後のデータ信号を信号伝搬路１２１に出力する。

図１９は、図１８の遅延素子１２３の構成の一例を示す回路図である。図１９に示す遅延素子１２３は、ＮＭＯＳトランジスタ１３１乃至１３８を含む。ＮＭＯＳトランジスタ１３１乃至１３３及び信号伝搬路１２２に結合された抵抗１２４及び１２５により、データ信号ＩＮ及びＩＮＸを入力とする差動増幅器が構成される。またＮＭＯＳトランジスタ１３４乃至１３６は、その差動増幅器の出力に接続され遅延要素として機能する。

なお図１９の能動型遅延素子１２３を用いる場合、図１８のジッタ低減回路において、データ信号及びクロック信号の双方共に差動信号となる。即ち、入力側のデータ信号を伝搬する信号伝搬路１２０は、正極性のデータ信号ＩＮを伝搬する信号伝搬路と負極性のデータ信号ＩＮＸを伝搬する信号伝搬路とから構成される。またクロック信号を伝搬する信号伝搬路１２１は、正極性のクロック信号ＣＬＫを伝搬する信号伝搬路と負極性のクロック信号ＣＬＫＸを伝搬する信号伝搬路とから構成される。更に、出力側のデータ信号を伝搬する信号伝搬路１２２は、正極性のデータ信号ＯＵＴを伝搬する信号伝搬路と負極性のデータ信号ＯＵＴＸを伝搬する信号伝搬路とから構成される。

図１８及び図１９に示すような構成においては、信号伝搬路１２１上のクロック信号の信号レベルに応じて、信号伝搬路１２２に重ね合わせて出力される複数のデータ信号のそれぞれの遅延時間を変化させている。これにより、クロック信号の信号レベルに応じてデータ信号の位相を変化させることになり、前述の実施例の場合と同様に、データ信号のジッタを低減する効果が得られる。なおこの構成において、能動型遅延素子１２３はトランスコンダクタとして動作し、その出力は出力用伝送線（１２２）を分布的に駆動する。このような分布アンプは、アンプの入力容量も出力容量も共に伝送線の並列容量に取り込まれるため、寄生容量の影響は最小限となり高い帯域が得られるという利点がある。

図２０は、本発明によるジッタ低減回路の第７の実施例の構成を示す図である。図２０において、図１８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２０のジッタ低減回路は、データ信号が伝搬する信号伝搬路１２０、クロック信号が伝搬する信号伝搬路１２１、遅延後のデータ信号が伝搬する信号伝搬路１２２、及びＮＭＯＳトランジスタ１４１乃至１４７を含む。

図２０のジッタ低減回路においては、データ信号及びクロック信号の双方共に差動信号である。即ち、入力側のデータ信号を伝搬する信号伝搬路１２０は、正極性のデータ信号ＩＮを伝搬する信号伝搬路１２０−１と負極性のデータ信号ＩＮＸを伝搬する信号伝搬路１２０−２とから構成される。またクロック信号を伝搬する信号伝搬路１２１は、正極性のクロック信号ＣＬＫを伝搬する信号伝搬路１２１−１と負極性のクロック信号ＣＬＫＸを伝搬する信号伝搬路１２１−２とから構成される。更に、出力側のデータ信号を伝搬する信号伝搬路１２２は、正極性のデータ信号ＯＵＴを伝搬する信号伝搬路１２２−１と負極性のデータ信号ＯＵＴＸを伝搬する信号伝搬路１２２−２とから構成される。

なお図２０に示すのは各信号伝搬路の複数の区間の１つに対応する部分であり、図２０に示す回路構成が直列に複数段接続されて、複数区間からなる信号伝搬路を形成することになる。各区間において、ＮＭＯＳトランジスタ１４１乃至１４３により、データ信号ＩＮ及びＩＮＸを入力とする第１の差動増幅器を構成する。またＮＭＯＳトランジスタ１４４乃至１４６により、データ信号ＩＮ及びＩＮＸを入力とする第２の差動増幅器を構成する。図１８のジッタ低減回路の構成との差異は、図１８に示す各々の能動型遅延素子１２３の代わりに、これら第１及び第２の差動増幅器が設けられている点である。

第１の差動増幅器はクロック信号ＣＬＫがＨＩＧＨの時に動作し、第２の差動増幅器はクロック信号ＣＬＫＸがＨＩＧＨの時に動作する。第１の差動増幅器の出力は信号伝搬路１２２の対応区間の入力側に結合され、第２の差動増幅器の出力は当該対応区間の出力側に結合されている。これにより、クロック信号の信号レベルに応じて信号伝搬路１２２を伝搬するデータ信号の遅延量を変化させることができる。図２０に示す構成では、伝送線の接続位置により遅延量が決まるので、遅延量の制御が素子バラツキに依存せず正確に行えるという利点がある。

図２１は、本発明のジッタ低減回路において用いるクロック信号用の信号伝搬路の構成の一例を示す図である。図２１に示すクロック信号用の信号伝搬路は、正極性のクロック信号ＣＬＫを伝搬する信号伝搬路１５０−１と負極性のクロック信号ＣＬＫＸを伝搬する信号伝搬路１５０−２とから構成される。信号伝搬路１５０−１及び１５０−２はそれぞれ、終端が始端に接続されてループ形状となっている。

図２２は、図２１のクロック信号用の信号伝搬路に結合される負性コンダクタの構成を示す図である。この負性コンダクタは、ＰＭＯＳトランジスタ１６１及び１６２とＮＭＯＳトランジスタ１６３乃至１６５とを含む。このような負性コンダクタを信号伝搬路１５０−１及び１５０−２に接続しておくことにより、クロック信号の損失を補償することができる。なおこの回路は負性コンダクタに限られるものではなく、信号損失を補償する機能を有する回路であればよい。

図２１及び図２２に示すような構成のクロック信号用の信号伝搬路を用いることにより、クロック信号が終端抵抗に吸収されることなく信号伝搬路のループ内を循環し、クロック系の消費電力を大幅に削減することができる。このようなループ形状の信号伝搬路を、上記各実施例のクロック信号用の信号伝搬路として使用してよい。なお上記実施例では、クロック信号が差動信号であるとして説明されていない実施例もあるが、差動信号として構成するか単一信号として構成するかは設計時の選択事項であり、上記各実施例を差動信号を用いて実現することは容易である。

図２３は、本発明のジッタ低減回路において用いるクロック信号用の信号伝搬路の構成の別の一例を示す図である。図２３において、図２１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２３の構成では、ループ形状の信号伝搬路１５０−１及び１５０−２に対してＰＬＬ回路によるクロック周波数制御機能を持たせてある。ＰＬＬ回路は、分周器１７１、位相検出器１７２、チャージポンプ１７３、及びローパスフィルタ１７４を含む。分周器１７１で信号伝搬路１５０−１及び１５０−２上を伝搬しているクロック信号の周波数を分周して、例えば１／８の周波数の信号を生成する。位相検出器１７２で分周器１７１の出力である分周クロック信号と基準クロック信号ＲＥＦＣＬＫとの位相を比較して、位相の進み／遅れを示す検出結果を出力する。チャージポンプ１７３は、位相検出器１７２の出力に応じて電圧レベルが変化する電圧信号を生成する。ローパスフィルタ１７４は、チャージポンプ１７３の出力信号をフィルタリングして高周波成分を除去し、フィルタリング後の信号を信号伝搬路１５０−１及び１５０−２の遅延制御端子に供給する。

ここで信号伝搬路１５０−１及び１５０−２には遅延制御素子が設けられているものとし、その遅延制御端子にローパスフィルタ１７４の出力を供給することで、クロック信号の位相を制御することができる。これによりフィードバック制御を実現し、信号伝搬路１５０−１及び１５０−２のクロック信号を、基準クロック信号ＲＥＦＣＬＫの例えば８倍の周波数に設定することができる。なお上記遅延制御端子とは、例えば図１でＶ２を印加する端子、図１１でＶｒｅｆを印加する端子、図１４でＶｒｅｆを印加する端子等である。

図２３に示す構成では、外部からジッタ低減回路に入力するクロック周波数はデータ周波数に比べて低い周波数でよいので、ジッタ低減回路をチップやボードに組み込む際の実装が容易になるという利点がある。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は、以下の内容を含むものである。
（付記１）
第１の信号が伝搬する複数の区間からなる信号線と、
該信号線の該複数の区間に対応して設けられ第２の信号を伝搬させる複数の遅延線
を含み、該複数の遅延線の各遅延線における該第２の信号の遅延量は、該複数の区間のうちの対応する１つの区間における該第１の信号のレベルが第１のレベルの場合に第１の遅延量となり、該１つの区間における該第１の信号のレベルが第２のレベルの場合に第２の遅延量となるように該複数の遅延線が構成されることを特徴とするジッタ低減回路。
（付記２）
該複数の遅延線は一列に直列に接続され該第２の信号を順次伝搬させていくことを特徴とする付記１記載のジッタ低減回路。
（付記３）
該複数の遅延線は、該第１の信号の信号レベルを入力として該入力に応じて遅延量が変化する第１の遅延素子を含み、該第１の遅延素子により該第２の信号の遅延量を制御するよう構成され、該信号線は該第１の遅延素子と同一の構成の第２の遅延素子を含み、該第２の遅延素子の入力には該第１の信号のＨＩＧＨレベルとＬＯＷレベルとの中間のレベルの信号が供給されることを特徴とする付記２記載のジッタ低減回路。
（付記４）
該複数の遅延線は受動素子により該第２の信号の遅延量を制御するように構成され、該ジッタ低減回路は該第２の信号を増幅する増幅回路を更に含むことを特徴とする付記２記載のジッタ低減回路。
（付記５）
該複数の遅延線は受動素子により該第２の信号の遅延量を制御するように構成され、該ジッタ低減回路は該複数の遅延線に接続された負性コンダクタを更に含むことを特徴とする付記２記載のジッタ低減回路。
（付記６）
該複数の遅延線の各々は、
増幅器と、
該増幅器に直列に接続され抵抗値が制御可能な可変抵抗素子
を含むことを特徴とする付記２記載のジッタ低減回路。
（付記７）
該複数の遅延線の各々は、
入力として受け取る該第２の信号を増幅した増幅信号を出力端に生成する第１の増幅器と、
該出力端に生成される該増幅信号を該出力端において増幅する第２の増幅器
を含み、該第１の増幅器の動作電流と該第２の増幅器の動作電流との割合を該第１の信号のレベルに応じて変化させるよう構成されることを特徴とする付記２記載のジッタ低減回路。
（付記８）
該複数の遅延線の入力側がそれぞれ対応する位置に接続される信号入力線と、
該複数の遅延線の出力側がそれぞれ対応する位置に接続される信号出力線
を更に含み、該複数の遅延線の各々は能動型の遅延素子であることを特徴とする付記１記載のジッタ低減回路。
（付記９）
該複数の遅延線の各々は、
該信号入力線に接続される入力端と該信号出力線の第１の位置に接続される出力端を有する第１の増幅器と、
該信号入力線に接続される入力端と該信号出力線の第２の位置に接続される出力端を有する第２の増幅器
を含み、該第１の信号のレベルに応じて該第１の増幅器と該第２の増幅器の何れかを選択的に動作させるよう構成されることを特徴とする付記８記載のジッタ低減回路。
（付記１０）
該信号線は終端が始端に接続されたループ形状を構成し、該ジッタ低減回路は、該信号線に接続され該信号線上の第１の信号の損失を補償する回路を更に含むことを特徴とする付記１記載のジッタ低減回路。
（付記１１）
外部から供給される信号の周波数を基準にして該第１の信号の周波数を設定するＰＬＬ回路を更に含むことを特徴とする付記１０記載のジッタ低減回路。

本発明によるジッタ低減回路の原理を説明するための図である。 本発明の原理を更に説明するための図である。 遅延線を伝搬するデータ信号とクロック信号との関係について説明するための図である。 データ信号を構成する各インパルス信号の位置がクロック信号の立ち上がりエッジに収束していく様子を示す図である。 信号のオーバーシュート及びアンダーシュートについて説明するための図である。 非線形アンプにより波形を整形する構成を示す図である。 波形整形機能を設けたジッタ低減回路を多段に接続した構成を示す図である。 本発明によるジッタ低減回路の第１の実施例の構成を示す図である。 計算機による回路動作シミュレーションの結果を示す図である。 計算機による回路動作シミュレーションの別の結果を示す図である。 本発明によるジッタ低減回路の第２の実施例の構成を示す図である。 本発明によるジッタ低減回路の第３の実施例の構成を示す図である。 本発明によるジッタ低減回路の第４の実施例の構成を示す図である。 本発明によるジッタ低減回路の第５の実施例の構成を示す図である。 図１４の遅延素子の構成の一例を示す回路図である。 計算機による回路動作シミュレーションの結果を示す図である。 図１４の遅延素子の構成の別の一例を示す回路図である。 本発明によるジッタ低減回路の第６の実施例の構成を示す図である。 図１８の遅延素子１２３の構成の一例を示す回路図である。 本発明によるジッタ低減回路の第７の実施例の構成を示す図である。 本発明のジッタ低減回路において用いるクロック信号用の信号伝搬路の構成の一例を示す図である。 図２１のクロック信号用の信号伝搬路に結合される負性コンダクタの構成を示す図である。 本発明のジッタ低減回路において用いるクロック信号用の信号伝搬路の構成の別の一例を示す図である。

符号の説明

１０ 信号伝搬路
１１ 信号伝搬路
１２ 可変容量
１３ アンプ
１４ 可変容量
１５ アンプ
１６ 可変容量
１７、１８ 抵抗

Claims (10)

1. 第１の信号が伝搬する複数の区間からなる信号線と、
   該信号線の該複数の区間に対応して設けられ第２の信号を伝搬させる複数の遅延線
   を含み、該複数の遅延線の各遅延線における該第２の信号の遅延量は、該複数の区間のうちの対応する１つの区間における該第１の信号のレベルが第１のレベルの場合に第１の遅延量となり、該１つの区間における該第１の信号のレベルが第２のレベルの場合に第２の遅延量となるように該複数の遅延線が構成されることを特徴とするジッタ低減回路。
2. 該複数の遅延線は一列に直列に接続され該第２の信号を順次伝搬させていくことを特徴とする請求項１記載のジッタ低減回路。
3. 該複数の遅延線は、該第１の信号の信号レベルを入力として該入力に応じて遅延量が変化する第１の遅延素子を含み、該第１の遅延素子により該第２の信号の遅延量を制御するよう構成され、該信号線は該第１の遅延素子と同一の構成の第２の遅延素子を含み、該第２の遅延素子の入力には該第１の信号のＨＩＧＨレベルとＬＯＷレベルとの中間のレベルの信号が供給されることを特徴とする請求項２記載のジッタ低減回路。
4. 該複数の遅延線は受動素子により該第２の信号の遅延量を制御するように構成され、該ジッタ低減回路は該第２の信号を増幅する増幅回路を更に含むことを特徴とする請求項２記載のジッタ低減回路。
5. 該複数の遅延線は受動素子により該第２の信号の遅延量を制御するように構成され、該ジッタ低減回路は該複数の遅延線に接続された負性コンダクタを更に含むことを特徴とする請求項２記載のジッタ低減回路。
6. 該複数の遅延線の各々は、
   増幅器と、
   該増幅器に直列に接続され抵抗値が制御可能な可変抵抗素子
   を含むことを特徴とする請求項２記載のジッタ低減回路。
7. 該複数の遅延線の各々は、
   入力として受け取る該第２の信号を増幅した増幅信号を出力端に生成する第１の増幅器と、
   該出力端に生成される該増幅信号を該出力端において増幅する第２の増幅器
   を含み、該第１の増幅器の動作電流と該第２の増幅器の動作電流との割合を該第１の信号のレベルに応じて変化させるよう構成されることを特徴とする請求項２記載のジッタ低減回路。
8. 該複数の遅延線の入力側がそれぞれ対応する位置に接続される信号入力線と、
   該複数の遅延線の出力側がそれぞれ対応する位置に接続される信号出力線
   を更に含み、該複数の遅延線の各々は能動型の遅延素子であることを特徴とする請求項１記載のジッタ低減回路。
9. 該複数の遅延線の各々は、
   該信号入力線に接続される入力端と該信号出力線の第１の位置に接続される出力端を有する第１の増幅器と、
   該信号入力線に接続される入力端と該信号出力線の第２の位置に接続される出力端を有する第２の増幅器
   を含み、該第１の信号のレベルに応じて該第１の増幅器と該第２の増幅器の何れかを選択的に動作させるよう構成されることを特徴とする請求項８記載のジッタ低減回路。
10. 該信号線は終端が始端に接続されたループ形状を構成し、該ジッタ低減回路は、該信号線に接続され該信号線上の第１の信号の損失を補償する回路を更に含むことを特徴とする請求項１記載のジッタ低減回路。

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