JP4343665B2 - 伝送線路 - Google Patents

Description

本発明は、ドライバＩＣからレシーバＩＣへデータ信号やアドレス信号を転送する伝送線路に関し、クロック信号によるデータ信号やアドレス信号へノイズの影響を抑制する伝送線路に関する。

特開平５−１８０９０４号公報 特開２００２−２７１１０８号公報

従来から、プリント回路基板においてドライバＩＣからレシーバＩＣへデータ信号やアドレス信号の伝送を行う場合、信号の駆動周波数は133MHzが主流となっており、プリント回路基板のデータ信号やアドレス信号の伝送における駆動周波数が133MHzを超える形態においては、テブナン終端(並列終端)を行う回路が一般的となっている。しかし、テブナン終端は多くの電流が流れるために消費電力が大きく、しかも、ＩＣの発熱量が大きいという問題がある。

特開平５−１８０９０４号（特許文献１）には、インピーダンス補正回路を使う事により終端する方法が記載されている。また特許文献２（特開２００２−２７１１０８号）には、コンデンサを使う事により終端する方法が記載されている。しかしながらこれらの場合も、消費電力や発熱の問題は発生してしまう。

ここで、テブナン終端(並列終端)などを利用しない場合、すなわち伝送線路のインピーダンスと終端インピーダンスが一致していない場合について図８と図９を用いて説明する。ドライバＩＣから伝送線路を介してレシーバＩＣにクロック信号、データ信号、アドレス信号が伝送されるモデルを使用する。通常、伝送線路よりもドライバＩＣ及びレシーバＩＣのインピーダンスは高くなるため、伝送線路とドライバＩＣ及びレシーバＩＣとの接続部分において多重反射が発生する。

図８はこの時の多重反射の様子を示すタイミングチャートである。図８において、時間０にドライバＩＣ側から伝送線路へ出力したデータ信号またはアドレス信号は伝送線路を通り、時間T_Pの時レシーバＩＣ側の入力部において、伝送線路のインピーダンスとレシーバＩＣのインピーダンスの違いにより反射の現象が発生する。次に、この反射した信号が時間2T_Pの時、さらにドライバＩＣ側の入力部において、伝送線路のインピーダンスとドライバＩＣのインピーダンスの違いにより、波形の立ち上がりもしくは立ち下がり成分の反射が発生する。さらに、ドライバＩＣ側で反射した信号が時間3T_Pの時、レシーバ側において伝送信号にスパイク状のノイズが発生する。この時間3T_Pでレシーバ側に発生する反射ノイズが、クロック信号のクロックトリガとほぼ同じタイミングで発生した場合の、クロック信号、データ信号、アドレス信号の様子を、図９のタイミングチャートに示す。

図９のＣＬＫはこの時のクロック信号のレシーバＩＣへの入力電圧波形を示すタイミングチャートである。図９のＤＡＴＡはデータ信号のレシーバＩＣへの入力電圧波形を示すタイミングチャートである。図９のＡＤＤＲＥＳＳはアドレス信号のレシーバＩＣへの入力電圧波形を示すタイミングチャートである。図９に示すように、クロック信号のクロックトリガとほぼ同じタイミングで発生した反射ノイズは、データ信号及びアドレス信号に同じタイミングのノイズを発生させる。このノイズにより、データの読み込みのタイミングが変化すると、データの読み込みにおいてビット誤りが発生してしまう。特に図９のＤＡＴＡ及びＡＤＤＲＥＳＳにおいて、信号の時間に対する変化の少ない平坦部において、このノイズが発生すると、ビット誤りを誘発する可能性が非常に高くなる。

ここで、電圧波形の立ち上がり時間とノイズの大きさとの関係を説明する。図10において（ａ）はドライバ出力の緩やかな電圧波形の立ち上がりを示した図であり、図10（ｂ）はレシーバ入力の緩やかな電圧波形の立ち上がりを示した図である。図11（ａ）はドライバ出力の急峻な電圧波形の立ち上がりを示した図であり、図11（ｄ）はレシーバ入力の急峻な電圧波形の立ち上がりを示した図である。

図10に示すように、信号波形の立ち上がり時間、立ち下がり時間が、クロック信号周期の1％以上20％未満の緩やかな立ち上がりの電圧波形であれば、データ信号に発生するノイズは小さい。しかしながら図11に示すように、立ち上がり時間が急峻な場合にはレシーバＩＣにおいて、急峻な大きなノイズが発生してしまう。これは、図10に示す電圧波形の立ち上がり時間が長い場合よりも、図11に示す電圧波形の立ち上がり時間が短い方が単位時間当たりのエネルギーが大きいため、より急峻な波形のノイズが発生するためである。従って、波形の立ち上がり時間が短くなるほど、また電源電圧が低くなればなるほど大きく影響が現れる。また、クロック信号の多重反射によっても、クロック自身の立ち上がり波形にノイズの影響が現れる場合もある。

従来は、信号波形の立ち上がり時間が長かったことや、信号の伝播時間に対してクロックの周期が非常に長かったために、スパイク状のノイズが転送データに影響を及ぼすということはなかった。

しかし近年、クロック周波数が高くなっており、伝送線路に入り込んだ急峻なデータ信号、アドレス信号、クロック信号等が伝送線路内で反射を繰り返してスパイク状のノイズを発生し、クロックに同期したデータやアドレスにビットエラーが発生している。

また、クロックの立ち上がり、もしくは立ち下がりにクロック信号自身の多重反射の影響がクロックトリガのタイミングに発生した場合にも、リンギングが発生することによって、クロック信号のトリガがほぼ同じタイミングに2回発生してしまうためにビットエラーが起こるといった問題がある。

本発明はクロック信号がデータ信号またはアドレス信号をラッチするクロックトリガのタイミングと、データ信号またはアドレス信号が多重反射することによって発生するスパイク状のノイズが重ならないように、データ信号またはアドレス信号の配線長を調整するものである。これによって、クロックに同期してデータ信号またはアドレス信号が取り込まれるシステムにおいて、ビットエラーの発生を抑制することが可能となる。

本発明は、前述のスパイク状のノイズの影響を抑制するため、ドライバＩＣ及びレシーバＩＣで発生するスパイク状のノイズのタイミングがクロックトリガからずれるように、クロック伝送線路、データ伝送線路またはアドレスデータ伝送線路の配線長を調整するものである。またデータ伝送線路及びアドレスデータ伝送線路を往復する伝播時間がクロック周期の整数倍になるように、各伝送線路の配線長を調整する、もしくは遅延回路を追加するものである。

本発明によれば、伝送するデータ信号またはアドレス信号の多重反射に起因して発生するノイズのタイミングを、クロックトリガからずらすことにより、データ信号やアドレス信号におけるビット切り替えのタイミングが重ならないため、伝送線路を通過したデータ信号から、エラーを発生することなくデジタル信号をサンプリングすることができる。

また本発明によれば、クロック信号を立ち上がりと立ち下りの両方のエッジを利用するダブルエッジにすることで、周波数はそのままで、データ信号、またはアドレス信号の転送レートを２倍にできる。このときにも、クロックトリガ信号と多重反射によるノイズが重ならないようにすることによって、データ信号、またはアドレス信号のビットエラーの発生を抑制することが可能となる。

また本発明によれば、伝送信号の立ち上がり時間、もしくは立ち下がり時間をクロック周期の1％以上20％未満にすることでEMIを抑制できる。また、立ち上がり時間、及び、立ち下がり時間をクロック周期の1％から20％の間であれば、波形品質の劣化も少なく、クロックに同期した正常なデータのやり取りが行える。

また本発明によれば、ＩＣから分岐までの伝播時間が略一致していない場合は、クロックトリガのタイミングに対して反射波が特定のタイミングで現れない。つまり、反射波の影響を受けるタイミングが分散してしまうため、クロックトリガの位置に多重反射の影響が発生する事がある。これによって、データまたは、アドレスの情報伝達エラーが発生する原因となってしまう。これを回避するためにＩＣ間のバス配線においてＩＣから分岐までの伝播時間が略一致させることで、反射波の影響を受けるタイミングを略一致させることができる。これによって、その反射波のタイミングをクロック信号のトリガのタイミングよりずらすように設計することで、データを正確にラッチする事が可能となる。

また本発明によれば、配線のインピーダンスをドライバのインピーダンスと略一致させることにより、レシーバ側からの反射をドライバ側で多重に反射させることを防ぐことが可能となる。

また本発明によれば、配線を長くできないプリント配線版において、ディレイ回路を使用することによってタイミングを調整することができる。これによって、配線基板上の制約によりＩＣ間の配線を伸ばすことができない場合にディレイ回路を使用することでクロックとデータまたはアドレスのタイミングを下記に示す式を満たすようにタイミングをコントロールすることが可能となる。

また本発明によれば、クロックの立ち上がり、もしくは立ち下がりにクロック信号自身の多重反射の影響が発生しないようにクロックの配線長を調整することによってビットエラーを抑制している。また更に、クロック信号自身の多重反射の周期はクロック周期と異なっているために共振してノイズが増幅されることがない。このため、シグナルインティグリティも改善されると同時に電子機器からのEMIも抑制される効果がある。

図1は、本発明の実施例１における、片方向伝送における各ＩＣと伝送線路を示す模式図である。図中101はデータ信号とアドレス信号の出力を行うドライバＩＣであり、103はデータ信号とアドレス信号の入力を行うレシーバＩＣである。113はクロック信号を駆動するクロックドライバＩＣである。ドライバＩＣ101の出力信号は、データ伝送線路102-1を介して、レシーバＩＣ103に伝送される。レシーバＩＣ103は伝送線路よりもインピーダンスが高いため、データ伝送線路102-1とレシーバＩＣ103の接続部でデータ信号は反射する。この反射した信号がデータ伝送線路102-1とドライバＩＣ101の接続部で再び反射されるため、伝送線路を通過した信号に複数のスパイク状のノイズが発生する。図２はこの時のタイミングチャートを示している。このクロック信号に発生するノイズの、データ信号およびアドレス信号のビット切り替えタイミングへの影響をなくすためには、クロック信号に発生するノイズのタイミングを、クロックトリガと重ならないようにずらせば良い。そこで実施例１では、レシーバＩＣ103側でのスパイク状のノイズがクロック信号のトリガのタイミングからずれるように、クロック伝送線路102-1の配線長を調整する。

まず、レシーバ入力ＩＣ103で反射した信号がドライバ出力ＩＣ101で再び反射してレシーバ入力ＩＣ103まで戻ってくるまでの時間が、クロック周期の整数倍になるようにする。すなわち、式で表現すると、（1）〜(3)式になる。

各変数の内容は次のとおりである。

伝送線路の長さＬについて解くと、（4）式になる。

式（4）の関係をほぼ満たすように伝送線路長Ｌを調整する。このときのクロック信号とデータ信号、もしくはアドレス信号の関係を図３に示す。図３のＣＬＫはクロック信号のレシーバＩＣの入力電圧波形を示すタイミングチャート、図３のＤＡＴＡはデータ信号のレシーバＩＣの入力電圧波形を示すタイミングチャート、図３のＡＤＤＲＥＳＳはアドレス信号のレシーバＩＣの入力電圧波形を示すタイミングチャートである。クロック信号が閾値を超えたときに、トリガが発生しデータのサンプリングを行う。トリガのタイミングとデータ信号にノイズが重畳するタイミングがずれているので、ノイズのために誤ってサンプリングされることはない。

尚図1に示す伝送モデルは、片方向伝送のＩＣを用いているが、双方向伝送のＩＣを用いることもできる。この場合においても、同様に前記関係式を満たすように配線することで、多重反射によりノイズが発生してしまうことによるビットエラーを回避することが可能となる。

具体的な一例として、伝送線路の伝播スピードSを16cm/ns、クロック周波数ｆを400MHzの場合を挙げる。式（4）のｎはシングルエッジトリガの場合は任意の偶数の正の整数なので、データ信号伝送線路又はアドレス信号伝送線路の長さＬを20cm、もしくはその倍数である40cm、60cm・・・に調整すればよい。これによって、多重反射によるノイズがクロックトリガ１やクロックトリガ２と重ならないように設計することが可能となる。

図４は本発明の実施例２である、ダブルエッジトリガ回路を用いた場合の、クロック信号とデータ信号、もしくはアドレス信号の関係を示している。実施例に２において前述の式（4）を満たすように、伝送線路長Ｌを調整している。図４のＣＬＫはクロック信号のレシーバＩＣの入力電圧波形を示すタイミングチャート、図４のＤＡＴＡはデータ信号のレシーバＩＣの入力電圧波形を示すタイミングチャート、図４のＡＤＤＲＥＳＳはアドレス信号のレシーバＩＣの入力電圧波形を示すタイミングチャートである。図４に示すようにダブルエッジ回路を使用することでクロック周波数をそのままで、データ転送レートを２倍にする事が可能である。さらに、ダブルエッジトリガの場合は上記式において、ｎは任意の正の整数である関係式を満たすように配線を行うことによって、多重反射によりノイズが発生してしまうことによるビットエラーを回避することが可能となる。

具体的な一例として、伝送線路の伝播スピードSを16cm/ns、クロック周波数ｆを400MHzの場合を挙げる。式（4）のnはシングルエッジトリガの場合は任意の偶数の正の整数なので、データ信号伝送線路又はアドレス信号伝送線路の長さＬを約10cm、もしくはその倍数である20cm、30cm・・・に調整すればよい。これによって、多重反射によるノイズがクロックトリガ１やクロックトリガ２と重ならないように設計することが可能となる。

図５は複数の入出力ＩＣ109-1、109-2、109-3、109-4から分岐点111までのそれぞれの伝送線路ＩＣ110-1、110-2、110-3、110-4の長さがほぼ等しく接続された実施例である。例えば、ＩＣ109-1がドライバで、他の109-2、109-3、109-4のＩＣがレシーバとなった場合、クロック周期のｎ定倍(ｎは整数)が、ドライバＩＣ109-1から出力された信号がレシーバＩＣの109-2、109-3、109-4から反射波が帰ってくる時間と等しいという関係を満たしている。このように複数のＩＣを接続した回路システムにおいても実施が可能である。

各伝送線路のインピーダンスをドライバのインピーダンスを略一致させておけば、ドライバ端における出力直後の波形の最大振幅は電源電圧の半分となる。また、レシーバの入力容量が10pF以下であれば、伝送線路のインピーダンスに対して十分に高いので、伝送信号はレシーバ端でほぼ全反射となるため、波形の最大振幅は電源電圧とほぼ等しくなるため、シグナルインティグリティを保った伝送が可能となる。

図６は、図５の伝送線路110-3が短い場合に遅延回路112を実装した実施例である。基板面積や部品実装面積の都合上で、入出力ＩＣ109-1、109-2、109-3、109-4から分岐点111までの距離がほぼ等しくならない場合において、入出力ＩＣ109-1、109-2、109-3、109-4から分岐点111までの信号の伝播時間が等しくなるように遅延回路112を接続した一実施例である。これによって、入出力ＩＣ109-1、109-2、109-3、109-4から分岐点111までの距離がほぼ等しくならない場合においても、実施例3と同様に複数のＩＣを接続した回路システムにおいても実施が可能である。

本発明の実施例５におけるクロック信号とデータ信号、もしくはアドレス信号の関係を図７に示す。実線で示すCLK1はCLKトリガタイミング1で使用するクロックトリガを発生する信号であり、点線で示すCLK２はCLKトリガタイミング２で使用するクロックトリガを発生する信号である。このとき、CLK1によって発生する多重反射によるノイズの影響がＣＬＫトリガタイミング２においてずれるようにクロックの配線については上記（5）式を満たさないように配線している。シングルエッジトリガの場合はｎの値は任意の偶数の正の整数であり、ダブルエッジトリガの場合は任意の正の整数である。

具体的なシングルエッジトリガの一例として、伝送線路の伝播スピードSを16cm/ns、クロック周波数ｆを400MHzの場合を挙げる。式（5）のnはシングルエッジトリガの場合は任意の偶数の正の整数なのでクロック伝送線路の長さLclkを約20cm、もしくはその倍数である40cm、60cm・・・にならないように配線長を調整すればよい。これによって、多重反射によるノイズがクロックトリガ１やクロックトリガ２と重ならないように設計することが可能となる。これによって、データやアドレスのビットエラーを抑制することが可能となる。

実施例１における片方向伝送のＩＣと伝送線路の模式図 実施例１における多重反射を説明するためのタイミングチャート 実施例１におけるクロック信号とデータ信号の関係を示すタイミングチャート 実施例２におけるクロック信号とデータ信号の関係を示すタイミングチャート 実施例３における伝送線路システムを説明するためのブロック図 実施例４における伝送線路システムを説明するためのブロック図 実施例５における多重反射を説明するためのタイミングチャート 従来の多重反射を説明するためのタイミングチャート 従来のクロック信号とデータ信号の関係を示すタイミングチャート （a）（b）データ信号に重畳するスパイク状ノイズを説明するためのタイミングチャート （a）（b）データ信号に重畳するスパイク状ノイズを説明するためのタイミングチャート

符号の説明

101 ドライバＩＣ
102-1 クロック伝送線路
102-2 データ伝送線路
102-3 アドレスデータ線路
103 レシーバＩＣ
109-1 入出力ＩＣ１
109-2 入出力ＩＣ２
109-3 入出力ＩＣ３
109-4 入出力ＩＣ４
110-1 伝送線路１
110-2 伝送線路２
110-3 伝送線路３
110-4 伝送線路４
111 分岐
112 遅延回路
113 クロックドライバＩＣ

Claims (2)

1. ドライバＩＣとレシーバＩＣの間を双方向にクロック信号と、データ信号またはアドレス信号が伝送し、該クロック信号の立ち上がり、もしくは、立ち下がりに同期して動作するシングルエッジトリガ回路において、データ信号またはアドレス信号は、前記クロック信号のクロックトリガから半周期シフトしており、前記データ信号またはアドレス信号が前記ドライバＩＣからレシーバＩＣに到達する時間の２倍が、前記クロック信号の周期の正数倍と略一致していることを特徴とする伝送線路。
2. ドライバＩＣとレシーバＩＣの間を双方向にクロック信号と、データ信号またはアドレス信号が伝送し、該クロック信号の立ち上がり、もしくは、立ち下がりに同期して動作するダブルエッジトリガ回路において、データ信号またはアドレス信号は前記クロック信号のクロックトリガから半周期シフトしており、前記データ信号またはアドレス信号が前記ドライバＩＣからレシーバＩＣに到達する時間が、前記クロック信号の周期の正数倍と略一致していることを特徴とする伝送線路。

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