JP2005318264A - ノイズキャンセル回路 - Google Patents
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Abstract
データ信号が高速化してもデータ信号の変化点によって生じる電源ノイズを抑制することのできるノイズキャンセル回路を提供する。
【解決手段】
クロック信号26に同期したタイミングで変化しうる第1の2値信号を出力する出力バッファ20と、このタイミングにおいて第1の2値信号が変化しない場合には第2の2値信号を変化させて出力し、このタイミングにおいて第1の2値信号が変化する場合には第2の2値信号を変化させずに出力する出力バッファ21と、を備える。また、出力バッファ20と出力バッファ21とにおけるそれぞれの出力回路は、同一であって、互いの電源VDD及びグランドGNDが共通であるように構成され、電源及びグランド間にノイズを吸収するコンデンサ24を備える。
【選択図】
図1
Description
20、21 出力バッファ
22 キャンセルデータ生成回路
23 パラレル/シリアル変換回路
24 コンデンサ
25 パラレルデータ信号
26 クロック信号
27、35 ノード
28、29 出力端子
31、33 Dフリップフロップ回路
32 一致回路
34 排他論理和回路
Claims (8)
- クロック信号に同期したタイミングで変化しうる第1の2値信号を出力する第1の回路と、
前記タイミングにおいて前記第1の2値信号が変化しない場合には第2の2値信号を変化させて出力し、前記タイミングにおいて前記第1の2値信号が変化する場合には前記第2の2値信号を変化させずに出力する第2の回路と、
を備えることを特徴とするノイズキャンセル回路。 - 前記第1の回路と前記第2の回路とにおけるそれぞれの出力回路は、同一に構成され、互いの電源及びグランドが共通であることを特徴とする請求項1記載のノイズキャンセル回路。
- 前記第1の回路と前記第2の回路との電源に対しノイズ吸収用のコンデンサを備えることを特徴とする請求項1または2記載のノイズキャンセル回路。
- 前記第1の回路と前記第2の回路とにおけるそれぞれの出力回路には、同一の負荷が接続されることを特徴とする請求項2記載のノイズキャンセル回路。
- 前記第1の回路の出力回路は、平衡型の出力信号を出力する回路であることを特徴とする請求項1〜4のいずれか一に記載のノイズキャンセル回路。
- 前記第1の回路の入力信号と前記クロック信号とから前記第2の回路の入力信号を生成するキャンセルデータ生成回路を備えることを特徴とする請求項1〜4のいずれか一に記載のノイズキャンセル回路。
- 前記キャンセルデータ生成回路は、
前記クロック信号の一方のエッジで前記第1の回路の入力信号をラッチする第1のフリップフロップ回路と、
前記一方のエッジで前記キャンセルデータ生成回路の出力信号をラッチする第2のフリップフロップ回路と、
前記第1の回路の入力信号と前記第1のフリップフロップ回路の出力信号とを入力する第1の排他論理和回路と、
前記第1の排他論理和回路の出力の論理反転信号と前記第2のフリップフロップ回路の出力信号とを入力して前記キャンセルデータ生成回路の出力信号を出力する第2の排他論理和回路と、
を備えることをを特徴とする請求項6記載のノイズキャンセル回路。 - 請求項1〜7のいずれか一に記載のノイズキャンセル回路を複数備えることを特徴とするデータ送受信装置。
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