JPWO2019003588A1 - ノイズキャンセル回路及びデータ伝送回路 - Google Patents

Abstract

ノイズキャンセル回路（１１０）は、入力される２Ｎｂｉｔのパラレルデータをシリアルデータに変換する第１のパラレルシリアル変換回路（２１）と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路（２０）と、反転回路（２０）が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをシリアルデータに変換する第２のパラレルシリアル変換回路（２２）と、第１のパラレルシリアル変換回路（２１）の出力データが入力される第１のバッファ（２３）と、第２のパラレルシリアル変換回路（２２）の出力データが入力される第２のバッファ（２４）とを備える。

Description

本発明は、ノイズキャンセル回路及びデータ伝送回路に関し、特に、パラレルシリアル変換回路を含む回路において発生する電源ノイズを抑制する技術に関するものである。

近年、電子機器間において扱うデータ通信容量が益々増大しており、こうした要求に対応するためデータ通信速度の高速化、さらには伝送する信号の多値化が必要とされている。高速なデータ伝送において信号品質を劣化させる要因のひとつとしてジッターがあげられる。このジッター特性を劣化させる主な要因は電源ノイズであることが知られている。この電源ノイズは、伝送回路内の複数の論理回路、バッファ回路などが同時に変化するタイミングに流れる瞬時電流の変動によって発生する。

通信されるデータは連続して変化することもあれば、同じ値が連続しデータが変化しないこともある。データが変化しない場合は、データが変化する場合に比べて流れる瞬時電流も少なくなるため、通信されるデータのパターンによって電流ノイズの波形の周期は変動する。

電源ノイズの大きさは、データが変化するときの瞬時電流値と電源インピーダンスの積で決まる。電源インピーダンスは通常、数ＭＨｚ〜数百ＭＨｚの間に共振点を持つように設計される。瞬時電流のピーク値は常に同じだとして、瞬時電流によって発生する電流ノイズの周波数成分が共振点に近い周波数の場合は、電源ノイズは大きくなり、共振点より高い周波数に電流ノイズが発生している場合は、相対的に発生する電源ノイズは小さくなることが知られている。

従来、データごとに同時に変化するタイミングをずらして電源−グランド間に流れる瞬時電流のピーク電流値を下げたり、電源−グランド間に多くのバイパスコンデンサを配置したりするなどして電源ノイズを減らす工夫を行っている。ところが、通信速度が益々高速化するにつれ、瞬時電流値が増加し、データのタイミングをずらすためのタイミングマージンも十分にとることができず、瞬時電流そのものを抑えることが大変困難になっている。したがって、大きな瞬時電流の電流ノイズの周波数が共振点付近で変動する場合、電源ノイズを十分に抑制することは困難である。

そこで、特許文献１では、通信データが連続変化する場合は連続信号を生成し、通信データが連続したデータを出力する場合はデータが変化する信号を生成するようなノイズキャンセル信号を生成し、ノイズキャンセル信号によって、通信データの経路と同じ電源に接続した同じ負荷を駆動し、通信データが変化しないときはノイズキャンセル信号が変化することで、通信データのパターンに関係なく規則的に瞬時電流が発生するノイズキャンセル回路を提供している。瞬時電流はデータ通信速度と同じ周期で変化するため、瞬時電流の変動周波数は高周波側に移動し、且つ一定の周波数となるため、電源インピーダンスの最適設計で電源ノイズを効果的に抑制することができる。

特許第４４６４１８９号公報

しかしながら、特許文献１のノイズキャンセル回路では、パラレルシリアル変換後のデータとパラレルシリアル変換回路を駆動するクロック信号とを用いてノイズキャンセル信号を生成しており、この構成ではデータの通信速度が上がるにつれて、クロック信号とフリップフロップ回路とを用いたノイズキャンセル回路のタイミング設計の難易度が飛躍的に高くなるという課題がある。

本発明は、上記課題に鑑みてなされたものであり、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路等を提供することを目的とする。

上記課題を解決するため、本開示の一形態に係るノイズキャンセル回路は、２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路と、前記反転回路が出力するパラレルデータと前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、を備え、前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一回路で構成され、前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される。

また、上記課題を解決するため、本開示の一形態に係るデータ伝送回路は、上記ノイズキャンセル回路と、前記ノイズキャンセル回路が備える前記第１のバッファの出力端子に接続された差動信号を出力する第３のバッファと、前記ノイズキャンセル回路が備える前記第２のバッファの出力端子に接続された、前記第３のバッファと実質的に同一回路で構成される第４のバッファと、を備える。

本開示によれば、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路等を提供することが可能となる。

図１は、実施の形態１に係るデータ伝送回路の構成を表す図である。 図２は、実施の形態１に係るデータ伝送回路の動作を表すタイミング図である。 図３は、実施の形態１に係るデータ伝送回路におけるノイズキャンセルデータと電源電流との関係を示す模式タイミング図である。 図４は、実施の形態２に係るデータ伝送回路の構成を表す図である。 図５は、実施の形態２に係るデータ伝送回路の動作を表すタイミング図である。 図６は、実施の形態３に係るデータ伝送回路の構成を表す図である。 図７は、実施の形態３に係るデータ伝送回路の動作を表すタイミング図である。 図８は、実施の形態４に係るデータ伝送回路の構成を表す図である。 図９は、実施の形態５に係るデータ伝送回路の構成を表す図である。 図１０Ａは、実施の形態６に係るデータ伝送回路の構成を表す図である。 図１０Ｂは、実施の形態６のセレクタ部の詳細な構成の一例を表す図である。 図１１Ａは、実施の形態６に係るデータ伝送回路の動作の一例を表すタイミング図である。 図１１Ｂは、実施の形態６に係るデータ伝送回路の動作の他の一例を表すタイミング図である。 図１２は、実施の形態７に係るデータ伝送回路の構成を表す図である。

以下、本開示の実施の形態に係るノイズキャンセル回路及びデータ伝送回路について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本発明を限定するものではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。

（実施の形態１）
図１は、実施の形態１に係る、ノイズキャンセル回路１１０を含むデータ伝送回路１１１の構成を表す図である。なお、本図では、同一の構成を備えるデータ伝送回路１１１が複数のレーン（Ｌａｎｅ１〜ＬａｎｅＺ）のそれぞれに設けられている。以下では、一つのレーンに設けられたデータ伝送回路１１１について説明する（他の実施の形態についても同様）。また、特に断りがない限り、各データ及び信号は、２値データ及び２値信号である。

データ伝送回路１１１は、ノイズキャンセル回路１１０、第３のバッファ２５及び第４のバッファ２６を備える。なお、図１では、データ伝送回路１１１に入力される２Ｎｂｉｔのパラレルデータは、奇数ｂｉｔを伝送するＮ本の信号線（「２Ｎｂｉｔパラレルデータ（奇数ｂｉｔ）」）と、偶数ｂｉｔを伝送するＮ本の信号線（「２Ｎｂｉｔパラレルデータ（偶数ｂｉｔ）」）に分けて図示されている。

ノイズキャンセル回路１１０は、入力される２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路２１と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方（本実施の形態では、奇数ｂｉｔ）を反転させる反転回路２０と、反転回路２０が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方（本実施の形態では、偶数ｂｉｔ）の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路２２と、第１のパラレルシリアル変換回路２１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路２２の出力データが入力される第２のバッファ２４と、を備える。

同図において、第１のパラレルシリアル変換回路２１と第２のパラレルシリアル変換回路２２とは、実質的に同一回路で構成される。ここで、「実質的に同一回路で構成される」とは、同じタイミングで略同じ消費電流が流れる回路構成を有することを意味し、典型的には、同一の電源及び同一のグランドに接続され、かつ、同一回路で構成される。

第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２におけるパラレルシリアル変換後のシリアルデータは、それぞれ、第１のバッファ２３及び第２のバッファ２４へ入力される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。これらの電源−グランド間には電源ノイズを平滑化するためのバイパスコンデンサ（図示せず）が接続される。

また、第１のバッファ２３の出力端子には、第３のバッファ２５が接続され、同様に、第２のバッファ２４の出力端子には、第１のバッファ２３の負荷と等負荷になるように第４のバッファ２６が接続される。第３のバッファ２５及び第４のバッファ２６は、ここでは、差動出力バッファである。第３のバッファ２５及び第４のバッファ２６は、共通の電源（ここでは、電圧ＶＤＤ２を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ２のグランド）に接続される。これらの電源−グランド間には電源ノイズを平滑化するためのバイパスコンデンサ（図示せず）が接続される。

なお、第１のバッファ２３及び第２のバッファ２４に接続される電源の電圧（ここでは、電圧ＶＤＤ１）と、第３のバッファ２５及び第４のバッファ２６に接続される電源の電圧（ここでは、電圧ＶＤＤ２）は仕様によって異なる。第３のバッファ２５及び第４のバッファ２６に第１のバッファ２３及び第２のバッファ２４と同じ電源電圧が供給されてもよい場合、第３のバッファ２５及び第４のバッファ２６が接続される電源及びグランドは、第１のバッファ２３及び第２のバッファ２４が接続される電源及びグランドと共通となる。一方、第３のバッファ２５及び第４のバッファ２６に第１のバッファ２３及び第２のバッファ２４と異なる電源電圧が供給される必要がある場合、第３のバッファ２５及び第４のバッファ２６には、第１のバッファ２３及び第２のバッファ２４とは異なる電源電圧が供給される。

第４のバッファ２６の出力信号は、実際の伝送回路では不要な信号であり、伝送回路外部へ出力されることはない。つまり、第４のバッファ２６は、ダミー回路として配置されている。第３のバッファ２５と第４のバッファ２６とは、実質的に同一回路で構成される。つまり、第３のバッファ２５と第４のバッファ２６とは、クロック信号に同期したデータを出力する際に、同じタイミングで略同じ消費電流が流れる構成であれば、同一回路でも異なる回路構成でも構わない。また図１では、第３のバッファ２５及び第４のバッファ２６は差動出力バッファであるが、シングルエンド出力バッファであっても構わない。

図２は、実施の形態１に係るデータ伝送回路１１１の動作を表すタイミング図である。本図において、「データｂｉｔ」は、第０〜第９ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１１１に入力される２Ｎｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、入力される２Ｎｂｉｔのパラレルデータに対して、反転回路２０が出力する反転した奇数ｂｉｔのパラレルデータと反転されていない偶数ｂｉｔのパラレルデータとを合わせたパラレルデータ、つまり、第２のパラレルシリアル変換回路２２への入力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路２１の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２の出力データを示す。

本図から分るように、入力された２Ｎｂｉｔのパラレルデータのうち、奇数ｂｉｔは、反転回路２０で反転され、一方、偶数ｂｉｔは反転されず、それらの反転された奇数ｂｉｔと反転されない偶数ｂｉｔとを合わせたパラレルデータが第２のパラレルシリアル変換回路２２でパラレルシリアル変換され、ノイズキャンセルデータ（つまり、ノイズキャンセル信号）が生成される。このノイズキャンセルデータは、第１のパラレルシリアル変換回路２１から出力されるシリアルデータにおいてデータが遷移（１から０への変化、又は、０から１への変化）する箇所でデータが遷移せず、シリアルデータにおいてデータが遷移しない箇所でデータが遷移するシリアル信号となっている。

このようなノイズキャンセルデータは、パラレルシリアル変換後のデータレートＦｃ［ｂｐｓ］のシリアルデータを用いることなく、Ｆｃ／２Ｎ［Ｈｚ］のデータレートのパラレルデータ（つまり、ノイズキャンセルパラレルデータ）から生成される。よって、本実施の形態に係るノイズキャンセル回路１１０を含むデータ伝送回路１１１によれば、特許文献１のようにパラレルシリアル変換後の信号処理において高速なクロック信号と高速なシリアルデータを用いる必要がなく、非常に容易にノイズキャンセルデータを生成できる。なお、ノイズキャンセルデータの生成は、本実施の形態のように、入力された２Ｎｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを用いて生成するだけでなく、逆に、反転した偶数ｂｉｔと反転しない奇数ｂｉｔとを用いて生成しても構わない。

図３は、実施の形態１に係るデータ伝送回路１１１におけるノイズキャンセルデータと電源電流との関係を示す模式タイミング図である。なお、本図において、「シリアルデータ」は、図２の「シリアルデータ」、つまり、第１のパラレルシリアル変換回路２１の出力データを示す。その下の「電源−グランド間消費電流」は、第１のバッファ２３及び第３のバッファ２５において電源−グランド間に流れる電流を示す。「ノイズキャンセルデータ」は、図２の「ノイズキャンセルデータ」、つまり、第２のパラレルシリアル変換回路２２の出力データを示す。その下の「電源−グランド間消費電流」は、第２のバッファ２４及び第４のバッファ２６において電源−グランド間に流れる電流を示す。「電源−グランド間消費電流合計」は、第１のバッファ２３、第２のバッファ２４、第３のバッファ２５及び第４のバッファ２６において電源−グランド間に流れる電流の合計を示す。本図を用いて、ノイズキャンセル回路１１０の動作と効果について説明する。

図３の上から２行目の「電源−グランド間消費電流」に示されるように、データ伝送回路１１１がシリアルデータをクロック信号に同期して出力する際に、その遷移点において第１のバッファ２３及び第３のバッファ２５の電源−グランド間に瞬時電流が流れる。出力データがクロック信号に同期して変化しない場合には、第１のバッファ２３及び第３のバッファ２５の電源−グランド間に瞬時電流は流れない。一方、図３の上から４行目の「電源−グランド間消費電流」に示されるように、ノイズキャンセルデータが入力される第２のバッファ２４及び第４のバッファ２６は、シリアルデータがクロック信号に同期して遷移する場合は、出力が遷移しないため、第２のバッファ２４及び第４のバッファ２６の電源−グランド間には瞬時電流は流れない。シリアルデータがクロック信号に同期して変化しない場合、ノイズキャンセル回路１１０はクロック信号に同期して遷移したノイズキャンセルデータを出力し、第２のバッファ２４及び第４のバッファ２６の電源−グランド間に瞬時電流が流れる。

第１のバッファ２３及び第２のバッファ２４は、共通の電源に接続され、かつ、共通のグランドに接続され、第３のバッファ２５及び第４のバッファ２６も、共通の電源に接続され、かつ、共通のグランドに接続されるので、図３の「電源−グランド間消費電流合計」に示されるように、シリアルデータのパターンに依存することなく電源−グランド間にはクロック信号に同期したタイミングで常に瞬時電流が流れ、電源ノイズの周波数はクロック信号のエッジに依存した帯域に制限される。

通常、電源インピーダンスの共振点は数十ＭＨｚ〜数百ＭＨｚになるように設計され、共振点より高周波のノイズは回路内の電源−グランド間に接続されたバイパスコンデンサで吸収される。ノイズキャンセル回路がない場合、電源ノイズはシリアルデータのパターンに依存するため、その周波数成分はクロック信号のエッジ周期（データレート）からその１／Ｄ（Ｄは１以上の整数）の周波数まで広範囲に及ぶ。瞬時電流値はどのクロック信号のエッジタイミングでも同じとした場合、前述の周波数範囲で同じレベルの瞬時電流ノイズが発生し、共振点周波数に近いほど大きな電源ノイズを発生させる。

本発明によるノイズキャンセル回路１１０を用いることで、瞬時電流ノイズはクロック信号のエッジ周期（データレート）でしか発生しないため、バイパスコンデンサで確実に吸収され、電源インピーダンスの共振点付近で電源ノイズはほとんど発生せず、ノイズキャンセル回路がない場合に比べて相対的に電源ノイズを抑制することが可能である。

以上のように、本実施の形態に係るノイズキャンセル回路１１０は、入力される２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路２１と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路２０と、反転回路２０が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路２２と、第１のパラレルシリアル変換回路２１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路２２の出力データが入力される第２のバッファ２４とを備える。第１のパラレルシリアル変換回路２１と第２のパラレルシリアル変換回路２２とは、実質的に同一回路で構成され、第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成され、第１のバッファ２３及び第２のバッファ２４は、共通の電源に接続され、かつ、共通のグランドに接続される。

これにより、第２のパラレルシリアル変換回路２２から出力されるノイズキャンセルデータは、第１のパラレルシリアル変換回路２１から出力されるシリアルデータにおいてデータが遷移する箇所でデータが遷移せず、シリアルデータにおいてデータが遷移しない箇所でデータが遷移するシリアル信号となる。よって、第１のパラレルシリアル変換回路２１の出力に接続された第１のバッファ２３では、シリアルデータにおいて遷移がある箇所で瞬時電流が流れ、一方、第２のパラレルシリアル変換回路２２の出力に接続された第２のバッファ２４では、シリアルデータにおいて遷移がない箇所で瞬時電流が流れる。その結果、ノイズキャンセル回路１１０で生じる瞬時電流ノイズは、クロック信号のエッジ周期（データレート）でしか発生しないため、電源−グランド間に接続されるバイパスコンデンサで確実に吸収される。

また、本実施の形態に係るノイズキャンセル回路１１０によれば、特許文献１のようにパラレルシリアル変換後の信号処理によってノイズキャンセルデータを生成するのではなく、パラレルシリアル変換前のパラレルデータを用いてノイズキャンセルデータを生成している。よって、高速なクロック信号と高速なシリアルデータを用いる必要がなく、従来よりも非常に容易にノイズキャンセルデータを生成できる。つまり、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路が実現される。

また、第２のバッファ２４の出力端子には、第１のバッファ２３の出力端子と同じ負荷が接続される。これにより、第１のバッファ２３での消費電流と第２のバッファ２４での消費電流とが同じになり、入力されるパラレルデータに依存することなく、ノイズキャンセル回路で消費される電流が一定となる。

また、ノイズキャンセル回路１１０は、第１のバッファ２３と第２のバッファ２４とに接続される電源及びグランド間に接続された、電源ノイズ平滑化のためのコンデンサを備える。これにより、電源−グランド間に接続されたコンデンサがバイパスコンデンサとして作用するので、ノイズキャンセル回路１１０で発生する一定周期の瞬時電流ノイズが大きく抑制される。

また、本実施の形態に係るデータ伝送回路１１１は、ノイズキャンセル回路１１０と、ノイズキャンセル回路１１０が備える第１のバッファ２３の出力端子に接続された差動信号を出力する第３のバッファ２５と、ノイズキャンセル回路１１０が備える第２のバッファ２４の出力端子に接続された、第３のバッファ２５と実質的に同一回路で構成される第４のバッファ２６とを備える。これにより、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１１０を備えるデータ伝送回路１１１が実現される。

また、第３のバッファ２５及び第４のバッファ２６は、共通の電源に接続され、かつ、共通のグランドに接続される。これにより、第３のバッファ２５及び第４のバッファ２６における電源−グランド間で発生する一定周期の瞬時電流ノイズについても、電源−グランド間に接続されるバイパスコンデンサにより、大きく抑制される。

（実施の形態２）
ここで、実施の形態１に係るパラレルシリアル変換回路が多ｂｉｔのシリアルデータを出力する構成について、実施の形態２として、説明する。

図４は、実施の形態２に係る、ノイズキャンセル回路１２０を含むデータ伝送回路１２１の構成を表す図である。このデータ伝送回路１２１は、実施の形態１に係るデータ伝送回路１１１において、第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２をそれぞれ多ｂｉｔのシリアルデータを出力する第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０に置き換え、第１のバッファ２３及び第２のバッファ２４を複数個設け、第３のバッファ２５及び第４のバッファ２６をそれぞれ多ｂｉｔ入力の第３のバッファ３５及び第４のバッファ３６に置き換えた構成を備える。

図４の第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、いずれも、２ＮｂｉｔのパラレルデータからＹｂｉｔ（Ｙは２以上の自然数）パラレルのシリアルデータを出力するＹタップエンファシス機能をもつパラレルシリアル変換回路である。

高速データ通信において、変化の多いｂｉｔは高周波成分を多く含み、変化の少ないｂｉｔは高周波成分が少ないので、伝送路の減衰特性により受信回路側では高周波成分ほど波形が減衰する。このため、変化の多いｂｉｔは変化の少ないｂｉｔより相対的に波形が小さくなる。そこで、受信側で受信する波形を一定にするための対策として、プリエンファシスやポストエンファシスを行う。そこで、本実施の形態では、図４のようにエンファシス信号も合わせて生成するパラレルシリアル変換回路が備えられている。つまり、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、通常のシリアルデータの他に、エンファシス信号（つまり、エンファシス用のシリアルデータ）も出力する。

図５は、実施の形態２に係るデータ伝送回路１２１の動作を表すタイミング図である。ここでは、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０が出力するエンファシス用データは、シリアルデータに対して、１周期（つまり、１クロック分）遅延したシリアルデータである。図５は、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０が、Ｙ＝２のポストエンファシス回路として動作するケースについて説明している。つまり、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、いずれも、２ｂｉｔのシリアルデータを出力する。一方のｂｉｔはシリアルデータであり、もう一方のｂｉｔはデータレートの１周期分遅延したシリアルデータである。

図５において、「データｂｉｔ」は、第０〜第９ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１２１に入力される２Ｎｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、入力される２Ｎｂｉｔのパラレルデータに対して、反転回路２０が出力する反転した奇数ｂｉｔのパラレルデータと反転されていない偶数ｂｉｔのパラレルデータとを合わせたパラレルデータ、つまり、第２のパラレルシリアル変換回路２２０への入力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路２１０の一方の出力データを示す。「ポストエンファシス信号」は、第１のパラレルシリアル変換回路２１０の他方の出力データを示し、シリアルデータを１クロックだけ遅延させたデータである。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２０の一方の出力データを示す。「ポストエンファシス信号用ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２０の他方の出力データを示し、ノイズキャンセルデータを１クロックだけ遅延させたデータである。「第３のバッファ３５出力波形」は、第３のバッファ３５が出力する信号の波形を示す。

第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０から出力された２ｂｉｔのシリアルデータは、それぞれ、２ｂｉｔ配列の第１のバッファ２３及び第２のバッファ２４に入力され、第１のバッファ２３及び第２のバッファ２４からの出力信号がエンファシス機能を有する出力バッファである第３のバッファ３５及び第４のバッファ３６に入力される。このとき、第３のバッファ３５の出力波形は、図５の「第３のバッファ３５の出力波形」に示されるように、データレート１周期分の信号が強調され、２周期以上の連続データが、相対的に信号強度が小さくなる波形となる。これにより、高周波成分が低周波成分よりも信号強度が強調された、高速データ通信に好適な送信信号が生成される。

特許文献１に記載されたノイズキャンセル回路の場合、パラレルシリアル変換回路の出力ｂｉｔ幅が増加すると、そのｂｉｔ幅の分だけノイズキャンセル回路が必要となり、複数の高速動作するノイズキャンセル回路を設計しなければならない。これに対して、本実施の形態によれば、２Ｎｂｉｔのパラレルデータから多ｂｉｔのエンファシス用シリアルデータ出力する第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０に対して、ノイズキャンセル回路を追加することなく、各エンファシスデータ信号にも対応したノイズキャンセルデータを容易に生成することが可能である。

（実施の形態３）
ここで、実施の形態１に係るノイズキャンセルデータの生成をパラレルシリアル変換回路中に取り込んだ構成について、実施の形態３として、説明する。

図６は、実施の形態３に係る、ノイズキャンセル回路１３０を含むデータ伝送回路１３１の構成を表す図である。このデータ伝送回路１３１は、実施の形態１に係るデータ伝送回路１１１において、第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２を、３つのパラレルシリアル変換回路（つまり、２Ｎ：２Ｍパラレルシリアル変換回路４３、第１のパラレルシリアル変換回路４１及び第２のパラレルシリアル変換回路４２）に置き換えた構成を備える。なお、本明細書において、表記「Ａ：Ｂ」は、ＡｂｉｔのパラレルデータをＢｂｉｔのパラレルデータに変換することを意味する。

つまり、ノイズキャンセル回路１３０は、２Ｎｂｉｔのパラレルデータを２Ｍｂｉｔ（ＭはＮ以下の自然数）のパラレルデータ（言い換えると、ＭがＮより小さい場合には、２Ｍｂｉｔパラレルのシリアルデータ）に変換する２Ｎ：２Ｍパラレルシリアル変換回路４３と、２Ｍｂｉｔのパラレルデータを１ｂｉｔのシリアルデータに変換する第１のパラレルシリアル変換回路４１及び第２のパラレルシリアル変換回路４２とを備えている。

本実施の形態によれば、２Ｎ：２Ｍパラレルシリアル変換回路４３、反転回路２０及び第２のパラレルシリアル変換回路４２により、２Ｎｂｉｔのパラレルデータの反転した奇数ｂｉｔと反転しない偶数ｂｉｔ、又は反転しない奇数ｂｉｔと反転した偶数ｂｉｔのパラレルデータをパラレルシリアル変換することで、ノイズキャンセルデータを生成することが可能である。このとき、第１のパラレルシリアル変換回路４１から出力されるシリアルデータのデータレートをＦｃ［ｂｐｓ］とすると、ノイズキャンセルデータの生成は、Ｆ／２Ｍ［Ｈｚ］で行われる。

図７を用いて、Ｎ＝５（つまり、２Ｎが１０ｂｉｔ）、Ｍ＝１（つまり、２Ｍが２ｂｉｔ）の場合のデータ伝送回路１３１の動作について説明する。図７は、実施の形態３に係るデータ伝送回路１３１の動作を表すタイミング図である。本図において、「データｂｉｔ」は、第０〜第９ｂｉｔを１ワードとして繰り返すデータを示す。「シリアルデータ（偶数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの一方の出力データを示す。「シリアルデータ（奇数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの他方の出力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路４１の出力データを示す。「シリアルデータ（偶数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの一方の出力データを示す。「反転シリアルデータ（奇数ｂｉｔ列）」は、反転回路２０の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路４２の出力データを示す。

２Ｎ：２Ｍパラレルシリアル変換回路４３は、入力された１０ｂｉｔのパラレルデータを２ｂｉｔのパラレルデータに変換する。このとき、２ｂｉｔのパラレルデータは、それぞれ、奇数ｂｉｔのシリアルデータ（図７の「シリアルデータ（奇数ｂｉｔ列）」）及び偶数ｂｉｔのシリアルデータ（図７の「シリアルデータ（偶数ｂｉｔ列）」）であり、データレートの１／２倍の周波数をもつ。次に奇数ｂｉｔのシリアルデータを反転回路２０で反転したデータと、反転しない偶数ｂｉｔのシリアルデータとを、第２のパラレルシリアル変換回路４２でパラレルシリアル変換することで、実施の形態１と同様に、ノイズキャンセルデータ（（図７の「ノイズキャンセルデータ」）を生成することができる。

なお、本実施の形態とは逆に、入力された２Ｎｂｉｔのパラレルデータに対して、反転した偶数ｂｉｔと反転しない奇数ｂｉｔとを用いた場合でも、同様にノイズキャンセルデータを生成することが可能である。

また、ＮとＭは任意の値で設計が可能である。

また、本実施の形態では、２Ｎ：２Ｍ、２Ｍ：１と２段階のパラレルシリアル変換回路について説明したが、パラレルシリアル変換回路を何段階に分割した構成であっても、２Ｎｂｉｔのパラレルデータの奇数ｂｉｔと偶数ｂｉｔのいずれか一方のデータを反転し、反転しないもう一方のデータと合わせたパラレルデータをパラレルシリアル変換することができれば、ノイズキャンセルデータを生成することが可能である。

実施の形態３の構成においては、後段の２Ｍ：１のパラレルシリアル変換回路以降が２つ必要であるが、前段の２Ｎ：２Ｍパラレルシリアル変換回路４３は、一つで済む。よって、実施の形態１の構成のように、２Ｎ：１パラレルシリアル変換回路が２つ必要な場合に比べて、回路面積及び消費電力を削減することが可能である。

（実施の形態４）
次に、多値信号を出力するデータ伝送回路について、実施の形態４として、説明する。

図８は、実施の形態４に係るデータ伝送回路１４１の構成を表す図である。データ伝送回路１４１は、多値信号を出力可能なデータ伝送回路であり、実施の形態１に係るノイズキャンセル回路１１０を複数個（ここでは、Ｘ個）と、多値信号を出力する第５のバッファ４５及び第６のバッファ４６とを備える。データ伝送回路１４１に入力されるパラレルデータは、２Ｎ×Ｘｂｉｔ（Ｘは２以上の自然数）のパラレルデータ（２Ｎｂｉｔパラレルデータ０〜２ＮｂｉｔパラレルデータＸ）である。

本実施の形態では、ノイズキャンセル回路として、実施の形態１のノイズキャンセル回路１１０をＭ個並列に配置している。Ｘ個のノイズキャンセル回路１１０から出力されるＸｂｉｔ（Ｄａｔａ０〜ＤａｔａＸ）のシリアルデータは、多値の差動出力ドライバである第５のバッファ４５に入力される。つまり、第５のバッファ４５は、Ｘ個のノイズキャンセル回路１１０のそれぞれが備える第１のパラレルシリアル変換回路２１から出力される複数のシリアルデータが入力され、多値信号を出力する差動出力バッファである。

同様に、Ｘ個のノイズキャンセル回路１１０から出力されるＸｂｉｔ（Ｄａｔａ０〜ＤａｔａＸ）のノイズキャンセルデータは、第５のバッファ４５と実質的に同一回路で構成されるダミードライバである第６のバッファ４６に入力される。つまり、第６のバッファ４６は、Ｘ個のノイズキャンセル回路１１０のそれぞれが備える第２のパラレルシリアル変換回路２２から出力される複数のシリアルデータ（つまり、複数のノイズキャンセルデータ）が入力され、多値信号を出力する差動出力バッファである。

なお、第５のバッファ４５及び第６のバッファ４６は、共通の電源に接続され、かつ、共通のグランドに接続される。また、第５のバッファ４５と第６のバッファ４６とは、実質的に同一回路で構成されればよく、例えば、同一回路でもよいし、クロック信号に同期して出力データが変化するときの消費電流が略同じであれば、異なる回路でもよい。また、第５のバッファ４５での消費電流と第６のバッファ４６での消費電流を一致させるために、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷（つまり、同じインピーダンスの負荷）が接続されるのが好ましい。

以上のように、本実施の形態に係るデータ伝送回路１４１は、複数のノイズキャンセル回路１１０と、複数のノイズキャンセル回路１１０のそれぞれが備える第１のパラレルシリアル変換回路２１から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファ４５と、複数のノイズキャンセル回路１１０のそれぞれが備える第２のパラレルシリアル変換回路２２から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファ４６とを備え、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷が接続される。

これにより、実施の形態１に係るノイズキャンセル回路１１０を、多値信号を出力するデータ伝送回路に適用できる。よって、動作速度が高速化しても、容易にノイズキャンセル信号を生成できる、多値信号を出力するデータ伝送回路１４１が実現される。

（実施の形態５）
次に、実施の形態３の特徴と実施の形態４の特徴とを兼ね備えたデータ伝送回路を、実施の形態５として、説明する。

図９は、実施の形態５に係るデータ伝送回路１５１の構成を表す図である。データ伝送回路１５１は、多値信号を出力することが可能な伝送回路であり、実施の形態４に係るデータ伝送回路１４１において、Ｘ個のノイズキャンセル回路１１０をＸ個の実施の形態３に係るノイズキャンセル回路１３０に置き換えた構成を備える。データ伝送回路１５１に入力されるパラレルデータは、２Ｎ×Ｘｂｉｔ（Ｘは２以上の自然数）のパラレルデータ（２Ｎｂｉｔパラレルデータ０〜２ＮｂｉｔパラレルデータＸ）である。

本実施の形態では、ノイズキャンセル回路として、実施の形態３のノイズキャンセル回路１３０をＸ個並列に配置している。Ｘ個のノイズキャンセル回路１３０から出力されるＸｂｉｔのシリアルデータは、多値の差動出力ドライバである第５のバッファ４５に接続される。つまり、第５のバッファ４５は、Ｘ個のノイズキャンセル回路１３０のそれぞれが備える第１のパラレルシリアル変換回路４１から出力される複数のシリアルデータが入力され、多値信号を出力する差動出力バッファである。

同様に、Ｘ個のノイズキャンセル回路１３０から出力されるＸｂｉｔのノイズキャンセルデータは、第５のバッファ４５と実質的に同一回路で構成されるダミードライバである第６のバッファ４６に接続される。つまり、第６のバッファ４６は、Ｘ個のノイズキャンセル回路１３０のそれぞれが備える第２のパラレルシリアル変換回路４２から出力される複数のシリアルデータ（つまり、複数のノイズキャンセルデータ）が入力され、多値信号を出力する差動出力バッファである。

なお、第５のバッファ４５及び第６のバッファ４６は、共通の電源に接続され、かつ、共通のグランドに接続される。第５のバッファ４５と第６のバッファ４６とは、実質的に同一回路で構成されればよく、例えば、同一回路でもよいし、クロック信号に同期して出力データが変化するときの消費電流が略同じであれば、異なる回路でもよい。また、第５のバッファ４５での消費電流と第６のバッファ４６での消費電流を一致させるために、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷（つまり、同じインピーダンスの負荷）が接続されるのが好ましい。

以上のように、本実施の形態に係るデータ伝送回路１５１は、複数のノイズキャンセル回路１３０と、複数のノイズキャンセル回路１３０のそれぞれが備える第１のパラレルシリアル変換回路４１から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファ４５と、複数のノイズキャンセル回路１３０のそれぞれが備える第２のパラレルシリアル変換回路４２から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファ４６とを備え、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷が接続される。

これにより、実施の形態３に係るノイズキャンセル回路１３０を、多値信号を出力するデータ伝送回路に適用できる。よって、動作速度が高速化しても、容易にノイズキャンセル信号を生成できる、多値信号を出力するデータ伝送回路１５１が実現される。

（実施の形態６）
次に、入力されるパラレルデータが奇数ｂｉｔであってもノイズキャンセル信号を生成するノイズキャンセル回路を含むデータ伝送回路について、実施の形態６として、説明する。

図１０Ａは、実施の形態６に係る、ノイズキャンセル回路１６０を含むデータ伝送回路１６１の構成を表す図である。データ伝送回路１６１は、ノイズキャンセル回路１６０、第３のバッファ２５及び第４のバッファ２６を備える。なお、本実施の形態では、データ伝送回路１６１には、Ｎ（Ｎは１以上の奇数）ｂｉｔのパラレルデータが入力される。

ノイズキャンセル回路１６０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路６１と、Ｎｂｉｔのパラレルデータが入力され、入力されたＮｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＮｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部６０と、セレクタ部６０が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路６２と、第１のパラレルシリアル変換回路６１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路６２の出力データが入力される第２のバッファ２４と、を備える。第１のパラレルシリアル変換回路６１と第２のパラレルシリアル変換回路６２とは、実質的に同一の回路で構成される。第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。

第１のバッファ２３には、第３のバッファ２５が接続され、同様に、第２のバッファ２４の出力には、第１のバッファ２３の負荷と等負荷になるように第４のバッファ２６が接続される。第３のバッファ２５及び第４のバッファ２６は、ここでは、差動出力バッファである。第３のバッファ２５及び第４のバッファ２６は、共通の電源（ここでは、電圧ＶＤＤ２を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ２のグランド）に接続される。

図１０Ｂは、実施の形態６のセレクタ部６０の詳細な構成の一例を示す図である。セレクタ部６０は、制御信号生成部６１０と、反転回路６２０ａ及び６２０ｂと、セレクタ回路６１１ａ及び６１１ｂとを備える。

制御信号生成部６１０は、クロック信号を元にＮ周期のＬ（Ｌｏｗ）信号とＮ周期のＨ（Ｈｉｇｈ）信号とが交互に変化するセレクタ制御信号を生成する。このとき、制御信号生成部６１０は、Ｎｂｉｔパラレルデータが更新されたことを検知し、パラレルデータの更新タイミングと、セレクタ制御信号の変化タイミングとを一致させる調整をする。

反転回路６２０ａは、Ｎｂｉｔパラレルデータの偶数ｂｉｔを反転する。一方、反転回路６２０ｂは、Ｎｂｉｔパラレルデータの奇数ｂｉｔを反転する。

セレクタ回路６１１ａは、セレクタ制御信号がＬ期間のとき、Ｎｂｉｔパラレルデータの偶数ｂｉｔを選択し、一方、セレクタ制御信号がＨ期間のとき、反転回路６２０ａからの出力データ、つまり、Ｎｂｉｔパラレルデータの偶数ｂｉｔを反転したパラレルデータを選択し、選択したＮｂｉｔパラレルデータを、Ｎｂｉｔノイズキャンセルパラレルデータ（偶数）として、出力する。

セレクタ回路６１１ｂは、セレクタ制御信号がＬ期間のとき、反転回路６２０ｂからの出力データ、つまり、Ｎｂｉｔパラレルデータの奇数ｂｉｔを反転したパラレルデータを選択し、一方、セレクタ制御信号がＨ期間のとき、Ｎｂｉｔパラレルデータの奇数ｂｉｔを選択し、選択したＮｂｉｔパラレルデータを、Ｎｂｉｔノイズキャンセルパラレルデータ（奇数）として、出力する。

よって、このセレクタ部６０から出力されるＮｂｉｔノイズキャンセルパラレルデータ（つまり、セレクタ回路６１１ａ及びセレクタ回路６１１ｂからの出力データ）は、セレクタ制御信号がＬ期間のとき、入力されたＮｂｉｔパラレルデータのうち奇数ｂｉｔが反転したパラレルデータであり、一方、セレクタ制御信号がＨ期間のとき、入力されたＮｂｉｔパラレルデータのうち偶数ｂｉｔが反転したパラレルデータである。

セレクタ制御信号の位相関係とパラレルデータの更新タイミングの位相関係は図１１Ａ、図１１Ｂの２通りが考えられる。図１１Ａは、実施の形態６に係るデータ伝送回路１６１の動作の一例を表すタイミング図である。図１１Ｂは、実施の形態６に係るデータ伝送回路１６１の動作の他の一例を表すタイミング図である。図１１Ａ及び図１１Ｂにおいて、「データｂｉｔ」は、第０〜第８ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１６１に入力されるＮｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、セレクタ部６０が出力するパラレルデータ、つまり、第２のパラレルシリアル変換回路６２への入力データを示す。「セレクタ制御信号」は、制御信号生成部６１０が出力するセレクタ制御信号を示す。「シリアルデータ」は、第１のパラレルシリアル変換回路６１の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路６２の出力データを示す。

図１１Ａ及び図１１Ｂから分かるように、図１１Ａの場合はシリアルデータに対して、正転のノイズキャンセルデータが出力され、図１１Ｂの場合は反転のノイズキャンセルデータが出力される。ノイズキャンセル回路１６０の後段に接続される第１のバッファ２３及び第２のバッファ２４において、ライズエッジ及びフォールエッジいずれにおいても電源−グランド間に流れる瞬時電流が等しければ、エッジの向きに寄らず、シリアルデータが変化しないときにはノイズキャンセルデータが変化することで、実施の形態１と同等の働きをするノイズキャンセル回路１６０を提供することができる。また、後段に接続される第１のバッファ２３及び第２のバッファ２４は、差動出力バッファであっても、本実施の形態と同様に、ノイズキャンセル回路として機能する。

以上のように、本実施の形態に係るノイズキャンセル回路１６０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路６１と、Ｎｂｉｔのパラレルデータが入力され、入力されたＮｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＮｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部６０と、セレクタ部６０が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路６２と、第１のパラレルシリアル変換回路６１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路６２の出力データが入力される第２のバッファ２４と、を備える。第１のパラレルシリアル変換回路６１と第２のパラレルシリアル変換回路６２とは、実質的に同一の回路で構成される。第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。

これにより、実施の形態１と同様に、ノイズキャンセル回路１６０で生じる瞬時電流ノイズは、クロック信号のエッジ周期（データレート）でしか発生しないため、電源−グランド間に接続されるバイパスコンデンサで確実に吸収される。また、高速なクロック信号と高速なシリアルデータを用いる必要がなく、従来よりも非常に容易にノイズキャンセルデータを生成できる。よって、本実施の形態により、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力とし、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１６０を含むデータ伝送回路１６１が実現される。

（実施の形態７）
次に、実施の形態３の特徴と実施の形態６の特徴とを兼ね備えたデータ伝送回路を、実施の形態７として、説明する。

図１２は、実施の形態７に係るデータ伝送回路１７１の構成を表す図である。データ伝送回路１７１は、実施の形態６に係るデータ伝送回路１６１において、セレクタ部６０、第１のパラレルシリアル変換回路６１及び第２のパラレルシリアル変換回路６２を、それぞれ、セレクタ部７０、Ｎ：Ｍパラレルシリアル変換回路７３、第１のパラレルシリアル変換回路７１及び第２のパラレルシリアル変換回路７２に置き換えた構成を備える。

Ｎ：Ｍパラレルシリアル変換回路７３は、ＮｂｉｔのパラレルデータをＭｂｉｔ（ＭはＮ以下の自然数）のパラレルデータ（つまり、ＭがＮより小さい場合には、Ｍｂｉｔパラレルのシリアルデータ）に変換する。

セレクタ部７０は、Ｍｂｉｔのパラレルデータが入力され、入力されたＭｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＭｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｍｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力する。

第１のパラレルシリアル変換回路７１及び第２のパラレルシリアル変換回路７２は、いずれも、Ｍｂｉｔのパラレルデータを１ｂｉｔのシリアルデータに変換する。

以上のように構成された本実施の形態に係るデータ伝送回路１７１のノイズキャンセル回路１７０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力として受け取る。Ｎ：Ｍパラレルシリアル変換回路７３は、変換したＭｂｉｔのパラレルデータを、ノイズキャンセルパラレルデータを生成するセレクタ部７０と、パラレルシリアル変換してシリアルデータを出力する第１のパラレルシリアル変換回路７１に出力する。セレクタ部７０から出力されるノイズキャンセルパラレルデータは、第１のパラレルシリアル変換回路７１と実質的に同一回路で構成される第２のパラレルシリアル変換回路７２に出力される。

以上のように、本実施の形態により、実施の形態６と同様に、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力とし、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１７０を含むデータ伝送回路１７１が実現される。

なお、本実施の形態に係るデータ伝送回路１７１では、セレクタ部７０の動作周波数は、実施の形態６と比較して、Ｎ／Ｍ倍高速となるが、Ｍ：１のパラレルシリアル変換における前段のＮ：Ｍのパラレルシリアル変換が一つで済むので、回路面積及び消費電力を削減することが可能となる。

以上、本発明に係るノイズキャンセル回路及びデータ伝送回路について、実施の形態１〜７に基づいて説明したが、本発明は、これらの実施の形態１〜７に限定されるものではない。本発明の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態１〜７のいずれかに施したものや、実施の形態１〜７における一部の構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。

例えば、実施の形態３及び実施の形態７では、パラレルシリアル変換を２段階に分解し、それら２段階のパラレルシリアル変換の間にノイズキャンセルデータを生成する回路を設けたが、これに限られない。実際の設計においては、パラレルシリアル変換回路はＳ段階（Ｓは１以上の自然数）で設計してもよく、ノイズキャンセルデータを生成する回路はＳ段のパラレルシリアル変換回路の初段からＳ段目の手前のいずれの１箇所に接続する構成でもよい。パラレルシリアル変換回路の段数、ノイズキャンセルデータを生成する回路の接続場所は、動作周波数、回路面積及び消費電力のバランスを考慮して決定すればよい。

また、上記実施の形態では、第１のバッファ及び第２のバッファは、それらの前段に配置された第１のパラレルシリアル変換回路及び第２のパラレルシリアル変換回路、並びに、それらの後段に配置された第３のバッファ及び第４のバッファとは、別個の回路であったが、これに限られない。第１のバッファ及び第２のバッファは、それぞれ、それらの前段に配置された第１のパラレルシリアル変換回路及び第２のパラレルシリアル変換回路の中に（つまり、出力段として）組み込まれてもよいし、あるいは、それらの後段に配置された第３のバッファ及び第４のバッファの中に（つまり、入力段として）組み込まれてもよい。

本発明に係るノイズキャンセル回路は、データ伝送回路に限らず、パラレルシリアル変換回路を含むデータ変換回路にも利用可能である。

２０ 反転回路
２１、４１、６１、７１、２１０ 第１のパラレルシリアル変換回路
２２、４２、６２、７２、２２０ 第２のパラレルシリアル変換回路
２３ 第１のバッファ
２４ 第２のバッファ
２５、３５ 第３のバッファ
２６、３６ 第４のバッファ
４３ ２Ｎ：２Ｍパラレルシリアル変換回路
４５ 第５のバッファ
４６ 第６のバッファ
６０、７０ セレクタ部
７３ Ｎ：Ｍパラレルシリアル変換回路
１１０、１２０、１３０、１６０、１７０ ノイズキャンセル回路
１１１、１２１、１３１、１４１、１５１、１６１、１７１ データ伝送回路
６１０ 制御信号生成部
６１１ａ、６１１ｂ セレクタ回路
６２０ａ、６２０ｂ 反転回路

Claims (7)

1. ２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、
   前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路と、
   前記反転回路が出力するパラレルデータと前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、
   前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、
   前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、
   を備え、
   前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一回路で構成され、
   前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、
   前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、ノイズキャンセル回路。
2. Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、
   前記Ｎｂｉｔのパラレルデータが入力され、入力された前記Ｎｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力された前記Ｎｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部と、
   前記セレクタ部が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、
   前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、
   前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、
   を備え、
   前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一の回路で構成され、
   前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、
   前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、ノイズキャンセル回路。
3. 前記第２のバッファの出力端子には、前記第１のバッファの出力端子と同じ負荷が接続される、請求項１又は２記載のノイズキャンセル回路。
4. さらに、前記第１のバッファと前記第２のバッファとに接続される電源及びグランド間に接続された、電源ノイズ平滑化のためのコンデンサを備える、請求項１〜３のいずれか１項に記載のノイズキャンセル回路。
5. 請求項１〜４のいずれか１項に記載のノイズキャンセル回路と、
   前記ノイズキャンセル回路が備える前記第１のバッファの出力端子に接続された差動信号を出力する第３のバッファと、
   前記ノイズキャンセル回路が備える前記第２のバッファの出力端子に接続された、前記第３のバッファと実質的に同一回路で構成される第４のバッファと、
   を備える、データ伝送回路。
6. 前記第３のバッファ及び前記第４のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、請求項５記載のデータ伝送回路。
7. 複数の請求項１〜４のいずれか１項に記載のノイズキャンセル回路と、
   前記複数のノイズキャンセル回路のそれぞれが備える前記第１のパラレルシリアル変換回路から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファと、
   前記複数のノイズキャンセル回路のそれぞれが備える前記第２のパラレルシリアル変換回路から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファと、
   を備え、
   前記第６のバッファの出力端子には、前記第５のバッファの出力端子と同じ負荷が接続される、データ伝送回路。

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