JP3696812B2 - 入出力インタフェースおよび半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路間あるいは半導体集積回路内において信号を送受信するための入出力インタフェースに関する。
【０００２】
【従来の技術】
従来の入出力インタフェースでは、２進数に対応させて信号線を高レベルまたは低レベルに変化させることで、信号が送受信されていた。この場合、１本の信号線で１ビットのデータが伝送される。
【０００３】
【発明が解決しようとする課題】
この種の入出力インタフェースでは、伝送する信号のビット数に応じて信号線の本数が増えるため、伝送量を増やすほど、半導体集積回路のチップサイズが増大し、あるいはシステム基板の面積が増大しするという問題あった。また、信号線にデータを入出力する入出力回路は各ビット毎に必要である。このため、信号線の数が増えると、入出力回路の数が増え、スイッチングによる充放電電流が増加するという問題があった。すなわち、データのビット幅が増加するほど消費電流が増加してしまう。特に、バッテリーを電源とする携帯電話等の携帯機器において、扱うデータ量が大幅に増大してきている。データ量の増大は、これ等携帯機器の動作時間に大きく影響するため、大きな問題である。
【０００４】
１本の信号線に複数ビットのデータを伝送する技術として、特開平５−２２７０３５号公報および特開平１０−１０７６８４号公報が開示されている。特開平５−２２７０３５号公報では、パルス信号のパルス幅および遷移エッジのタイミングの組み合わせで論理値が表現される。しかしながら、２ビットのデータを表現するのに４つのパラメータT1-T4を必要とするため、送信回路および受信回路の構成は複雑になる。また、パラメータT1-T4毎にタイミング余裕が必要になるため、送信回路および受信回路のタイミング設計は難しい。このため、パルス信号のサイクル時間を大きくする必要がある。
【０００５】
特開平１０−１０７６８４号公報では、スペクトル拡散通信方式において、時間的に隣接するフレーム信号の発生する時間差によって、ディジタルデータを表現している。一般に、この種の伝送方式は、送受信回路が複雑であり、消費電力も大きい。
本発明の目的は、少ない信号線で大量のデータを伝送できる入出力インタフェースおよび半導体集積回路を提供することにある。
【０００６】
本発明の別の目的は、データ転送レートを下げることなく信号線の数を減らすことで、入力回路および出力回路の数を減らし、消費電力を削減することにある。
本発明のさらなる別の目的は、データ転送レートを下げることなく信号線の数を減らすことで、信号線の配線領域を削減することにある。
【０００７】
【課題を解決するための手段】
本発明の入出力インタフェースの一形態では、複数の信号線上をそれぞれ伝達される複数の信号の遷移エッジのタイミングの順序によって、論理値を表現される。このため、遷移エッジのタイミングの組み合わせによって、少ない信号線で大量のデータを伝送できる。１回の信号の送信で大量のデータを伝送できるため、データの転送レートを大幅に向上できる。
信号線の本数が少なくて済むため、信号の出力回路（出力バッファ）の数および入力回路（入力バッファ）の数を減らすことができる。動作する回路が少なくなるため、信号の送信側および受信側の双方において、消費電力を小さくできる。また、信号線の本数が少なくて済むため、信号線の配線領域を小さくできる。
【０００８】
遷移エッジのタイミングの差（相対値）で論理を表現できるため、基準信号は必要ない。すなわち、基準信号を信号の送信側および受信側で同期させる必要がない。このため、信号の送信回路および受信回路の構成を簡易にできる。
また、信号を送信する回路および信号を受信する回路とを別の半導体チップ上に形成することで、半導体チップ間を配線される信号線の数を減らすことができる。例えば、半導体チップがプリント基板上に実装される場合、プリント基板の信号線領域を小さくできる。この結果、プリント基板が小さくなるため、システムを小型化でき、システムのコストを低減できる。
【０００９】
信号を送信する回路および信号を受信する回路とを同じ半導体チップ上に形成することで、半導体チップ内の配線領域を小さくできる。この結果、半導体チップのチップサイズが小さくなり、チップコストを低減できる。
また、信号の複数の遷移エッジを使用し、論理値が信号の各遷移エッジのタイミングの順序を組み合わせて表現されるため、より大量のデータを伝送できる。
【００１０】
本発明の入出力インタフェースの別の形態では、パルス信号の遷移エッジのタイミングの順序を用いて論理値が表現される。この場合、パルス信号の前エッジまたは後エッジのみを使用してもよく、パルス信号の前エッジおよび後エッジの両方を使用してもよい。パルス信号の前エッジおよび後エッジの両方を使用する場合、４本の信号線で576通りの論理を表現できる。これは、２進データの９ビット（512通り）を超えるものである。信号線を３本以上で構成することで、２進データをそのまま伝送するより効率が高くできる。特に、データまたはアドレス等のように、一般にビット数の多い信号に本発明を適用すると、バス線の本数を大幅に削減することが可能になるため、消費電力の大幅な削減および装置の小型化が達成される。
【００１１】
本発明の入出力インタフェースの別の形態では、送信回路は、複数の遅延段が縦続接続された遅延回路、選択回路、およびエッジ生成回路を有している。遅延回路は、初段の遅延段で基準信号を受け、各遅延段から基準信号を遅延させたタイミング信号を出力する。選択回路は、タイミング信号のいずれかを論理値に応じて信号線毎に選択する。エッジ生成回路は、選択されたタイミング信号に同期して、信号の遷移エッジを生成する。このように、簡易な論理回路を構成することで、大量のデータを伝送できる。
【００１２】
パルス信号の前エッジおよび後エッジの両方の組み合わせで論理を表現する場合、前エッジ用および後エッジ用のタイミング信号をそれぞれ出力する遅延回路と、前エッジ用および後エッジ用の選択回路を形成すればよい。例えば、エッジ生成回路に、オープンドレインタイプの出力トランジスタを形成することで、バス線に複数の送信回路を接続できる。送信回路に論理値をデコードするデコーダを形成することで、選択回路は、デコーダのデコード結果に応じて容易にタイミング信号を選択できる。
【００１３】
本発明の入出力インタフェースの別の形態では、受信回路は、複数の比較器を含む比較回路およびデコーダを含む論理値生成回路を有している。比較回路は、信号の遷移エッジのタイミングの順序を比較する。比較器は、互いに異なる２つの信号を受けるフリップフロップ等で構成できる。論理値生成回路は、デコーダ比較回路での比較結果をデコードし、デコード結果に基づいて論理値を生成する。この際、受信回路は、送信回路が転送した元の論理値を復元してもよく、送信回路が転送した論理値とは異なる論理値（例えば反転論理）を生成してもよい。このように、簡易な論理回路を構成することで、大量のデータを伝送できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の第１の基本原理を示している。ここでは、４本のデータバス線（信号線）DA、DB、DC、DDを使用して装置１０から装置１２にデータを伝送する例について説明する。
装置１０のデータの送信回路１４は、低レベルのパルス（以下、Ｌパルスと称する）をデータバス線DA、DB、DC、DDに出力する。データの論理値は、Ｌパルスにおける遷移エッジのタイミングの順序で表現される。すなわち、Ｌパルスの前エッジ（ダウンエッジ）の組み合わせで２４通りの論理が表現され、Ｌパルスの後エッジ（アップエッジ）の組み合わせでさらに２４通りの論理が表現される。前エッジと後エッジの組み合わせることで、576通りの論理を表現できる。これは、２進データの９ビット（512通り）を超えるものである。換言すれば、本発明では、４本のデータバス線DA、DB、DC、DDを使用するだけで９ビット以上のデータを送信できる。
【００２１】
データバス線DA-DDに出力される信号の前エッジ間の最小間隔および後エッジ間の最小間隔は、tD1に設定され、最も近接する前エッジと後エッジの間隔は、tD2に設定されている。このように、データバス線DA-DDに出力される信号の前エッジ同士および後エッジ同士は、一致することはなく、かつ最も近接する前エッジおよび最も近接する後エッジは、それぞれ間隔tD1を有している。間隔tD1は、遷移エッジの順序を判定可能な値に設定され、間隔tD2は、最もパルス幅の小さい信号においても前エッジおよび後エッジを識別可能な値に設定されている。具体的には、間隔tD1、tD2は、送信回路１１４、受信回路１６、および伝送路（この例では、データバス線DA-DD）の特性に応じて設定される。
【００２２】
一方、装置１２のデータの受信回路１６は、データバス線DA、DB、DC、DDを介して転送される信号の前エッジおよび後エッジのタイミングの順序を判定し、論理値を生成する。ここで、受信回路１６は、装置１０で扱われる論理値（元の論理値）を復元してもよく、装置１２で扱う固有の論理値（例えば、元の論理値の反転データ）を生成してもよい。
【００２３】
信号の遷移エッジの相対的な順序で論理を表現するため、装置１０、１２間において、基準信号等を使用して伝達する信号の同期を取る必要はない。したがって、装置１０のデータ送信回路１４および装置１２のデータ受信回路１６のタイミング設計が容易になる。データバス線上を伝達される信号のスキューの問題は、データバス線の配線長を揃えることで容易に解決できる。この結果、簡易な送信回路１４および受信回路で、大量のデータを確実に伝達できる。
【００２４】
なお、パルス信号の前エッジおよび後エッジの順序で論理を表現する場合、５本のデータバス線を使用することで、14400通り（(５×４×３×２)²）の論理を表現できる。これは、２進データの１３ビット（8192通り）を超えるものである。
図２ないし図１２は、本発明の入出力インタフェースおよび半導体集積回路の第１の実施形態を示している。図において複数本で構成される信号線は、太線で示している。
【００２５】
入出力インタフェースは、図１に示した装置１０のデータ送信回路１４、装置１２のデータ受信回路１６、および装置１０から装置１２にデータを転送するデータバスDA、DB、DC、DDにより構成されている。例えば、装置１０は、マイクロコンピュータであり、装置１２は、DRAM等の半導体メモリデバイスである。すなわち、装置１０、１２は、別の半導体チップとして、システム基板等に実装されている。装置１０、１２間には、図１に示した以外にも制御信号、アドレス信号を伝達する信号線が配線されている。
【００２６】
図２は、装置１０の送信回路１４の詳細を示している。送信回路１４は、プリデコーダ１８、遅延回路２０、選択回路２２、２４、およびエッジ生成回路２６を有している。
プリデコーダ１８は、９ビットの論理値D8-D0をデコードし、デコード信号を出力している。
【００２７】
遅延回路２０は、縦続接続された７つの遅延段２０ａを有している。初段の遅延段２０ａは、基準信号STDを受けている。基準信号STDは、高レベルのパルス信号である。各遅延段２０ａは、基準信号STDを順次遅延させ、タイミング信号N2-N8として出力している。また、遅延回路２０は、基準信号STDをタイミング信号N1として出力している。すなわち、遅延回路２０は、遷移エッジの互いに異なる複数のタイミング信号N1-N8を生成するタイミング信号生成回路として動作する。遅延段２０ａ内の記号tD1、tD2は、それぞれ図１の間隔（遅延段２０ａの遅延時間）を示している。
【００２８】
選択回路２２は、送信回路１４が出力するＬパルス信号の前エッジのタイミングを設定する回路である。選択回路２２は、デコーダDEC1-DEC4およびセレクタSEL1-SEL4を有している。デコーダDEC1-DEC4は、デコード信号を使用してセレクタSEL1-SEL4を動作させる選択信号を生成する。デコーダDEC1-DEC4の論理は、後述する変換テーブルに従って決められている。各セレクタSEL1-SEL4は、選択信号に応じてタイミング信号N1-N4をノードNDD、NCD、NBD、NADのいずれかに出力する。
【００２９】
選択回路２４は、送信回路１４が出力するＬパルス信号の後エッジのタイミングを設定する回路である。選択回路２４は、デコーダDEC5-DEC8およびセレクタSEL5-SEL8を有している。デコーダDEC5-DEC8は、デコード信号を使用してセレクタSEL5-SEL8を動作させる選択信号を生成する。デコーダDEC5-DEC8の論理は、後述する変換テーブルに従って決められている。各セレクタSEL5-SEL8は、選択信号に応じてタイミング信号N5-N8をノードNDD、NCD、NBD、NADのいずれかに出力する。ノードNDD、NCD、NBD、NADは、それぞれデータバス線DD、DC、DB、DAに対応するノードである。
【００３０】
エッジ生成回路２６は、ノードNDD、NCD、NBD、NADにそれぞれ対応する４つのエッジ生成部２６ａを有している。エッジ生成部２６ａは、ノードNDD、NCD、NBD、NADに伝達されたタイミング信号N1-N4にそれぞれ同期して、データバス線DD、DC、DB、DAに出力するＬパルス信号の前エッジを生成する。また、エッジ生成部２６ａは、ノードNDD、NCD、NBD、NADに伝達されたタイミング信号N5-N8にして、データバス線DD、DC、DB、DAに出力するＬパルス信号の後エッジを生成する。
【００３１】
図３は、図２のプリデコーダ１８の詳細を示している。プリデコーダ１８は、論理値D8-D7に応じて４つのデコード信号を生成するデコード回路と、論理値D6-D5に応じて４つのデコード信号を生成するデコード回路と、論理値D4に応じて２つのデコード信号を生成するデコード回路と、論理値D3に応じて２つのデコード信号を生成するデコード回路と、論理値D2-D1に応じて４つのデコード信号を生成するデコード回路と、論理値D0に応じて２つのデコード信号を生成するデコード回路とを有している。図中の記号"/"は、負論理を示している。各デコード回路は、論理値（例えばD8-D7）が図中の枠内に示した論理であるときに、対応するデコード信号を高レベルにする。
【００３２】
図４は、９ビットの論理値D8-D0をデータバス線DA-DDに出力するＬパルス信号に変換するための変換テーブルを示している。"エッジの順番"は、データバス線DA-DDに出力するＬパルス信号の前エッジまたは後エッジのタイミングの順序を示している。例えば、番号0の"ABCD"は、データバス線DA、DB、DC、DDの順にＬパルス信号の前エッジ（または後エッジ）が変化することを示し、番号7の"BADC"は、データバス線DB、DA、DD、DCの順にＬパルス信号の前エッジ（または後エッジ）が変化することを示している。
【００３３】
本実施形態では、図１で説明したように、４本のデータバス線DA-DDを使用してデータを転送する。このため、Ｌパルス信号の前エッジおよび後エッジの組み合わせは、番号0から番号23までそれぞれ２４通りある。４つのＬパルス信号では、576通りの論理値を表現できる。しかし、この値は、２進数では表現できない。実際に転送するデータは、512通り（９ビット）であるため、図に示した論理L1と論理L2を使用し、論理値D8-D0に応じてセレクタSEL1-SEL8を動作させるための制御信号を生成している。図中の"11bar"は、論理値D8-D7が"11"以外であることを示している。
【００３４】
論理L1は、論理値D8-D0が"000000000"-"101111111"のときに使用され、論理L2は、論理値D8-D0が"110000000"-"111111111"のときに使用される。例えば、論理値D8-D0"001011000"は、論理L1に含まれる。このため、図中太い実線で示したように、前エッジの順番は、番号5の"ADCB"になり、後エッジの順番は、番号8の"BCAD"になる。一方、論理値はD8-D0"111010011"は、論理L2に含まれる。図中太い破線で示したように、前エッジの順番は、番号5の"ADCB"になり、後エッジの順番は、番号19の"DACB"になる。なお、変換テーブルは図４に限定されることはない。論理値D8-D0とエッジの順番との対応を変えることで別の変換テーブルを形成してもよい。
【００３５】
図５は、図１のデコーダDEC1およびセレクタSEL1の詳細を示している。デコーダDEC1は、転送する論理値D8-D0に応じて４つの出力のいずれかを高レベルにする。セレクタSEL1は、デコーダDEC1の出力信号に応じて、タイミング信号N1の信号線とノードNAD-NDDとをそれぞれ接続する４つのCMOS伝達ゲートのいずれかをオンする。この結果、タイミング信号N1は、図４に示した変換テーブルに従ってノードNAD-NDDのいずれかに出力される。図５に示したデコーダDEC1は、図４の変換テーブルを比較的少ない素子数で論理を実現するための一例に過ぎない。同じ論理を実現するための回路は、他にも多数ある。特に図示しないが、デコーダDEC2-DEC4およびセレクタSEL2-SEL4も、デコーダDEC1およびセレクタSEL1と同様に構成されている。
【００３６】
図６は、図１のデコーダDEC5およびセレクタSEL5の詳細を示している。デコーダDEC5は、転送する論理値D8-D0に応じて４つの出力のいずれかを高レベルにする。セレクタSEL5は、デコーダDEC5の出力信号に応じて、タイミング信号N5の信号線とノードNAU-NDUとをそれぞれ接続する４つのCMOS伝達ゲートのいずれかをオンする。この結果、タイミング信号N5は、図４に示した変換テーブルに従ってノードNAU-NDUのいずれかに出力される。
【００３７】
図７は、図１のエッジ生成回路２６内のエッジ生成部２６ａの詳細を示している。エッジ生成部２６ａは、ノードNAD（またはNBD、NCD、NCD）に伝達されたタイミング信号N1-N4のいずれかの立ち上がりエッジに同期してＬパルスを生成するＬパルス生成回路と、ノードNAU（またはNBU、NCU、NCU）に伝達されたタイミング信号N5-N8のいずれかの立ち上がりエッジに同期してＨパルス信号を生成するＨパルス生成回路と、電源線と接地線の間に直列に接続されたpMOSトランジスタ（Ｌパルス生成回路の出力で制御される）およびnMOSトランジスタ（Ｈパルス生成回路の出力で制御される）と、pMOSトランジスタおよびnMOSトランジスタの出力をラッチするラッチ回路と、pMOSトランジスタおよびnMOSトランジスタの出力で制御されるオープンドレインタイプの出力トランジスタ（出力回路）とを有している。出力トランジスタの出力は、例えば50Ωの終端抵抗を介して電源線に接続されたデータバス線DA（またはDB、DC、DD）に接続されている。
【００３８】
データバス線DA（またはDB、DC、DD）は、タイミング信号N1-N4のいずれかの立ち上がりエッジに同期して低レベルに変化し、タイミング信号N5-N8のいずれかの立ち上がりエッジに同期して高レベルに変化する。すなわち、選択されたタイミング信号に同期した前エッジおよび後エッジを有するＬパルス信号がデータバス線DA-DDに出力される。この結果、４本のデータバス線DA-DDを使用するだけで512通りの論理値D8-D0を送信できる。
【００３９】
図８は、装置１２内の受信回路１６の詳細を示している。受信回路１６は、入力回路２８、比較回路３０、３２、転送回路３４、３６、およびデコーダ３８を有している。
入力回路２８は、データバス線DA-DDを介して伝達されたＬパルス信号を受ける４つの入力バッファを有している。入力バッファは差動アンプで構成されており、一方の入力でＬパルス信号を受け、他方の入力で参照電圧VREFを受けている。入力バッファは、受信した信号を正論理の正信号PA2、PB2、PC2、PD2としてそれぞれ出力される。正信号PA2、PB2、PC2、PD2は、インバータで反転され、負論理の負信号NA2、NB2、NC2、ND2として出力される。
【００４０】
比較回路３０は、２つのＬパルス信号の後エッジ（アップエッジ）のタイミングの順序を比較する６つの比較器３０ｂ（第２比較器）を有している。比較器３０ｂ内に記載した"(CD)"等は、その比較器３０ｂが比較するＬパルス信号を伝達するデータバス線の記号を示している。比較器３０ｂは、比較結果を相補の信号として出力する。
【００４１】
比較回路３２は、２つのＬパルス信号の前エッジ（ダウンエッジ）のタイミングの順序を比較する６つの比較器３２ｂ（第１比較器）を有している。比較器３２ｂ内に記載した"(CD)"等は、その比較器３２ｂが比較するＬパルス信号を伝達するデータバス線の記号を示している。比較器３２ｂは、比較結果を相補の信号として出力する。
【００４２】
転送回路３４は、比較器３０ｂから出力される相補の信号を、転送信号TR2に同期してデコーダ３８に転送する。転送信号TR2は、正信号PA2、PB2、PC2、PD2のAND論理で生成される。すなわち、転送信号TR2は、４つのＬパルス信号のうち、タイミングが最も遅い後エッジに合わせて出力される。
転送回路３６は、比較器３２ｂから出力される相補の信号を、転送信号TR1に同期してデコーダ３８に転送する。転送信号TR1は、負信号NA2、NB2、NC2、ND2のAND論理で生成される。すなわち、転送信号TR1は、４つのＬパルス信号のうち、タイミングが最も遅い前エッジに合わせて出力される。
【００４３】
例えば、転送回路３４が出力する相補の転送信号S2-6X、S2-6Zは、対応する比較器３０ａにおいて、データバス線DC上のＬパルス信号の後エッジが、データバス線DD上のＬパルス信号の後エッジよりタイミングが早いと判定されたとき、それぞれ低レベル、高レベルになる。転送回路３６が出力する相補の転送信号についても同様である。また、デコーダ３８の枠内に示した記号A、B、C、Dは、その記号を指す転送回路からの転送信号が高レベルのとき、記号に対応するＬパルス信号の遷移エッジのタイミングが早いことを示している。ここで、記号A、B、C、Dは、それぞれ、データバス線DA、DB、DC、DDを伝達されるＬパルス信号に対応している。
【００４４】
デコーダ３８は、比較器３０ｂ、３２ｂから出力される比較結果（転送信号）に応じて送信回路１４から送られた論理を復元し、論理値D8-D0として出力する。
図９は、図８の比較器３０ｂ、２３ｂの詳細を示している。比較器３０ｂ、３２ｂは、２入力のNANDゲートの入力と出力を接続したRSフリップフロップで構成されている。NANDゲートの出力は、インバータを介して出力端子に接続されている。例えば、入力IN1が先に高レベルに変化すると出力OUT1、OUT2がそれぞれ高レベル、低レベルになり、入力IN2が先に高レベルに変化すると出力OUT1、OUT2がそれぞれ低レベル、後レベルになる。
【００４５】
図１０は、データバス線DA-DDを介して受信したＬパルス信号を元の論理値D8-D0に復元するための変換テーブルを示している。"番号"、"エッジの順番"、"論理L1"、"論理L2"は、図４に示した変換テーブルと同じである。
例えば、前エッジおよび後エッジの"エッジの順番"が、それぞれ"ADCB（番号5）"および"BCAD（番号8）"のとき、比較器３２ｂ、３０ｂの出力は、"111000"、"001111"になる。ここで、比較器３２ｂの出力"111000"は、図８に示した正論理の転送信号S1-1Z、S1-2Z、S1-3Z、S1-4Z、S1-5Z、S1-6Zの論理レベルを示している。同様に、比較器３０ｂの出力"001111"は、図８に示した正論理の転送信号S2-1Z、S2-2Z、S2-3Z、S2-4Z、S2-5Z、S2-6Zの論理レベルを示している。そして、図中太い実線で示したように、デコーダ３８によって元の論理値D8-D0＝"001011000"が復元される。
【００４６】
また、前エッジおよび後エッジの"エッジの順番"が、それぞれ"ADCB（番号5）"および"DACB（番号19）"のとき、比較器３２ｂ、３０ｂの出力は、"111000"、"110000"になる。このとき、図中太い破線で示したように、デコーダ３８によって元の論理値D8-D0＝"111010011"が復元される。
図１１および図１２は、図８のデコーダ３８の詳細を示している。図１１は、論理値D4-D8を復元するための論理回路を示している。図１２は、論理値D0-D3を復元するための論理回路を示している。これ等論理回路は、図１０の変換テーブルに従って構成されている。図１１および図１２に示した論理回路は、図１０の変換テーブルを比較的少ない素子数で論理を実現するための一例に過ぎない。同じ論理を実現するための回路は、他にも多数ある。
【００４７】
以上、本実施形態では、複数のデータバス線DA-DD上をそれぞれ伝達される複数の信号の遷移エッジのタイミングの順序によって、論理値を表現した。このため、少ない信号線で大量のデータを伝送できる。１回の信号の送信で大量のデータを伝送できるため、データの転送レートを大幅に向上できる。具体的には、パルス信号の前エッジおよび後エッジ（複数の遷移エッジ）のタイミングの順序を用いて論理値を表現した。このため、４本の信号線で576通りの論理を表現できる。これは、２進データの９ビット（512通り）を超えるものである。
【００４８】
データバス線DA-DDの本数が少なくて済むため、信号の出力回路（出力バッファ）の数および入力回路（入力バッファ）の数を減らすことができる。動作する回路が少なくなるため、信号の送信側および受信側の双方において、消費電力を小さくできる。また、データバス線DA-DDの本数が少なくて済むため、その配線領域を小さくできる。
【００４９】
遷移エッジのタイミングの差（相対値）で論理を表現できるため、基準信号は必要ない。すなわち、基準信号を信号の送信側および受信側で同期させる必要がない。このため、送信回路１４および受信回路１６の構成を簡易にできる。
また、送信回路１４および受信回路１６を別の半導体チップ上に形成した。半導体チップがプリント基板上に実装される場合、プリント基板の信号線領域を小さくできる。この結果、プリント基板が小さくなるため、システムを小型化でき、システムのコストを低減できる。
【００５０】
信号の遷移エッジのタイミングの順序によって、論理値を表現できるため、送信回路１４および受信回路１６とも、簡易な論理回路を構成することで大量のデータを伝送できる。具体的には、装置１０のデータ送信回路１４は、転送するデータの論理値に応じてＬパルスを生成すればよい。このため、送信回路１４は、単純な論理回路で構成できる。装置１２の受信回路１６は、受信した信号のエッジを互いに比較し、どちらのエッジが早いかを判定すればよい。このため、デ受信回路１６も、単純な論理回路で構成できる。送信回路１４および受信回路１６の回路規模を小さくできるため、これ等回路を搭載する半導体集積回路のチップサイズを小さくできる。
【００５１】
エッジ生成回路２６に、オープンドレインタイプの出力トランジスタを形成したので、データバス線 DA-DDに複数の送信回路１４を接続できる。
図１３は、本発明に関連する技術を示している。ここでは、基準タイミング信号CLK（クロック信号）を伝達するクロック信号線（CLK）および１本のデータバス線（信号線）DATAを使用して送信回路４０から受信回路４２にデータを転送する例について説明する。
【００５２】
送信回路４０は、基準タイミング信号CLKのアップエッジに対して所定時間遅延した信号SIGを出力する。データの論理値は、基準タイミング信号CLKの遷移エッジに対する信号SIGの遷移エッジの遅延時間（時間差）で表現される。この例では、４通りの遅延時間を設定することで、１本の信号線で２ビットのデータを転送できる。
【００５３】
信号SIGの遷移エッジは、そのタイミング差が、それぞれ4nsに設定されている。この差は、送信回路４０、受信回路４２、および伝送路（この例では、データバス線DATA）の特性に応じて設定される。基準タイミング信号CLKと信号SIGは、基準タイミング信号CLK自体を論理値に応じて所定時間遅延させることで生成される。信号SIGの遷移エッジは、例えば、基準タイミング信号CLKの遷移エッジに対してそれぞれ6ns、10ns、14ns、18ns遅れている。
【００５４】
一方、受信回路４２は、基準タイミング信号CLKおよび信号SIGを受け、信号SIGの遷移エッジと基準タイミング信号CLKの遷移エッジとの時間差（遅延時間）を検出する。そして、この差に応じて論理値が生成される。ここで、受信回路４２は、送信回路４０で扱われる論理値（元の論理値）を復元してもよく、受信回路４２で扱う固有の論理値（例えば、元の論理値の反転データ）を生成してもよい。
【００５５】
このように、１本のデータバス線DATAで複数ビットのデータが送受信される。送信回路４０と受信回路４２との間に配線されるデータバス線の本数を減らすことができるため、データの入力回路および出力回路の数を減らすことができる。この結果、消費電力を減らすことができる。入力回路および出力回路の数が減るため、これ等回路を搭載する半導体集積回路のチップサイズを小さくできる。データバス線の本数が減るため、その配線領域を減らすことができる。
【００５６】
上述した例では、２ビットのデータを転送する場合の説明をしたが、遅延時間の設定数を増やすことで３ビット以上のデータを転送する場合にも容易に適用できる。３ビットのデータを転送する場合、８種類の遅延時間を設定すればよい。
図１４は、本発明に関連する入出力インタフェースおよび半導体集積回路の第１例を示している。図において、複数本で構成される信号線は、太線で示している。
【００５７】
入出力インタフェースは、図１３に示した送信回路４０、受信回路４２、およびデータバスDATAにより構成されている。例えば、送信回路４０および受信回路４２は、同一のクロック同期式の半導体メモリデバイス（半導体集積回路）内に形成されている。受信回路４２は、データの出力パッド付近に配置されている。送信回路４０は、メモリコア（図示せず）から読み出される複数ビットのデータDT0、DT1を受信し、その論理に対応する信号SIGをデータバス線DATAに出力する。受信回路４２は、データバス線DATAを介して受信した信号SIGを元の２ビットデータに復元し、データ出力回路（周辺回路）等に出力する。データバス線DATAは、メモリコアの端から出力パッド付近まで配線されており、その配線長は長い。
【００５８】
送信回路４０は、デコーダ４４、可変遅延回路４６、および出力部４８を有している。デコーダ４４は、メモリコアから読み出されるデータDT0、DT1をデコードし、デコード結果（論理値に対応）を可変遅延回路４６に出力する。可変遅延回路４６は、基準タイミング信号TZをデコード結果に応じて所定時間遅延させ、遅延させた信号を出力部４８に出力する。出力部４８は、受けた信号を信号SIGとしてデータバス線DATAに出力する。基準タイミング信号TZは、例えば、外部から供給されるクロック信号に同期した内部クロック信号である。
【００５９】
受信回路４２は、遅延回路５０、ラッチ５２ａ、５２ｂ、５２ｃ、およびエンコーダ５４を有している。遅延回路５０は、基準タイミング信号TZを受信し、この基準タイミング信号TZと位相の異なる４つのタイミング信号TDZ1、TDZ2、TDZ3、TDZ4を生成する。ラッチ５２ａ、５２ｂ、５２ｃは、それぞれタイミング信号TDZ1、TDZ2、TDZ3に同期して信号SIGをラッチする。エンコーダ５４は、ラッチ５２ａ、５２ｂ、５２ｃにラッチされた信号SIGの論理レベルに基づいて２ビットの論理値RDT0、RDT1を生成する。この実施形態では、論理値RDT1、RDT2は論理値DT0、DT1と同じである。すなわち、受信回路４２は、メモリコアから読み出された元のデータを復元する。なお、受信回路４２で生成する論理値RDT0、RDT1は、元の論理値DT0、DT1と異なっていてもよい。例えば、受信回路４２は、元の論理値の反転論理を生成してもよい。
【００６０】
このように、ラッチ５２ａ、５２ｂ、５２ｃおよびエンコーダ５４は、送信回路４０から伝送される信号SIGの位相とタイミング信号TDZ1-TDZ4とをそれぞれ比較し、信号SIGの基準タイミング信号TZに対する遅延時間を検出する比較回路として動作する。なお、受信回路４２が受ける基準タイミング信号TZは、送信回路４０が受ける基準タイミング信号TZに対して、データバス線DATAの負荷に対応する分だけ遅れて供給される。
【００６１】
図１５は、図１４の送信回路４０の詳細を示している。デコーダ４４は、メモリコアから読み出された論理値DT0、DT1をリードアンプ４０ａを介して受信し、受信したデータをデコードする。すなわち、論理値DT0、DT1に応じて、デコード信号T0、T1、T2、T3のいずれかが低レベルに変化する。
可変遅延回路４６は、縦続接続された４つの遅延段４６ａ、４６ｂ、４６ｃ、４６ｄと、デコード信号T0-T3でそれぞれ制御されるスイッチ回路４６ｅ、４６ｆ、４６ｇ、４６ｈとを有している。遅延段４６ａ-４６ｄは、それぞれ基準タイミング信号TZを所定時間遅らせた遅延信号DLY1、DLY2、DLY3、DLY4を出力する。遅延段４６ａ-４６ｄの遅延時間は、ほぼ4nsに設定されている。したがって、遅延信号DLY1-DLY4は、基準タイミング信号TZに対して順次4nsずつ遅れて出力される。
【００６２】
スイッチ回路４６ｅ-４６ｈは、CMOS伝達ゲートおよびCMOS伝達ゲートを制御するインバータで構成されている。スイッチ回路４６ｅ-４６ｈは、一方の端子で遅延信号DLY1-DLY4をそれぞれ受け、他方の端子を出力部４８に接続している。そして、遅延信号DLY1-DLY4のいずれかが、デコード信号T0-T3に応じて出力部４８に出力される。
【００６３】
出力部４８は、可変遅延回路４６から出力される遅延信号をラッチするラッチ回路４８ａと出力バッファ４８ｂとを有している。図１３に示したタイミングを有する信号SIGは、ラッチ回路４８ａにラッチされ、出力バッファ４８ｂから出力される。
図１６は、図１４の受信回路４２における遅延回路５０およびラッチ回路５２ａ、５２ｂ、５２ｃの詳細を示している。遅延回路５０は、縦続接続された４つの遅延段５０ａ、５０ｂ、５０ｃ、５０ｄを有している。遅延段５０ａ-５０ｄは、それぞれ基準タイミング信号TZを所定時間遅らせたタイミング信号TDZ1、TDZ2、TDZ3、TDZ4を出力する。遅延段５０ａの遅延時間は、ほぼ8nsに設定され、遅延段５０ｂ-５０ｄの遅延時間は、ほぼ4nsに設定されている。したがって、タイミング信号TDZ1、TDZ2、TDZ3、TDZ4は、基準タイミング信号TZに対してそれぞれ8ns、12ns、16ns、20ns遅れて出力される。
【００６４】
ラッチ回路５２ａ、５２ｂ、５２ｃは、CMOS伝達ゲート、CMOS伝達ゲートを制御するインバータ、およびラッチで構成されている。ラッチ回路５２ａは、タイミング信号TDZ1の立ち上がりエッジに同期して信号SIGの論理レベルをラッチする。ラッチ回路５２ｂは、タイミング信号TDZ2の立ち上がりエッジに同期して信号SIGの論理レベルをラッチする。ラッチ回路５２ｃは、タイミング信号TDZ3の立ち上がりエッジに同期して信号SIGの論理レベルをラッチする。このため、信号SIGの立ち上がりエッジが、タイミング信号の立ち上がりエッジに対して早いとき、そのラッチ回路には高レベルがラッチされる。信号SIGの立ち上がりエッジが、タイミング信号の立ち上がりエッジに対して遅いとき、そのラッチ回路には低レベルがラッチされる。
【００６５】
上述したように、タイミング信号TDZ1-TDZ3の基準タイミング信号TZに対する遅れは、それぞれ8ns、12ns、16nsであり、信号SIGの基準タイミング信号TZに対する遅れは、6ns、10ns、14ns、18nsのいずれかである。すなわち、この実施形態では、ラッチ回路５２ａ-５２ｃが正しく動作するためのタイミング余裕は、2nsに設定されている。ラッチ回路５２ａ-５２ｃにラッチされたデータは、それぞれラッチ信号L1、L2、L3およびその反転信号/L1、/L2、/L3として出力される。
【００６６】
図１７は、図１４の受信回路４２におけるエンコーダ５４の詳細を示している。エンコーダ５４は、ラッチ信号L1、L2、L3、/L1、/L2、/L3をデコードするデコーダ５６と、デコーダ５６のデコード結果に応じて２ビットの論理値を生成するデータ生成回路５８とを有している。
デコーダ５６は、図１４の送信回路４０から転送される論理値DT1、DT0に応じてデコード信号T5、T6、T7、T8のいずれかを低レベルにする。例えば、図中の括弧内に示したように、論理値DT1、DT0が"00"のときデコード信号T5が低レベルに変化し、論理値DT1、DT0が"01"のときデコード信号T6が低レベルに変化する。
【００６７】
データ生成回路５８は、NAND回路５８ａ、５８ｂ、５８ｃ、５８ｄと、CMOS伝達ゲート５８ｅ、５８ｆ、５８ｇ、５８ｈと、ラッチ５８ｉ、５８ｊと、スイッチ回路５８ｋ、５８ｌと、ラッチ５８ｍ、５８ｎとを有している。
NAND回路５８ａ-５８ｄは、タイミング信号TDZ4の低レベル時に動作してデコード信号T5-T8の論理演算をし、タイミング信号TDZ4の高レベル時に非活性化されて低レベルを出力する。すなわち、タイミング信号TDZ4の立ち上がりエッジに同期してエンコードされるデータが決定する。タイミング信号TDZ4は、図１６に示したように、最も遅いタイミング信号TDZ3をさらに遅延させた信号である。このため、データ生成回路５８は、タイミング信号TDZ4を用いることで、受信したデータを高速かつ確実にエンコードできる。
【００６８】
CMOS伝達ゲート５８ｅ-５８ｈは、NAND回路５８ａ-５８ｄの出力によりそれぞれ制御されている。ノードND0は、CMOS伝達ゲート５８ｅのオンにより高レベルに変化し、CMOS伝達ゲート５８ｆのオンにより低レベルに変化する。ノードND1は、CMOS伝達ゲート５８ｇのオンにより高レベルに変化し、CMOS伝達ゲート５８ｈのオンにより低レベルに変化する。
【００６９】
ラッチ５８ｉ、５８ｊは、それぞれノードND0、ND1の論理レベルを反転した値を保持する。スイッチ回路５８ｋ、５８ｌは、タイミング信号TDZ4の高レベル時にオンし、ラッチ５８ｉとラッチ５８ｍおよびラッチ５８ｌとラッチ５８ｎをそれぞれ接続する。ラッチ５８ｍ、５８ｎは、ラッチした値を反転し、論理値RDT0、RDT1として出力する。論理値RDT0、RDT1は、ノードND0、ND1と同じ論理レベルである。
【００７０】
図１８は、送信回路４０および受信回路４２の動作を示している。送信回路４０は、チップの外部から供給される外部クロック信号CLKを使用して基準タイミング信号TZを生成している。説明を簡単にするため、送信回路４０および受信回路４２で使用する基準タイミング信号TZのタイミングを同一にしている。実際には、受信回路４２で使用する基準タイミング信号TZのタイミングは、データバス線DATAの負荷に合わせて遅延されている。
【００７１】
メモリコアから読み出されたデータは、外部クロック信号CLKに同期して受信回路４２に伝達され、次の外部クロック信号CLKに同期してチップの外部に出力される。この例では、０番目-３番目の外部クロック信号CLKに同期して、それぞれデータ（論理値DT1、DT0）"00"、"01"、"10"、"11"が受信回路４２に伝達される。
【００７２】
まず、送信回路４０において、０番目の基準タイミング信号TZの立ち上がりエッジに同期して図１５のリードアンプ４０ａが動作し、データDT0、DT1のレベルを増幅する。デコーダ４４は、増幅されたデータDT0、DT1（＝"00"）をデコードし、デコード信号T0のみ低レベルに変化させる（図１８（ａ））。
図１５の可変遅延回路４６は、基準タイミング信号TZに同期して、順次遅延信号DLY1-DLY4を出力する（図示せず）。可変遅延回路４６のスイッチ回路４６ｅは、デコード信号T0に応じてオンし、遅延信号DLY1を出力部４８に伝達する。そして、論理値に応じた信号SIGが、送信回路４０から出力される（図１８（ｂ））
図１６の受信回路４２内の遅延回路５０は、基準タイミング信号TZに同期して、タイミング信号TDZ1-TDZ4を順次出力する（図１８（ｃ）、（ｄ））。伝送された信号SIGの立ち上がりエッジのタイミングは、タイミング信号TDZ1-TDZ4の立ち上がりエッジのタイミングより早い。このため、ラッチ回路５２ａ、５２ｂ、５２ｃは、それぞれ高レベルの信号SIGを取り込み、高レベルのラッチ信号L1-L3および低レベルのラッチ信号/L1-/L3を出力する（図示せず）。
【００７３】
図１７のエンコーダ５４内のデコーダ５６は、ラッチ信号L1-L3、/L1-/L3をデコードし、デコード信号T5のみ低レベルに変化させる（図１８（ｅ））。デコード信号T5の変化により、データ生成回路５８のNAND回路５８ｂ、５８ｄの出力が高レベルに変化し、CMOS伝達ゲート５８ｆ、５８ｈがオンする。この結果、ノードND0、ND1は、ともに低レベルに変化し、論理値RDT0、RDT1は、低レベルに変化する（図１８（ｆ））。すなわち、メモリコアから読み出されたデータが、受信回路４２で復元される。この後、論理値RDT0、RDT1は、１番目の外部クロック信号CLKに同期して読み出しデータとして外部に出力される。
【００７４】
この後、０番目のクロックサイクルと同様に、１番目-３番目の外部クロック信号CLKに同期して、論理値"01"、"10"、"11"が、送信回路４０から受信回路４２に伝送される。
以上、この例では、データバス線DATA上を伝達される信号SIGの遷移エッジと基準タイミング信号TZの遷移エッジとの時間差によって、論理値を表現した。このため、１本の信号線で複数ビットの論理値を伝送できる。したがって、信号線の本数を従来に比べ減らすことができる。信号線の本数が少なくて済むため、信号の出力回路（出力バッファ）の数および入力回路（入力バッファ）の数を減らすことができる。動作する回路が少なくなるため、信号の送信側および受信側の双方において、消費電力を小さくできる。
【００７５】
信号線の本数が少なくて済むため、信号線の配線領域を小さくできる。特に、データまたはアドレス等のように、一般にビット数の多い信号に第１例を適用すると高い効果を得られる。簡易な送信回路４０で論理値を信号に変換し、簡易な受信回路４２で信号を論理値に変換できる。
送信回路４０および受信回路４２を同じ半導体メモリデバイスに形成し、メモリコアから読み出されるデータのデータバス線DATAの数を減らした。このため、半導体メモリデバイス内の配線領域を小さくできる。この結果、半導体メモリデバイスのチップサイズを小さくでき、チップコストを低減できる。
【００７６】
図１９は、本発明に関連する入出力インタフェースおよび半導体集積回路の第２例を示している。第１例と同じ要素については、同じ符号を付し、詳細な説明は省略する。
一般に、DRAM等の半導体メモリデバイスでは、チップの大半にメモリセルが形成されている。このため、チップの一端側のメモリセルから読み出されるデータを送信する送信回路４０と、チップの他端側のメモリセルから読み出されるデータを送信する送信回路４０とは、互いに離れた位置に配置されることが多い。また、一方の送信回路４０と他方の送信回路と、受信回路４２との距離が異なる場合、送信回路４０と受信回路４２とを接続するデータバス線DATAの長さは、それぞれ異なる。この際、送信回路４０に入力される基準タイミング信号TZのタイミングがともに等しい場合、受信回路４２側において、基準タイミング信号TZに対する信号SIGの遅延量（相対量）が、送信回路４０の位置に対応して変化してしまう。したがって、受信回路４２に入力される基準タイミング信号TZのタイミングを、信号SIGを出力する送信回路４０応じて調整する必要がある。
【００７７】
例えば、メモリコアおよび送信回路４０を選択するブロック選択信号BK0Z、BK1Zおよび抵抗R1、R2を利用して、受信回路４２側において信号SIGの遅延量を簡単に調整できる。図に示した例では、配線負荷の大きい下側の送信回路４０から信号SIGが出力されるとき、抵抗の大きいR2により基準タイミング信号TZが遅延される。配線負荷の小さい上側の送信回路４０から信号SIGが出力されるとき、抵抗の小さいR1により基準タイミング信号TZが遅延される。
【００７８】
なお、基準タイミング信号TZを生成する回路が、図の下側の送信回路４０の近くに配置されている場合、２つの送信回路４０間での基準タイミング信号TZの信号線の負荷とデータバス線DATAの負荷とは、ほぼ等しくなる。この場合、基準タイミング信号TZに対する信号SIGの遅延量（相対量）は、一定になるため、受信回路４２に入力する基準タイミング信号TZのタイミングを調整する必要はない。
【００７９】
第２例においても、上述した第２の実施形態と同様の効果を得ることができる。さらに、半導体メモリデバイス内で複数の送信回路４０と受信回路との間に配線されるデータバス線DATAの負荷の違いによる受信データの取り込みタイミングのずれを防ぐことができる。
図２０は、本発明に関連する入出力インタフェースおよび半導体集積回路の第３例を示している。第１例と同じ要素については、同じ符号を付し、詳細な説明は省略する。
【００８０】
第３例では、半導体集積回路（半導体チップ）６０、６２に第１例の送信回路４０および受信回路４２が形成されている。半導体集積回路６０、６２は、例えば、プリント基板上に搭載され、プリント基板上のシステムバスを介して接続されている。そして、半導体集積回路６０、６２は、互いにデータを送受信する。
【００８１】
半導体集積回路６０、６２の入出力インタフェース回路は、同一であるため、以下、半導体集積回路６０についてのみ説明する。半導体集積回路６０は、SIG入力バッファ６４（第１入力回路）、SIG出力バッファ６６（第１出力回路）、TZ入力バッファ６８（第２入力回路）、TZ出力バッファ７０（第２出力回路）、TZ生成回路（信号生成回路）７２、およびクロック入力バッファ７４を有している。
【００８２】
SIG入力バッファ６４は、半導体集積回路６２が出力する信号SIGを受信回路４２に出力する。SIG出力バッファ６６は、送信回路４０から出力される信号SIGをデータバス線DATAに出力する。TZ入力バッファ６８は、半導体集積回路６２が出力する基準タイミング信号TZを受信回路４２に出力する。TZ出力バッファ７０は、TZ生成回路７２から出力される基準タイミング信号TZOUTを送信回路４０に出力する。すなわち、TZ生成回路７２で生成された基準タイミング信号TZOUTは、システムバスに直接出力されるのではなく、TZ出力バッファ７０を介して出力される。TZ生成回路７２は、クロック入力バッファ７４から出力される内部クロック信号CLK1に同期する基準タイミング信号TZOUTを生成する。クロック入力バッファ７４は、外部からの外部クロック信号CLKを受け、内部クロック信号CLK1として出力する。
【００８３】
SIG入力バッファ６４の入力およびSIG出力バッファ６６の出力は、共通の外部端子を介してデータバス線DATAに接続されている。同様に、TZ入力バッファ６８およびTZ出力バッファ７０は、共通の外部端子を介して基準タイミング信号TZの信号線に接続されている。データバス線DATAおよび基準タイミング信号TZの信号線を双方向にすることで、さらに信号線の配線領域を減らすことができる。
【００８４】
半導体集積回路６０は、信号SIGを受信するときに、SIG入力バッファ６４、TZ入力バッファ６８を動作し、信号SIGを送信するときに、SIG出力バッファ６６、TZ出力バッファ７０、およびTZ生成回路７２を動作する。このように、半導体集積回路６０、６２に送信回路４０および受信回路４２を形成することで、少ない数のデータバス線DATAを使用して、信号SIGを双方向に伝送できる。
【００８５】
第３例においても、上述した第１例と同様の効果を得ることができる。さらに、送信回路４０および受信回路４２が、複数の半導体集積回路上にそれぞれ形成されるため、少ない信号線でデータの送受信ができる。
また、SIG入力バッファ６４の入力およびSIG出力バッファ６６の出力を共通の外部端子に接続し、信号線を双方向にしたので、さらに信号線の本数を削減できる。同様に、TZ入力バッファ６８の入力およびTZ出力バッファ７０の出力を共通の外部端子に接続し、基準タイミング信号TZの信号線を双方向にしたので、さらに信号線の本数を削減できる。
【００８６】
図２１は、本発明に関連する入出力インタフェースおよび半導体集積回路の第４例を示している。第１および第３例と同じ要素については、同じ符号を付し、詳細な説明は省略する。この例は、メモリインタフェースデバイス７６およびシステムバスに適用されている。メモリインタフェースデバイス７６は、システムバスと半導体メモリデバイス７８とを接続している。半導体メモリデバイス７８は、例えば、従来型のSDRAM（汎用メモリ）である。
【００８７】
メモリインタフェースデバイス７６は、図２０と同じ受信回路４２、送信回路４０、SIG入力バッファ６４、SIG出力バッファ６６、TZ入力バッファ６８、TZ出力バッファ７０、TZ生成回路７２、およびクロック入力バッファ７４を有している。さらに、メモリインタフェースデバイス７６は、アドレス入力バッファ８０、コマンド入力バッファ８２、およびアドレス信号ADを受ける受信回路４２を有している。
【００８８】
アドレス入力バッファ８０は、基準タイミング信号TZに同期してシステムバスからアドレス信号ADを受け、受けたアドレスをアドレス用の受信回路４２に出力する。コマンド入力バッファ８２は、システムバスからコマンド信号CMDを受け、受けたコマンドを半導体メモリデバイス７８に出力する。データ用の受信回路４２で受信したデータおよび半導体メモリデバイス７８から読み出され送信回路４０に供給されるデータ（入出力データ）は、入出力共通のデータバス線を介して伝達される。
【００８９】
第４例では、システムバスを介して供給されるデータおよびアドレスは、メモリインタフェースデバイス７６により従来の複数ビットからなるデータおよびアドレスに変換され、半導体メモリデバイス７８に供給される。そして、書き込み動作等が実行される。また、読み出し動作により半導体メモリデバイス７８から読み出される複数ビットからなるデータは、メモリインタフェースデバイス７６により第４例のインタフェースに変換され、システムバスに出力される。
【００９０】
コマンド信号CMDおよび外部クロック信号CLKは、メモリインタフェースデバイス７６を介さずに、システムバスから直接半導体メモリデバイス７８に供給してもよい。しかし、コマンド入力バッファ８２およびクロック入力バッファ７４を介することで、データおよびアドレスに対して最適なタイミングに設定できる。
【００９１】
第４例においても、上述した第１および第３例と同様の効果を得ることができる。さらに、データ信号のインタフェースだけでなく、アドレス信号のインタフェースにも適用したので、システムバスの信号線の本数を第３例に比べ減らすことができ、消費電力をさらに低減できる。
【００９２】
なお、上述した第１の実施形態では、信号の論理をパルス信号により表現した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号の立ち上がりエッジまたは立ち下がりエッジの一方を使用し、その順序の組み合わせで論理を表現してもよい。さらに、信号の３つ以上の遷移エッジの順序をそれぞれ組み合わせて論理を表現してもよい。
【００９３】
上述した第１の実施形態では、送信回路１４にオープンドレインタイプの出力トランジスタを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号線に接続される送信回路、受信回路の数、仕様に合わせて３ステートの出力回路を形成してもよく、単にインバータからなる出力バッファを形成してもでもよい。
【００９４】
上述した第１の実施形態では、本発明を異なる半導体集積回路間でデータを伝送するための入出力インタフェースに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、同じチップに搭載される機能ブロック間でデータを伝送するための入出力インタフェースに適用してもよい。一例として、CPUとメモリとが同じチップ上に搭載されるシステムLSIにおいて、CPUからメモリに出力されるアドレス信号の伝送に本発明を適用してもよい。
【００９５】
上述した第１例は、例えば、周辺回路からメモリコアに書き込みデータを伝達するインタフェースに適用してもよい。
上述した第１例では、送信回路４０および受信回路４２を同一の半導体メモリデバイスに形成した例について述べた。例えば、送信回路４０および受信回路４２を別の半導体チップに形成することで、半導体チップ間を配線される信号線の数を減らすことができる。例えば、半導体チップがプリント基板上に実装される場合、プリント基板の信号線領域を小さくできる。この結果、プリント基板が小さくなるため、システムを小型化でき、システムのコストを低減できる。
【００９６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数の信号線上をそれぞれ伝達される複数の信号の遷移エッジのタイミングの順序によって、論理値を表現することを特徴とする入出力インタフェース。
（付記２） 付記１記載の入出力インタフェースにおいて、
前記信号は、複数の遷移エッジを有しており、
前記論理値は、前記信号の前記各遷移エッジのタイミングの順序を組み合わせて表現されることを特徴とする入出力インタフェース。
【００９７】
（付記３） 付記２記載の入出力インタフェースにおいて、
前記信号は、パルス信号であり、
前記論理値は、前記パルス信号の遷移エッジのタイミングの順序を用いて表現されることを特徴とする入出力インタフェース。
（付記４） 付記３記載の入出力インタフェースにおいて、
前記論理値は、前記パルス信号の前エッジのタイミングの順序および後エッジのタイミングの順序を組み合わせて表現されることを特徴とする入出力インタフェース。
【００９８】
（付記５） 付記４記載の入出力インタフェースにおいて、
前記信号線は、３本以上で構成されていることを特徴とする入出力インタフェース。
（付記６） 付記１記載の入出力インタフェースにおいて、
前記信号は、データおよびアドレスの少なくともいずれかを表す信号であることを特徴とする入出力インタフェース。
【００９９】
（付記７） 付記１記載の入出力インタフェースにおいて、
前記信号を送信する装置は、
遷移エッジのタイミングが互いに異なる複数のタイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択し、選択した該タイミング信号にそれぞれ同期して前記信号を生成する送信回路を備えていることを特徴とする入出力インタフェース。
【０１００】
（付記８） 付記７記載の入出力インタフェースにおいて、
前記送信回路は、
複数の遅延段が縦続接続され、初段の該遅延段で基準信号を受け、各遅延段から前記基準信号を遅延させた前記タイミング信号を出力する遅延回路と、
前記タイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択する選択回路と、
選択された前記タイミング信号に同期して、前記信号の遷移エッジを生成するエッジ生成回路とを備えていることを特徴とする入出力インタフェース。
【０１０１】
（付記９） 付記８記載の入出力インタフェースにおいて、
前記信号は、パルス信号であり、
前記論理値は、前記パルス信号の前エッジのタイミングの順序および後エッジのタイミングの順序を組み合わせて表現され、
前記遅延回路は、前記前エッジ用および前記後エッジ用の前記タイミング信号をそれぞれ出力し、
前記選択回路は、前記前エッジ用および前記後エッジ用の選択回路で構成され、
前記エッジ生成回路は、各選択回路で選択された前記前エッジ用および前記後エッジ用の前記タイミング信号にそれぞれ同期して前記パルス信号の前エッジおよび後エッジを生成することを特徴とする入出力インタフェース。
【０１０２】
（付記１０） 付記９記載の入出力インタフェースにおいて、
前記エッジ生成回路は、オープンドレインタイプの出力トランジスタを備えていることを特徴とする入出力インタフェース。
（付記１１） 付記８記載の入出力インタフェースにおいて、
前記送信回路は、前記論理値をデコードするデコーダを備え、
前記選択回路は、前記デコーダのデコード結果に応じて前記タイミング信号を選択することを特徴とする入出力インタフェース。
【０１０３】
（付記１２） 付記１記載の入出力インタフェースにおいて、
前記信号を受信する装置は、
前記信号の遷移エッジのタイミングの順序を比較する比較回路と、前記比較回路での比較結果に基づいて論理値を生成する論理値生成回路を有する受信回路を備えていることを特徴とする入出力インタフェース。
【０１０４】
（付記１３） 付記１２記載の入出力インタフェースにおいて、
前記受信回路が生成する前記論理値は、前記信号を送信する装置で扱われる元の論理値であることを特徴とする入出力インタフェース。
（付記１４） 付記１２記載の入出力インタフェースにおいて、
前記信号は、複数の遷移エッジを有しており、
前記比較回路は、前記信号の前記各遷移エッジのタイミングの順序を比較する複数の比較器を備えていることを特徴とする入出力インタフェース。
【０１０５】
（付記１５） 付記１４記載の入出力インタフェースにおいて、
前記信号は、パルス信号であり、
前記複数の比較器は、前記パルス信号の前エッジ同士を比較する複数の第１比較器および後エッジ同士をそれぞれ比較する複数の第２比較器であることを特徴とする入出力インタフェース。
【０１０６】
（付記１６） 付記１２記載の入出力インタフェースにおいて、
前記比較回路は、互いに異なる２つの前記信号を受ける複数のフリップフロップを備え、
前記遷移エッジのタイミングの順序は、複数の前記フリップフロップの出力レベルに基づいて判定されることを特徴とする入出力インタフェース。
【０１０７】
（付記１７） 付記１２記載の入出力インタフェースにおいて、
前記論理値生成回路は、前記比較結果をデコードし、デコード結果に基づいて前記論理値を生成するデコーダを備えていることを特徴とする入出力インタフェース。
（付記１８） 付記１記載の入出力インタフェースにおいて、
前記信号を送信する回路および前記信号を受信する回路は、それぞれ別の半導体チップ上に形成されていることを特徴とする入出力インタフェース。
【０１０８】
（付記１９） 付記１記載の入出力インタフェースにおいて、
前記信号を送信する回路および前記信号を受信する回路は、同じ半導体チップ上に形成されていることを特徴とする入出力インタフェース。
（付記２０） 遷移エッジのタイミングが互いに異なる複数のタイミング信号を生成するタイミング信号生成回路と、
論理値に応じて、前記タイミング信号のいずれかを複数の信号線毎に選択する選択回路と、
選択した前記タイミング信号にそれぞれ同期して信号を生成し、生成した前記信号を出力するエッジ生成回路を有する送信回路を備えていることを特徴とする半導体集積回路。
【０１０９】
（付記２１） 複数の信号線を介してそれぞれ伝達される複数の信号における遷移エッジのタイミングの順序を比較する比較回路と、
前記比較回路での比較結果に基づいて論理値を生成する論理値生成回路とを有する受信回路を備えていることを特徴とする半導体集積回路。
【０１１９】
【発明の効果】
本発明の入出力インタフェースでは、遷移エッジのタイミングの組み合わせによって、少ない信号線で大量のデータを伝送できる。１回の信号の送信で大量のデータを伝送できるため、データの転送レートを大幅に向上できる。。
本発明の入出力インタフェースでは、信号の複数の遷移エッジにより論理を表現するため、より大量のデータを伝送できる。
本発明の半導体集積回路では、簡易な論理回路により大量のデータを伝送できる。
【図面の簡単な説明】
【図１】本発明の第１の基本原理を示す説明図である。
【図２】第１の実施形態における送信回路の詳細を示すブロック図である。
【図３】図２のプリデコーダの詳細を示すブロック図である。
【図４】論理値をデータバス線に出力する信号に変換するための変換テーブルである。
【図５】図１のデコーダDEC1およびセレクタSEL1の詳細を示す回路図である。
【図６】図１のデコーダDEC5およびセレクタSEL5の詳細を示す回路図である。
【図７】図１のエッジ生成回路内のエッジ生成部の詳細を示す回路図である。
【図８】第１の実施形態における受信回路の詳細を示すブロック図である。
【図９】図８の比較器の詳細を示す回路図である。
【図１０】データバス線を介して受信した信号を元の論理値に復元するための変換テーブルである。
【図１１】図８のデコーダの詳細を示す回路図である。
【図１２】図８のデコーダの詳細を示す回路図である。
【図１３】 本発明に関連する技術を示す説明図である。
【図１４】 本発明に関連する第１例を示すブロック図である。
【図１５】図１４の送信回路の詳細を示す回路図である。
【図１６】図１４の受信回路の遅延回路およびラッチ回路の詳細を示す回路図である。
【図１７】図１４の受信回路のエンコーダの詳細を示す回路図である。
【図１８】 第１例における送信回路および受信回路の動作を示すタイミング図である。
【図１９】 本発明に関連する第２例を示すブロック図である。
【図２０】 本発明に関連する第３例を示すブロック図である。
【図２１】 本発明に関連する第４例を示すブロック図である。
【符号の説明】
１０ 装置
１２ 装置
１４ データ送信回路
１６ データ受信回路
１８ プリデコーダ
２０ 遅延回路
２０ａ 遅延段
２２ 選択回路
２３ｂ 比較器
２４ 選択回路
２６ エッジ生成回路
２６ａ エッジ生成部
２８ 入力回路
３０、３２ 比較回路
３０ｂ 比較器
３４、３６ 転送回路
３８ デコーダ
４０ 送信回路
４０ａ リードアンプ
４２ 受信回路
４４ デコーダ
４６ 可変遅延回路
４８ 出力部
５０ 遅延回路
５２ａ、５２ｂ、５２ｃ ラッチ
５４ エンコーダ
５６ デコーダ
５８ データ生成回路
６０、６２ 半導体集積回路
６４ SIG入力バッファ
６６ SIG出力バッファ
６８ TZ入力バッファ
７０ TZ出力バッファ
７２ TZ生成回路
７４ クロック入力バッファ
７６ メモリインタフェースデバイス
７８ 半導体メモリデバイス
８０ アドレス入力バッファ
８２ コマンド入力バッファ
CLK 外部クロック信号
D0-D8 論理値
DA、DB、DC、DD データバス
DATA データバス線
DLY1、DLY2、DLY3、DLY4 遅延信号
DT0、DT1 論理値、データ
N1-N8 タイミング信号
RDT0、RDT1 論理値
SIG 信号
STD 基準信号
T0、T1、T2、T3 デコード信号
TDZ1、TDZ2、TDZ3、TDZ4 タイミング信号
TZ 基準タイミング信号

Claims (9)

1. 複数の信号線上をそれぞれ伝達され、複数の遷移エッジをそれぞれ有し、遷移エッジ間の期間の一部が互いに重複する複数の信号の複数の遷移エッジのタイミングの順序の組み合わせによって、論理値を表現することを特徴とする入出力インタフェース。
2. 請求項１記載の入出力インタフェースにおいて、
   前記信号は、パルス信号であり、
   前記論理値は、前記パルス信号の複数の遷移エッジのタイミングの順序を用いて表現されることを特徴とする入出力インタフェース。
3. 複数の信号線上をそれぞれ伝達され、複数の遷移エッジをそれぞれ有する複数の信号の複数の遷移エッジのタイミングの順序によって、論理値を表現し、
   前記信号を送信する装置は、
   遷移エッジのタイミングが互いに異なる複数のタイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択し、選択した該タイミング信号にそれぞれ同期して前記信号を生成する送信回路を備えていることを特徴とする入出力インタフェース。
4. 複数の信号線をそれぞれ伝達され、複数の遷移エッジをそれぞれ有する複数の信号の複数の遷移エッジのタイミングの順序によって、論理値を表現し、
   前記信号を受信する装置は、
   前記遷移エッジ間の期間の一部が互いに重複する複数の信号における複数の遷移エッジのタイミングの順序を比較し、比較結果に基づいて論理値を生成する受信回路を備えていることを特徴とする入出力インタフェース。
5. 遷移エッジのタイミングが互いに異なる複数のタイミング信号を生成するタイミング信号生成回路と、
   論理値に応じて、前記タイミング信号のいずれかを複数の信号線毎に選択する選択回路と、
   選択した前記タイミング信号にそれぞれ同期して信号を生成し、生成した前記信号を出力する出力回路を有する送信回路を備えていることを特徴とする半導体集積回路。
6. 請求項５記載の入出力インタフェースにおいて、
   前記送信回路は、
   複数の遅延段が縦続接続され、初段の該遅延段で基準信号を受け、各遅延段から前記基準信号を遅延させた前記タイミング信号を出力する遅延回路と、
   前記タイミング信号のいずれかを、前記論理値に応じて前記信号線毎に選択する選択回路と、
   選択された前記タイミング信号に同期して、前記信号の遷移エッジを生成するエッジ生成回路とを備えていることを特徴とする入出力インタフェース。
7. 請求項６記載の入出力インタフェースにおいて、
   前記信号は、パルス信号であり、
   前記論理値は、前記パルス信号の前エッジのタイミングの順序および後エッジのタイミングの順序を組み合わせて表現され、
   前記遅延回路は、前記前エッジ用および前記後エッジ用の前記タイミング信号をそれぞれ出力し、
   前記選択回路は、前記前エッジ用および前記後エッジ用の選択回路で構成され、
   前記エッジ生成回路は、各選択回路で選択された前記前エッジ用および前記後エッジ用の前記タイミング信号にそれぞれ同期して前記パルス信号の前エッジおよび後エッジを生成することを特徴とする入出力インタフェース。
8. 複数の信号線を介してそれぞれ伝達され、複数の遷移エッジをそれぞれ有し、遷移エッジ間の期間の一部が互いに重複する複数の信号における遷移エッジのタイミングの順序を比較する複数の比較器を有する比較回路と、
   前記比較回路での比較結果に基づいて論理値を生成する論理値生成回路とを有する受信回路を備え、
   前記信号は、パルス信号であり、
   前記複数の比較器は、前記パルス信号の前エッジ同士を比較する複数の第１比較器および後エッジ同士をそれぞれ比較する複数の第２比較器であることを特徴とする入出力インタフェース。
9. 請求項８記載の入出力インタフェースにおいて、
   前記第１および第２比較器は、互いに異なる２つの前記信号を受ける複数のフリップフロップを備え、
   前記遷移エッジのタイミングの順序は、複数の前記フリップフロップの出力レベルに基づいて判定されることを特徴とする入出力インタフェース。

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