JP5614791B2 - 伝送方法、伝送回路及び伝送システム - Google Patents
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Description
クロックをN逓倍(Nは2以上の自然数で、かつ、Lの値が3以上の自然数であるか、又は、Nは3以上の自然数で、かつ、Lの値が2以上の自然数)して得た逓倍クロックを生成する逓倍クロック生成手段と、逓倍クロックをカウントしてクロックの1クロックサイクルで一巡するカウント値を得るカウント手段と、伝送するMビットデータ(Mは2以上の自然数)のうち(M−K)ビット(Kは1以上でM未満の自然数)の値とカウント手段のカウント値とが一致するか否かを検出する検出手段と、L個の信号を出力すると共に、そのL個の信号のうち1つの信号のみがMビットデータのうち残りのKビットの値に基づいて、クロックの1クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、検出手段の出力信号と、デコード手段からのL個の信号とに基づいて、クロックの1クロックサイクルで、L本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジはクロックのエッジからN相のいずれかの位相ずれをもつL個の信号を、L本の配線のそれぞれで伝送するLビット伝送データとして生成するデータ生成手段と、を有し、
上記の第2の半導体チップは、
L本のチップ間配線を介して第1の半導体チップから受信したLビットの伝送データに対して所定の論理演算を行って、N相のいずれの位相ずれであるかを検出する位相検出手段と、位相検出手段の検出結果に基づいて、(MーK)ビットのデータを復元する第1の復元手段と、L本のチップ間配線を介して第1の半導体チップから受信したLビットの伝送データに対して、論理演算及びエンコード処理を行ってL本のチップ間配線のうちどのチップ間配線の伝送データが振幅遷移したかを示すKビットデータを出力する変換手段と、変換手段から出力されたKビットデータを復元する第2の復元手段と、を有することを特徴とする。
図1は、本発明になる伝送回路及び伝送システムの第1の実施形態のブロック図を示す。本実施形態は、8つの位相を使った多相伝送である8相伝送の構成である。
図6は、本発明になる伝送回路及び伝送システムの第2の実施形態のブロック図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。本実施形態も、第1の実施形態と同様に8つの位相を使った多相伝送である8相伝送の構成である。本実施形態は、図1の第1の実施形態と比べて、送信側チップ60のセレクタ37と出力バッファ38の間に8逓倍のクロックCK8がクロック入力端子に印加されるフリップフロップ61を追加している点に特徴がある。
図8は、本発明になる伝送回路及び伝送システムの第3の実施形態の送信側チップのブロック図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。本実施形態の送信側チップ70は、チップ内部の3ビットのデータを、8逓倍のクロックCK8を使ってカウンタ34で生成された3ビットのアップカウント値と比較して、同じ値になった時にハイレベルの信号を出力するデジタルコンパレータ71を使用する。
図10は、本発明になる伝送回路及び伝送システムの第4の実施形態のブロック図を示す。本実施形態は、上記の各実施形態における多相伝送に加えて、更に充放電回数を減らすために配線選択を使った多線伝送を併用した場合の構成である。
31〜33、46〜48、61、73、81a〜81d、87a〜87d、94a〜94d、100a〜100d フリップフロップ
34、82 カウンタ
35、71、83 デジタルコンパレータ
36、43、96 分周器
37、44、72、86a〜86d、97 セレクタ
38、88a〜88d 出力バッファ
40、90 受信側チップ
41、91a〜91d ESD保護素子
42、92a〜92d 入力バッファ
45、98 ダウンカウンタ
50、110a〜110d 貫通配線
84 デコーダ(DEC)
85a〜85d AND回路
93 2段のXOR回路
95a〜95d XOR回路
99 エンコーダ(ENC)
140、141、151、152、160 半導体チップ
142 ボンディングワイヤ
153、163 基板配線
161、162 回路
Claims (5)
- 3線以上の配線を介して伝送データを伝送する伝送方法において、
各配線により、クロックの1クロックサイクルあたり1回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの2つ以上の位相により、1ビット以上の値を有するデータを伝送すると共に、伝送する別のデータの1ビット以上の値に応じて、前記クロックの連続する前記配線と同数のクロックサイクルにおいて前記3線以上の配線のうち前記振幅遷移があるクロックサイクルの位置により伝送する一つの配線を選択して、データを伝送することを特徴とする伝送方法。 - L本の配線へ伝送データを伝送する伝送回路において、
クロックをN逓倍(Nは2以上の自然数で、かつ、前記Lの値が3以上の自然数であるか、又は、Nは3以上の自然数で、かつ、前記Lの値が2以上の自然数)して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの1クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するMビットデータ(Mは2以上の自然数)のうち(M−K)ビット(Kは1以上でM未満の自然数)の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
L個の信号を出力すると共に、そのL個の信号のうち1つの信号のみが前記Mビットデータのうち残りのKビットの値に基づいて、前記クロックの1クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのL個の信号とに基づいて、前記クロックの1クロックサイクルで、前記L本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからN相のいずれかの位相ずれをもつL個の信号を、前記L本の配線のそれぞれで伝送する伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。 - 伝送するMビットデータ(Mは2以上の自然数)のうちクロックの1クロックサイクルで、L本の配線で伝送される信号のうちの一つの配線で伝送される信号のみがKビット(Kは2以上の自然数)のデータに基づいて振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは残りの(MーK)ビットのデータに基づいて前記クロックのエッジからN相(Nは2以上の自然数で、かつ、前記Lの値が3以上の自然数であるか、又は、Nは3以上の自然数で、かつ、前記Lの値が2以上の自然数)のいずれかの位相ずれをもつL個の信号を、前記L本の配線のそれぞれを介して受信する伝送回路であって、
前記L本の配線を介して受信したLビットの伝送データに対して所定の論理演算を行って、前記N相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記(MーK)ビットのデータを復元する第1の復元手段と、
前記L本の配線を介して受信したLビットの伝送データに対して、論理演算及びエンコード処理を行って前記L本の配線のうちどの配線の伝送データが振幅遷移したかを示すKビットデータを出力する変換手段と、
前記変換手段から出力されたKビットデータを復元する第2の復元手段と
を有することを特徴とする伝送回路。 - 第1の半導体チップからL本のチップ間配線を介して第2の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第1の半導体チップは、
クロックをN逓倍(Nは2以上の自然数で、かつ、前記Lの値が3以上の自然数であるか、又は、Nは3以上の自然数で、かつ、前記Lの値が2以上の自然数)して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの1クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するMビットデータ(Mは2以上の自然数)のうち(M−K)ビット(Kは1以上でM未満の自然数)の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
L個の信号を出力すると共に、そのL個の信号のうち1つの信号のみが前記Mビットデータのうち残りのKビットの値に基づいて、前記クロックの1クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのL個の信号とに基づいて、前記クロックの1クロックサイクルで、前記L本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからN相のいずれかの位相ずれをもつL個の信号を、前記L本の配線のそれぞれで伝送するLビット伝送データとして生成するデータ生成手段と、を有し、
前記第2の半導体チップは、
前記L本のチップ間配線を介して前記第1の半導体チップから受信したLビットの伝送データに対して所定の論理演算を行って、前記N相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記(MーK)ビットのデータを復元する第1の復元手段と、
前記L本のチップ間配線を介して前記第1の半導体チップから受信したLビットの伝送データに対して、論理演算及びエンコード処理を行って前記L本のチップ間配線のうちどのチップ間配線の伝送データが振幅遷移したかを示すKビットデータを出力する変換手段と、
前記変換手段から出力されたKビットデータを復元する第2の復元手段と、を有することを特徴とする伝送システム。 - 前記配線は、積層されている前記第1及び第2の半導体チップを貫通する貫通配線であることを特徴とする請求項4記載の伝送システム。
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