JP4461928B2

JP4461928B2 - Ｆｉｒフィルタ

Info

Publication number: JP4461928B2
Application number: JP2004197584A
Authority: JP
Inventors: 高広笹木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-07-05
Filing date: 2004-07-05
Publication date: 2010-05-12
Anticipated expiration: 2024-07-05
Also published as: JP2006020191A

Description

本発明は、入力信号に対してフィルタ出力の遅延時間を可変にすることができるＦＩＲ(Finite Impulse Response)フィルタに関し、特に、オーバサンプリングクロック周期よりもきめ細かい単位で遅延時間を可変にすることができるＦＩＲフィルタに関する。

従来から無線通信の分野では、種々の回路にＦＩＲフィルタが使用されている。ＦＩＲフィルタは、入力信号と出力信号が次式（１）に示す関係を有し、その構成としては、例えば、図８に示すものが知られている（例えば、特許文献１，非特許文献１参照）。

ｙ（ｎ）＝ｈ（０）ｘ（ｎ）
＋ｈ（１）ｘ（ｎ−１）
＋ｈ（２）ｘ（ｎ−２）
……
＋ｈ（Ｎ−１）ｘ（ｎ−Ｎ＋１） … （１）

なお、式（１）において、ｘ（ｎ）は入力信号、ｘ（ｎ−１），ｘ（ｎ−２），…，ｘ（ｎ−Ｎ＋１）は入力信号ｘ（ｎ）を遅延させた信号、ｙ（ｎ）は出力信号、ｈ（０）〜ｈ（Ｎ−１）はフィルタ係数を表している。

図８を参照すると、従来のＦＩＲフィルタは、入力信号ｘ（ｎ）が入力される入力端子100と、クロックＣＬＫが入力されるクロック端子101と、シフトレジスタとして機能する（Ｎ−１）個のレジスタ102-1〜102-(N-1)と、Ｎ個の乗算器103-0〜103-(N-1)と、加算器104と、ＤＦＦ(Delay Flip Flop)105と、出力信号ｙ（ｎ）が出力される出力端子106とから構成されている。

各レジスタ102-1〜102-(N-1)には、入力信号ｘ（ｎ）のシンボルレートに応じたクロックＣＬＫが入力されている。各レジスタ102-1〜102-(N-1)は、クロックＣＬＫに従って入力された信号を保持し、保持した信号を後段に出力する。

乗算器103-0は、入力信号ｘ（ｎ）とフィルタ係数ｈ（０）を乗算し、他の乗算器103-1〜103-(N-1)は、それぞれレジスタ102-1〜102-(N-1)の出力信号とフィルタ係数ｈ（１）〜ｈ（Ｎ−１）とを乗算する。

加算器104は、各乗算器103-0〜103-(N-1)の出力信号を加算し、ＤＦＦ105は、クロックＣＬＫに従って加算器104の出力信号を保持する。

以上の動作により、出力端子106から前出の式（１）の関係を満たす出力信号ｙ（ｎ）が出力される。

ところで、ＦＩＲフィルタの利用形態によっては、入力信号に対してフィルタ出力の遅延時間を可変にすることが必要になる場合がある。例えば、ＴＤＭＡ(Time Division Multiple Access)において、基地局が、端末内のＦＩＲフィルタから出力された上り信号を固定のタイミングで受信している場合、上り信号の基地局への到達タイミングを基地局における登り信号の受信タイミングに合わせるため、フィルタ出力の遅延時間を可変にすることが必要になる。

フィルタ出力の遅延時間を可変にするＦＩＲフィルタとしては、例えば、図９に示すような構成を有するＦＩＲフィルタが考えられる。

図８に示したＦＩＲフィルタとの相違点は、クロックＣＬＫを反転した反転クロックを出力する反転回路107、ＤＦＦ105の出力信号を反転クロックに従って保持するＤＦＦ108及びセレクト信号ＳＥＬに従ってＤＦＦ105，108の出力信号の内の何れか一方を選択するセレクタ109が追加されている点である。なお、図９において、他の図８と同一符号は同一部分を表している。

ＤＦＦ108は、クロックＣＬＫを反転した反転クロックに従ってＤＦＦ105の出力信号を保持しているので、クロックＣＬＫのデューティ比が５０％であれば、ＤＦＦ108の出力信号はＤＦＦ105の出力信号に対してクロックＣＬＫの周期の１／２だけ遅延したものとなる。従って、図９に示したＦＩＲフィルタでは、セレクタ109においてＤＦＦ105の出力信号を選択した場合には、遅延無しの信号が出力端子106から出力され、ＤＦＦ108の出力信号を選択した場合には、クロックＣＬＫの周期の１／２だけ遅延した信号が出力端子106から出力される。
特開２００１−２８５０３０号公報辻井重男監修，「ディジタル信号処理の基礎」，初版第７刷，社団法人電子情報通信学会，平成９年６月１日，ｐ５１〜ｐ５２

しかし、図９に示したＦＩＲフィルタは、サンプリングに使用するクロックの周期の１／２単位でしか遅延時間を変更できないという問題がある。

そこで、本発明の目的は、サンプリングに使用するクロックの周期の１／２単位よりも細かな単位で遅延時間を設定できるようにすることにある。

本発明にかかる第１のＦＩＲフィルタは、
タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタのフィルタ応答波形データが格納されたフィルタパターン格納メモリであって、ｊビット構成の信号が取り得る各パターン毎に、オーバサンプリング周期の１／２^ｋずつサンプリングタイミングをずらしたフィルタ応答波形データが格納されたフィルタパターン格納メモリと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
ｊビット構成のタップ出力と、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とによって特定されるフィルタ応答波形データを、前記フィルタパターン格納メモリから読み出す読み出し手段とを備えたことを特徴とする。

本発明にかかる第２のＦＩＲフィルタは、
タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタの出力値が格納されたフィルタパターン格納メモリであって、ｊビット構成の信号が取り得る各パターン毎に、位相がオーバサンプリング周期の１／２^ｋずつ異なる２^ｋ種類のオーバサンプリングクロックでサンプリングを行ったときそれぞれのフィルタ出力値が格納されたフィルタパターン格納メモリと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
ｊビット構成のタップ出力と、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とによって特定される、前記フィルタパターン格納メモリに格納されている２^ｉ個のフィルタ出力値を、オーバサンプリング周期で順次読み出す読み出し手段とを備えたことを特徴とする。

本発明にかかる第３のＦＩＲフィルタは、
シリアル入力データのシンボルレートの１／２^ｉの周期のオーバサンプリングクロックをカウントし、ｉビット構成のカウント値を出力するカウンタと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
前記シリアル入力データをｊビット構成のパラレルデータに変換するシリアルパラレル変換器と、
タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタの出力値が格納されたフィルタパターン格納メモリであって、前記カウンタから出力されるｉビット構成のカウント値と、前記シリアルパラレル変換器から出力されるｊビット構成のパラレルデータと、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とを連結することにより生成される（ｉ＋ｊ＋ｋ）ビット構成のリードアドレスが入力され、且つ各メモリ領域には、アドレス中のパラレルデータ対応部分のビットパターンについてのフィルタ出力値であって、位相がオーバサンプリング周期の１／２^ｋずつ異なる２^ｋ種類のオーバサンプリングクロックの内の、遅延時間設定信号対応部分によって示される種類のオーバサンプリングクロックでサンプリングを行ったときの、カウント値対応部分のビットパターンによって示されるサンプリングタイミングにおけるフィルタ出力値が格納されたフィルタパターン格納メモリとを備えたことを特徴とする。

本発明にかかる第４のＦＩＲフィルタは、
請求項３記載のＦＩＲフィルタにおいて、
前記カウント値対応部分が最下位ビット側に配置され、前記遅延時間設定信号対応部分が最上位ビット側に配置され、前記パラレルデータ対応部分が前記カウント値対応部分と前記遅延時間設定信号対応部分との間に配置されたことを特徴とする。

本発明のＦＩＲフィルタによれば、サンプリングに使用するクロックの周期の１／２単位よりも細かな単位で、フィルタ出力の遅延時間を設定することが可能になる。その理由は、オーバサンプリング周期の１／２^ｋずつサンプリングタイミングをずらしたフィルタ応答波形データが格納されたフィルタパターン格納メモリを備え、遅延時間設定信号により、サンプリングタイミングをずらしたフィルタ応答波形データの内の何れか１つを選択するようにしているからである。

次に本発明の実施の形態について図面を参照して詳細に説明する。

図１は本発明にかかるＦＩＲフィルタの実施の形態の構成例を示すブロック図である。同図に示したＦＩＲフィルタは、ｊタップ、２^ｉオーバサンプリングのＦＩＲフィルタであり、入力端子１と、クロック端子２と、オーバサンプリングクロック端子３と、遅延時間設定手段４と、カウンタ５と、シリアルパラレル（Ｓ／Ｐ）変換器６と、フィルタパターン格納メモリ７と、レジスタ８と、出力端子９とから構成されている。

入力端子１には、シリアル入力データｘ（ｎ）が入力される。クロック端子２には、シリアル入力データｘ（ｎ）のシンボルレートに等しい周期（Ｔとする）のクロックＣＬＫが入力される。オーバサンプリングクロック端子３には、オーバサンプリングクロックＭＣＬＫが入力される。オーバサンプリングクロックＭＣＬＫの周期は、クロックＣＬＫの周期Ｔの１／２^ｉ、即ちＴ／２^ｉである。

遅延時間設定手段４は、ｋビット構成の遅延時間設定信号を出力する。本実施の形態のＦＩＲフィルタでは、遅延時間設定信号のビットパターンに応じて、２^ｋ種類の遅延時間を設定できるようになっている。

カウンタ５はオーバサンプリングクロックＭＣＬＫをカウントし、ｉビット構成のカウント値を出力する。従って、カウンタ５からは、カウント値０，１，…，（２^ｉ−１）が循環的に出力される。

シリアルパラレル変換器６は、シリアル入力データｘ（ｎ）をクロックＣＬＫに従ってｊビット構成のパラレルデータに変換する。

フィルタパターン格納メモリ７は、（ｉ＋ｊ＋ｋ）ビットのアドレス入力を有し、最下位ビット（第１ビット）〜第ｉビットには、カウンタ５から出力されるｉビット構成のカウント値が入力され、第（ｉ＋１）〜第（ｉ＋ｊ）ビットには、シリアルパラレル変換器６から出力されるｊビット構成のパラレルデータが入力され、第（ｉ＋ｊ＋１）ビット〜第（ｉ＋ｊ＋ｋ）ビットには、遅延時間設定手段４から出力されるｋビット構成の遅延時間設定信号が入力される。なお、以下の説明では、フィルタパターン格納メモリ７のアドレスの内、カウンタ５から出力されるカウント値に対応する部分、シリアルパラレル変換器６から出力されるパラレルデータに対応する部分および遅延時間設定手段４から出力される遅延時間設定信号に対応する部分を、それぞれカウント値対応部分、パラレルデータ対応部分および遅延時間設定信号対応部分と呼ぶ。

また、フィルタパターン格納メモリ７の各メモリ領域には、ＦＩＲフィルタの時間応答関数をＦ（ｔ）とすると、次のようなデータが格納されている。遅延時間設定信号対応部分＝０（ビットパターンがオール“０”）のメモリ領域には、パターンデータ対応部分のビットパターンを入力とし、２^ｉオーバサンプリングを行ったときのＦ（ｔ）の応答波形が、遅延時間設定信号対応部分＝１（ビットパターンの最下位ビットのみが“１”）のメモリ領域には、パターンデータ対応部分のビットパターンを入力とし、２^ｉオーバサンプリングを行ったときのＦ（ｔ−１／（２^ｉ×２^ｋ））の応答波形が、…、遅延時間設定信号対応部分＝２^ｋ−１（ビットパターンがオール“１”）のメモリ領域には、パターンデータ対応部分のビットパターンを入力とし、２^ｉオーバサンプリングを行ったときのＦ（ｔ−（２^ｋ−１）／（２^ｉ×２^ｋ））の応答波形が格納される。

別の言い方をすれば、フィルタパターン格納メモリ７の各メモリ領域には、そのメモリ領域を特定するアドレス中のパラレルデータ対応部分のビットパターンについてのフィルタ出力値であって、位相がオーバサンプリング周期の１／２^ｋずつ異なる２^ｋ種類のオーバサンプリングクロックの内の、遅延時間設定信号対応部分によって示される種類のオーバサンプリングクロックでサンプリングを行ったときの、カウント値対応部分のビットパターンによって示されるサンプリングタイミングにおけるフィルタ出力値が格納されている。

例えば、ｉ＝２，ｊ＝５，ｋ＝２とした場合、フィルタパターン格納メモリ７の各メモリ領域には、そのメモリ領域を特定する９ビット構成のアドレスの内の、パラレルデータ対応部分のビットパターン（第３ビット〜第７ビットのビットパターン）を入力としたフィルタ出力値であって、位相がオーバサンプリング周期Ｔ／４の１／２^ｋ＝１／４ずつ異なる、図２（Ａ）〜（Ｄ）に示す２^ｋ＝４種類のオーバサンプリングクロックの内の、遅延時間設定信号対応部分（第８，第９ビット）によって示される種類のオーバサンプリングでサンプリングを行ったときの、カウント値対応部分（第１，第２ビット）によって示されるサンプリング順におけるフィルタ出力値が格納される。

図３はｉ＝２，ｊ＝５，ｋ＝２とした場合のフィルタパターン格納メモリ７の内容例を示した図である。なお、図３では、パラレルデータ対応部分のビットパターンが“００１００”のメモリ領域についてのみ、その内容例を示している。同図を参照するとアドレス“００００１００００”〜“００００１００１１”には、シリアルパラレル変換器６の出力が“００１００”の時の、遅延時間「０周期」のフィルタ出力値が格納されている。また、アドレス“０１００１００００”〜“０１００１００１１”には、シリアルパラレル変換器６の出力が“００１００”の時の、遅延時間「Ｔ／１６周期」のフィルタ出力値、アドレス“１０００１００００”〜“１０００１００１１”には、シリアルパラレル変換器６の出力が“００１００”の時の、遅延時間「２Ｔ／１６周期」のフィルタ出力値、アドレス“１１００１００００”〜“１１００１００１１”には、シリアルパラレル変換器６の出力が“００１００”の時の、遅延時間「３Ｔ／１６周期」のフィルタ出力値が格納されている。

レジスタ８は、フィルタパターン格納メモリ７から出力されるｍビット構成のフィルタ出力値をオーバサンプリングクロックＭＣＬＫで保持する。

出力端子９からは、２^ｍ階調のフィルタ出力値が出力される。

〔実施の形態の動作の説明〕
次に本実施の形態の動作について詳細に説明する。なお、以下の説明では、ｉ＝２（４倍サンプリング），ｊ＝５（５タップ）、ｋ＝２とする。

シリアルパラレル変換器６は、シリアル入力データｘ（ｎ）を、周期ＴのクロックＣＬＫに従って５ビット構成のパラレルデータに変換する。カウンタ５は、クロックＣＬＫの１／４の周期Ｔ／４のオーバサンプリングクロックＭＣＬＫをカウントし、２ビット構成のカウント値“００”〜“１１”を循環的に出力する。遅延時間設定手段４は、２ビット構成の遅延時間設定信号を出力する。

フィルタパターン格納メモリ７のアドレス入力の内の、第１，第２ビットにはカウンタ５から出力されるカウント値が入力され、第３ビット〜第７ビットにはシリアルパラレル変換器６から出力されるパラレルデータが入力され、第８，第９ビットには遅延時間設定手段４から出力される遅延時間設定信号が入力される。フィルタパターン格納メモリ７は、入力されたアドレスによって特定されるメモリ領域に格納されているフィルタ出力値を出力する。

今、例えば、シリアルパラレル変換器６からパラレルデータ“００１００”が出力され、遅延時間設定手段４から遅延時間設定信号として遅延時間「０周期」を示すビットパターン“００”が出力されているとすると、フィルタパターン格納メモリ７のアドレス“００００１００００”，“００００１０００１”，“００００１００１０”，“００００１００１１”に格納されているフィルタ出力値ａ，ｂ，ｃ，ｄが順次読み出され、出力端子９には、図４に示すようなフィルタ出力波形が現れる。

また、例えば、シリアルパラレル変換器６から上記したパラレルデータ“００１００”と同一のパラレルデータが出力され、遅延時間設定手段４から遅延時間設定信号として遅延時間「Ｔ／１６周期」を示すビットパターン“０１”が出力されているとすると、フィルタパターン格納メモリ７のアドレス“０１００１００００”，“０１００１０００１”，“０１００１００１０”，“０１００１００１１”に格納されているフィルタ出力値ａ，ｂ，ｃ，ｄが順次読み出され、出力端子９には、図５に示すようなフィルタ出力波形が現れる。

また、シリアルパラレル変換器６から上記したパラレルデータ“００１００”が出力され、遅延時間設定手段４から遅延時間設定信号として遅延時間「２Ｔ／１６周期」を示すビットパターン“１０”が出力されているとすると、フィルタパターン格納メモリ７のアドレス“１０００１００００”，“１０００１０００１”，“１０００１００１０”，“１０００１００１１”に格納されているフィルタ出力値ａ，ｂ，ｃ，ｄが順次読み出され、出力端子９には、図６に示すようなフィルタ出力波形が現れる。

更に、シリアルパラレル変換器６から上記したパラレルデータ“００１００”と同一のパラレルデータが出力され、遅延時間設定手段４から遅延時間設定信号として遅延時間「３Ｔ／１６周期」を示すビットパターン“１１”が出力されているとすると、フィルタパターン格納メモリ７のアドレス“１１００１００００”，“１１００１０００１”，“１１００１００１０”，“１００１００１１”に格納されているフィルタ出力値ａ，ｂ，ｃ，ｄが順次読み出され、出力端子９には、図７に示すようなフィルタ出力波形が現れる。

このように、本実施の形態によれば、遅延時間設定信号のビットパターンを“００”，“０１”，“１０”，“１１”と切り替えることにより、フィルタ出力の入力信号に対する遅延時間を「０周期」，「Ｔ／１６周期」，「２Ｔ／１６周期」，「３Ｔ／１６周期」に切り替えることが可能になる。

本発明にかかるＦＩＲフィルタの実施の形態の構成例を示すブロック図である。遅延時間をＴ／１６ずつずらした４種類のオーバサンプリングクロックを示す図である。フィルタパターン格納メモリ７の内容例を示す図である。遅延時間を「０周期」としたときのフィルタ出力波形を示す図である。遅延時間を「Ｔ／１６周期」としたときのフィルタ出力波形を示す図である。遅延時間を「２Ｔ／１６周期」としたときのフィルタ出力波形を示す図である。遅延時間を「３Ｔ／１６周期」としたときのフィルタ出力波形を示す図である。従来のＦＩＲフィルタの構成例を示すブロック図である。図８のＦＩＲフィルタにおいて、遅延時間を変更可能にした場合の構成例を示すブロック図である。

符号の説明

１…入力端子
２…クロック端子
３…オーバサンプリングクロック端子
４…遅延時間設定手段
５…カウンタ
６…シリアルパラレル変換器
７…フィルタパターン格納メモリ
８…バッファ
９…出力端子

Claims

タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタのフィルタ応答波形データが格納されたフィルタパターン格納メモリであって、ｊビット構成の信号が取り得る各パターン毎に、オーバサンプリング周期の１／２^ｋずつサンプリングタイミングをずらしたフィルタ応答波形データが格納されたフィルタパターン格納メモリと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
ｊビット構成のタップ出力と、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とによって特定されるフィルタ応答波形データを、前記フィルタパターン格納メモリから読み出す読み出し手段とを備えたことを特徴とするＦＩＲフィルタ。
タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタの出力値が格納されたフィルタパターン格納メモリであって、ｊビット構成の信号が取り得る各パターン毎に、位相がオーバサンプリング周期の１／２^ｋずつ異なる２^ｋ種類のオーバサンプリングクロックでサンプリングを行ったときそれぞれのフィルタ出力値が格納されたフィルタパターン格納メモリと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
ｊビット構成のタップ出力と、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とによって特定される、前記フィルタパターン格納メモリに格納されている２^ｉ個のフィルタ出力値を、オーバサンプリング周期で順次読み出す読み出し手段とを備えたことを特徴とするＦＩＲフィルタ。
シリアル入力データのシンボルレートの１／２^ｉの周期のオーバサンプリングクロックをカウントし、ｉビット構成のカウント値を出力するカウンタと、
ｋビット構成の遅延時間設定信号を出力する遅延時間設定手段と、
前記シリアル入力データをｊビット構成のパラレルデータに変換するシリアルパラレル変換器と、
タップ数がｊで且つシンボルレートの１／２^ｉの周期のオーバサンプリングクロックでサンプリングを行うＦＩＲフィルタの出力値が格納されたフィルタパターン格納メモリであって、前記カウンタから出力されるｉビット構成のカウント値と、前記シリアルパラレル変換器から出力されるｊビット構成のパラレルデータと、前記遅延時間設定手段から出力されるｋビット構成の遅延時間設定信号とを連結することにより生成される（ｉ＋ｊ＋ｋ）ビット構成のリードアドレスが入力され、且つ各メモリ領域には、アドレス中のパラレルデータ対応部分のビットパターンについてのフィルタ出力値であって、位相がオーバサンプリング周期の１／２^ｋずつ異なる２^ｋ種類のオーバサンプリングクロックの内の、遅延時間設定信号対応部分によって示される種類のオーバサンプリングクロックでサンプリングを行ったときの、カウント値対応部分のビットパターンによって示されるサンプリングタイミングにおけるフィルタ出力値が格納されたフィルタパターン格納メモリとを備えたことを特徴とするＦＩＲフィルタ。
請求項３記載のＦＩＲフィルタにおいて、
前記カウント値対応部分が最下位ビット側に配置され、前記遅延時間設定信号対応部分が最上位ビット側に配置され、前記パラレルデータ対応部分が前記カウント値対応部分と前記遅延時間設定信号対応部分との間に配置されたことを特徴とするＦＩＲフィルタ。