JP3827207B2

JP3827207B2 - ディジタルフィルタおよび情報通信機器

Info

Publication number: JP3827207B2
Application number: JP2001365242A
Authority: JP
Inventors: 晃宜門田; 泰次神谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2006-09-27
Anticipated expiration: 2021-11-29
Also published as: JP2003168957A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば入力ディジタル信号の信号処理などを行うディジタルフィルタおよびそれを用いた情報通信機器に関する。
【０００２】
【従来の技術】
従来、ディジタルフィルタは、例えば携帯電話などの情報通信機器などに用いられ、入力ディジタル信号に対して波形整形などの所定のディジタル処理を加えるための装置である。このディジタルフィルタはＦＩＲ（Fine Impulse Response）型ディジタルフィルタとＩＩＲ（Infine Impulse Response）型ディジタルフィルタとに大別される。このようなディジタルフィルタの一例として、特開平３−１５９４１３号公報「ディジタルフイルタ」が提案されている。
【０００３】
以下、図９を用いて、特開平３−１５９４１３号公報「ディジタルフイルタ」の構成とその動作について説明する。
【０００４】
図９において、ディジタルフィルタは、８段のＤ型フリップフロップ１０１〜１０８からなる遅延器のシフトレジスタ１１１と、２ビットカウンタ１１２と、所定のディジタルフィルタ係数値を格納している記憶回路のメモリ１１３とを有している。
【０００５】
シフトレジスタ１１１では、先頭のＤ型フリップフロップ１０１の入力端子Ｄｉｎにシンボルデータがシンボルクロックに同期して入力され、このシンボルクロックに同期して、シンボルデータが１ビットづつ順次シフトされかつそれを一時記憶すると共に、順次シフトされた出力信号ｔａｐ１〜ｔａｐ８を出力する。このシンボルクロックとは、Ｄ型フリップフロップ１０１〜１０８の各クロック端子に入力されるクロック信号である。
【０００６】
２ビットカウンタ１１２は、シンボルクロックの周波数の４倍の周波数を持つクロック信号が入力され、クロック信号の入力数を１〜４まで数える動作を周期的に繰り返し、そのカウント数に対応した２ビットのカウント出力信号ｓｅｌを出力する。
【０００７】
メモリ１１３は、各Ｄ型フリップフロップ１０１〜１０８からの出力信号ｔａｐ１〜ｔａｐ８と、カウンタ１１２からの２ビットのカウント出力信号ｓｅｌとが入力され、これらの両出力信号をアドレス信号として、予め計算されて内部に記憶されたフィルタ係数値のディジタルフィルタ出力が順次読み出されるようになっている。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のディジタルフィルタでは、ディジタルフィルタ出力として利用される全フィルタ係数値を、一つのメモリ１１３に格納している。このディジタルフィルタ出力としてのフィルタ係数値は、実際の回路に固定小数点で導き出され、これらの各フィルタ係数値の有効ビット数はそれぞれ同一の有効ビット数ではない。このため、各フィルタ係数値は最も長いデータ長のもの（有効ビット数の多いもの）を基準にして作成されて、メモリ１１３内に格納されている。したがって、ディジタルフィルタを半導体基板上に形成してＩＣ化した場合には、メモリ１１３の半導体基板上での占有面積が増大する。
【０００９】
本発明は、上記事情に鑑みて為されたもので、ディジタルフィルタをＩＣ化した場合の占有面積を削減できるディジタルフィルタおよびそれを用いた情報通信機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のディジタルフィルタは、補間率Ｘ（Ｘは４）のＸ倍補間ＦＩＲ（Fine Impulse Response）型ディジタルフィルタにおいて、入力ディジタル信号をクロック信号によりシフトしつつ該入力ディジタル信号を一時的に保持するデータ保持手段と、該データ保持手段の動作周波数のＮ（Ｎは４）倍で動作するカウンタ手段と、所定のフィルタ係数計算データを記憶していると共に、該データ保持手段の出力信号の一部および該カウンタ手段の出力信号に基づいて所定のフィルタ係数計算データを読出し可能とする第１記憶手段と、該データ保持手段の出力信号の一部以外の出力信号および該カウンタ手段の出力信号に基づいて所定のフィルタ係数計算データを論理出力する論理出力手段と、該第１記憶手段および論理出力手段から出力される各フィルタ係数計算データを加算する加算手段とを備え、必要な全フィルタ係数計算データを有効ビット数の少ないフィルタ係数計算データと有効ビット数の多いフィルタ係数計算データとに分け、該第１記憶手段には該有効ビット数の少ないフィルタ係数計算データを記憶し、該論理出力手段は該有効ビット数の多いフィルタ係数計算データを該所定のフィルタ係数計算データとして論理出力するものであり、そのことにより上記目的が達成される。
【００１１】
また、本発明のディジタルフィルタは、ＦＩＲ（Fine Impulse Response）型ディジタルフィルタにおいて、入力ディジタル信号をクロック信号によりシフトしつつ該入力ディジタル信号を一時的に保持するデータ保持手段と、所定のフィルタ係数計算データを記憶していると共に、該データ保持手段の出力信号の一部に基づいて所定のフィルタ係数計算データを読出し可能とする第１記憶手段と、該データ保持手段の出力信号の一部以外の出力信号に基づいて所定のフィルタ係数計算データを論理出力する論理出力手段と、該第１記憶手段および論理出力手段から出力されるフィルタ係数計算データを加算する加算手段とを備え、必要な全フィルタ係数計算データを有効ビット数の少ないフィルタ係数計算データと有効ビット数の多いフィルタ係数計算データとに分け、該第１記憶手段には該有効ビット数の少ないフィルタ係数計算データを記憶し、該論理出力手段は該有効ビット数の多いフィルタ係数計算データを該所定のフィルタ係数計算データとして論理出力するものであり、そのことにより上記目的が達成される。
【００１２】
さらに、好ましくは、本発明のディジタルフィルタにおいて、前記論理出力手段には、前記有効ビット数の多いフィルタ係数計算データが格納された第２記憶手段が設けられ、前記データ保持手段の出力信号の一部以外の出力信号に基づいて該第２記憶手段を特定し、該特定された第２記憶手段内のフィルタ係数計算データを出力する。
【００１３】
さらに、本発明の情報通信機器は、請求項１〜３の何れかに記載のディジタルフィルタを用いて信号処理する。
【００１４】
上記構成により、以下その作用を説明する。
【００１５】
フィルタ係数出力として利用される全てのフィルタ係数計算データ（以下、単にフィルタ係数値という）を一つの記憶手段内に格納するのではなく、一部のフィルタ係数値を簡単な論理出力手段を用いて論理出力させるので、記憶手段への記憶容量が軽減され、ディジタルフィルタをＩＣ化した場合の占有面積を削減することが可能となって、小型のディジタルフィルタが得られる。
【００１６】
また、他のデータに比べて有効ビット長の長いフィルタ係数値は簡単な論理出力手段を用いて得るようにし、記憶手段内にはこの有効ビット長の長いフィルタ係数値に比べて有効ビット長の短いフィルタ係数データについてのみ記憶するようにすれば、ディジタルフィルタをＩＣ化した場合の占有面積を大幅に削減することが可能となって、小型のディジタルフィルタが得られる。
【００１７】
さらに、本発明のディジタルフィルタが携帯電話などの情報通信機器に容易に適用可能であって、ディジタルフィルタをＩＣ化した場合の占有面積を大幅に削減できる本発明の目的を達成することができる。
【００１８】
【発明の実施の形態】
以下、本発明のディジタルフィルタの実施形態について図面を参照しながら説明する。
【００１９】
図１は、本発明のディジタルフィルタの実施形態における概略構成を示すブロック図である。
【００２０】
図１において、ディジタルフィルタ１は、補間率Ｘ（Ｘは４以上の自然数）のＸ倍補間ＦＩＲ（Fine Impulse Response）型ディジタルフィルタであって、データ保持手段（遅延器〉としてのシフトレジスタ１０と、カウンタ機能を持つカウンタ手段としてのカウンタ２０と、記憶手段（記憶回路）としてのメモリ３０と、論理出力手段としての論理出力回路４０と、加算手段としての加算器５０とを有している。
【００２１】
シフトレジスタ１０は、Ｄ型フリップフロップ１１〜１８が８段に直列接続されており、先頭のＤ型フリップフロップ１１の入力端子Ｄｉｎにシンボルデータの入力ディジタル信号がシンボルクロック信号に同期して入力されることにより、このシンボルクロックに同期して、入力ディジタル信号がそのクロック信号により１ビットづつ順次シフトし一時的に入力ディジタル信号を順次保持する。この場合、シフトレジスタ１０は、図８に示すように、順次シフトされた出力信号ｔａｐ１〜ｔａｐ８を出力する。
【００２２】
カウンタ２０は、シフトレジスタ１０の動作周波数（シンボルクロック信号の周波数）のＮ（Ｎは２以上の整数、ここでは４）倍の周波数を持つクロック信号が入力され、図８に示すように、クロック信号の入力数を１〜４まで数える動作を周期的に繰り返し、そのカウント数を２ビットのカウント出力信号ｓｅｌとして出力する。
【００２３】
メモリ３０は、図６の入出力関係図に示すように、予め所定のフィルタ係数値を記憶すると共に、シフトレジスタ１０の出力信号ｔａｐ１〜８の一部（本実施形態ではｔａｐ１〜３，ｔａｐ６〜８）およびカウンタ２０の出力信号ｓｅｌをアドレス信号とし、このアドレス信号に基づいて所定のフィルタ係数値を読み出してメモリ出力信号Ｍｏｕｔとして出力する。メモリ３０には、全フィルタ係数値のうち、比較的有効ビット長の長い（桁数の大きい）フィルタ係数値群以外の比較的有効ビット長の短い（桁数の小さい）フィルタ係数値群を予め記憶しておく。このメモリ３０はカウンタ２０にてアドレス制御を行う。
【００２４】
論理出力回路４０は、図７の入出力関係図に示すように、シフトレジスタ１０からの出力信号ｔａｐ１〜８のうち、他の出力信号ｔａｐ４，５と、カウンタ２０の出力信号ｓｅｌとに基づいて、比較的有効ビット長の長い（桁数の大きい）フィルタ係数値を順次を論理出力信号Ｌｏｕｔとして出力する。
【００２５】
この場合、論理出力回路４０には、比較的有効ビット長の長い（桁数の大きい）フィルタ係数値が格納された簡単な記憶手段（記憶回路）が設けられているが、この記憶手段は、メモリ３０のように、大量の情報からアドレスに応じた情報を読み出すメモリ読出機能を有するものではない。出力信号ｔａｐ４，５と２ビットのカウント出力信号ｓｅｌとに基づいて記憶手段を特定し、その記憶手段内のフィルタ係数値を出力するようにしている。この観点から、論理出力回路４０もカウンタ２０にてアドレス制御されているものとすることができる。また、論理出力回路４０は乗算回路を用いていないので、劣化の少ないフィルタ係数値を得ることができる。
【００２６】
加算器５０は、図８の入出力関係図に示すように、メモリ３０からの出力信号Ｍｏｕｔと論理出力回路４０からの出力信号Ｌｏｕｔとを順次加算した一連のデータ出力信号Ｄｏｕｔを出力する。
【００２７】
上記構成により、その動作を、基本動作原理から説明する。
【００２８】
まず、ディジタルフィルタ１は、ゼロレベルのデータを補間する機能を持つ補間率Ｘが「４」のＸ倍補間ＦＩＲ（Fine Impulse Response）型ディジタルフィルタ（４倍ゼロ補間フィルタ）である。この４倍ゼロ補間フィルタは、インパルス成分を有するディジタル信号を入力とし、４倍のゼロ内挿補間処理を行い、４倍補間信号を得る。この４倍補間信号に対して積和演算を施すことによってディジタルフィルタのデータ出力信号ｏｕｔを得るようにしている。
【００２９】
本実施形態では、シシボルクロックに同期して「１」または「-１」のシンボルデータが入力され、シンボルデータ間に３つのゼロデータが内挿される。これによりデータ数が４倍になり、ディジタルフィルタ１におけるシフトレジスタ１０のデータ転送周期も４倍とする。
【００３０】
ここで、例えば「０，０，０，１」または「０，０，０，-１」のシリアルデータがシフトレジスタの入力端子Ｄｉｎに順次入力した場合を考える。このシリアルデータがシフトレジスタ１０内を順次シフトされて行く転送状態と、それに対応したフィルタ出力信号とを図２を用いて説明する。
【００３１】
図２は、本発明の基本動作原理と比較説明するための動作原理図である。図２において、ディジタルフィルタが、各段の記憶素子が直列に接続されたシフトレジスタ３０１〜３０４と、ディジタルフィルタ係数値ｈ１〜ｈ４のそれぞれを記憶する記憶回路３１１〜３１４と、乗算器３２１〜３２４と、加算器３３１とを有し、シフトレジスタ３０１〜３０４内では、転送クロック信号に同期してデータ「１」（図２の左側の４つの回路図）またはデータ「-１」（図２の右側の４つの回路図）が所定時間（転送クロック信号の周期）毎に一段づつシフトされ、シフトレジスタ３０１〜３０４からの各出力信号と記憶回路３１１〜３１４からの各出力信号とが乗算器３２１〜３２４でそれぞれ乗算された後に、状態Ｉ〜ＩＶのように、加算器３３１からの出力値はディジタルフィルタ係数値ｈ１〜ｈ４またはディジタルフィルタ係数値-ｈ１〜-ｈ４がデータ出力信号ｏｕｔとして順次出力される。
【００３２】
このとき、乗算器３２１〜３２４の４つの出力端子のうち一つの出力端子で、ディジタルフィルタ係数値ｈ１〜ｈ４の何れかに対応する出力信号が出力され、他の３端子では全てゼロレベルのデータが出力されている。図２では、シフトレジスタ３０１〜３０４の部分は、データ「１」または「-１」を時分割方式で順次分配し、データが分配されていない他の端子はゼロレベル固定という動作を行っているものと見なすことができる。
【００３３】
この点に着目し、本実施形態では、図３にて後述する２ビットカウンタ４０２を使用することにより、図２の回路と等価な機能を実現することができる。つまり、図３において、一つの記憶素子のＤ型フリップフロップ４０１にはデータ「１」が保持される。２ビットカウンタ４０２は、入力データの４倍のスピードでカウントし、Ｄ型フリップフロップ４０１からの出力信号Ｑと２ビットカウンタ４０２からの出力信号ｓｅｌとの合計３ビットの入力信号に応じて、図４に示すようなデータ出力信号ｏｕｔとして、例えばディジタルフィルタ係数値ｈ１〜ｈ４または -ｈ１〜-ｈ４を順次出力できる。これによって、図３の回路では、図２の回路と等価な信号処理を実現できる。
【００３４】
図３の回路では、シフトレジスタの段数は１段で図２の回路の１／４となっており、回路規模の大幅な簡素化が達成されている。また、４倍補間を行うにもかかわらず、シフトレジスタの動作周波数を４倍にする必要がなく、消費電力の低減化も図ることができる。また、図３のディジタルフィルタでは、図２のディジタルフィルタの記憶回路３１１〜３１４、乗算器３２１〜３２４および加算器３３１の代わりに、予め記憶されたディジタルフィルタ係数の計算値（フィルタ係数計算データ）を直に記憶回路４０３（メモリ）からデータ出力信号ｏｕｔとして読み出す構成となっている。
【００３５】
ここで、図１のディジタルフィルタ１のフィルタ係数値に着目すると、図５のように、中央部のフィルタ係数値のデータは両端部のフィルタ係数値のデータに比べ大きな値、つまり有効ビット長の長い値（桁数の多い値）になっている。フィルタ係数値の全てを用いてフィルタ出力を計算すると、メモリ３０に多量の記憶容量が必要になる。このため、本実施形態では、図５におけるフィルタ係数値の中央位置（フィルタ係数の値の高い部分）の計算結果は、簡単な論理出力回路４０を用いてその記憶部から出力させ、フィルタ係数値の両端部分（フィルタ係数の値の低い部分）の計算結果はメモリ３０内に格納し、メモリ３０からのメモリ出力信号Ｍｏｕｔと論理出力回路４０からの論理出力信号Ｌｏｕｔとを加算器５０にて順次加算することにより、一連の所定のフィルタ係数値をデータ出力信号Ｄｏｕｔとして順次得ることができる。
【００３６】
以上により、図１のメモリ３０の入出力関係を示す真理値表を図６に、論理出力回路４０の入出力関係を示す真理値表を図７に、これらを加算したディジタルフィルタ１の入出力関係を示す真理値表を図８に示している。このようにして、メモリ３０に記憶させる値の大きいディジタルフィルタ係数値を、簡単な論理出力回路４０から得ることにより、ディジタルフィルタ１全体の回路規模が小さく、かつ乗算回路を用いていないので劣化のない所定ディジタル出力のディジタルフィルタ係数値を得ることができる。
【００３７】
以上により、フィルタ係数値出力として利用される全てのデータを一つのメモリ３０内に格納するのではなく、他のデータに比べて有効ビット長の長いフィルタ係数値は簡単な論理出力回路４０を用いて出力するようにし、メモリ３０内にはこの有効ビット長の長いフィルタ係数値に比べて有効ビット長の短いフィルタ係数値についてのみ記憶する。このため、ディジタルフィルタ１をＩＣ化した場合の占有面積を大幅に削減することができて、ディジタルフィルタ１を小型化することができる。
【００３８】
また、ディジタルフィルタ１は、２値の入力ディジタル信号、タップ数ｍのＸ倍補間ＦＩＲ型ディジタルフィルタと同等のフィルタ出力を得ることができ、従来（２^m/X×Ｎ）語の大容量の記憶規模を必要としていたが、桁数の多い係数値以外の桁数の少ない係数値の有効ビット幅のみ記憶するので、２^m/X×（Ｎ−削減ビット数）語となり、回路規模の大幅な削減を行うことができる。
【００３９】
なお、上記実施形態では、カウンタ２０を用いてメモリ制御をしたが、カウンタ２０を用いない場合も本発明の効果である回路規模の削減を行うことができる。即ち、その一例として、ディジタルフィルタ１Ａは、ＦＩＲ（Fine Impulse Response）型ディジタルフィルタにおいて、入力ディジタル信号をクロック信号によりシフトしつつ一時的に入力ディジタル信号を保持するシフトレジスタ１０（データ保持手段）と、所定のフィルタ係数値を記憶していると共に、シフトレジスタ１０の出力信号の一部（ｔａｐ１〜３，ｔａｐ６〜８）に基づいて所定のフィルタ係数値を読出し可能とするメモリ３１（記憶手段）と、シフトレジスタ１０の出力信号の一部以外の出力信号（ｔａｐ４，５）に基づいて所定のフィルタ係数値を論理出力する論理出力回路４１（論理出力手段）と、メモリ３１および論理出力回路４１から出力されるフィルタ係数値を加算する加算器５０（加算手段）とを備えていてもよい。この場合、シフトレジスタ１０への入力ディジタル信号の所定倍のクロック周波数でシフトレジスタ１０を駆動し、シフトレジスタ１０からの出力信号ｔａｐをアドレスとして、予め記憶された所定のフィルタ係数値をメモリ３１および論理出力回路４１から読み出すものである。
【００４０】
また、上記実施形態では、特に説明しなかったが、本発明のディジタルフィルタは、ディジタル情報分野、情報通信機器の特に携帯電話装置の送受信部において、送受信信号の信号処理に用いられる。この場合にもＩＣ化した場合の占有面積を大幅に削減できる本発明の効果を奏する。
【００４１】
さらに、本発明のディジタルフィルタ１において、上記メモリ３０を複数に分割、例えば２分割した第１および第２メモリとすることも可能である。この場合には、シフトレジスタ１０からの出力信号ｔａｐ１〜３と２ビットカウンタ出力ｓｅｌを第１メモリの入力とし、シフトレジスタ１０からの出力信号ｔａｐ６〜８と２ビットカウンタ出力ｓｅｌを第２メモリの入力とし、シフトレジスタ１０からの出力信号ｔａｐ４，５と２ビットカウンタ出力ｓｅｌを論理出力回路４０の入力として、第１および第２メモリと論理出力回路４０の各出力信号を加算器５０にて加算するように構成することも可能である。
【００４２】
【発明の効果】
以上により、本発明によれば、フィルタ係数出力として利用される全てのフィルタ係数値を一つの記憶手段内に格納するのではなく、一部のフィルタ係数値を簡単な論理出力手段を用いて論理出力させるため、記憶手段への記憶容量を軽減でき、ディジタルフィルタをＩＣ化した場合の占有面積を削減することができて、小型のディジタルフィルタを得ることができる。
【００４３】
また、他のデータに比べて有効ビット長の長いフィルタ係数データは簡単な論理出力手段を用いて得るようにし、記憶手段内にはこの有効ビット長の長いフィルタ係数データに比べて有効ビット長の短いフィルタ係数データについてのみ記憶するようにすれば、ディジタルフィルタをＩＣ化した場合の占有面積を大幅に削減することができて、小型のディジタルフィルタを得ることができる。
【００４４】
さらに、本発明のディジタルフィルタを携帯電話などの情報通信機器に容易に適用でき、この場合にもＩＣ化した場合の占有面積を大幅に削減できる本発明の目的を達成することができる。
【図面の簡単な説明】
【図１】本発明のディジタルフィルタの実施形態の概略構成を示すブロック図である。
【図２】本発明の基本動作原理と比較説明するための動作原理図である。
【図３】本発明のディジタルフィルタで用いるアドレス制御動作を説明するためのブロック図である。
【図４】図３のディジタルフィルタにおけるディジタルフィルタ係数列の構成を示す図である。
【図５】ディジタルフィルタ係数の値のばらつきを示す図である。
【図６】図１のメモリの入出力関係を示す図である。
【図７】図１の論理出力回路の入出力関係を示す図である。
【図８】図１のディジタルフィルタの入出力関係を示す図である。
【図９】従来のディジタルフィルタの概略構成を示すブロック図である
【図１０】本発明のディジタルフィルタの別の実施形態の概略構成を示すブロック図である。
【符号の説明】
１，１Ａディジタルフィルタ
１０シフトレジスタ
ｌ１〜１８Ｄ型フリップフロップ
２０カウンタ
３０，３１メモリ
４０，４１論理出力回路
５０加算器

Claims

補間率Ｘ（Ｘは４）のＸ倍補間ＦＩＲ（Fine Impulse Response）型ディジタルフィルタにおいて、
入力ディジタル信号をクロック信号によりシフトしつつ該入力ディジタル信号を一時的に保持するデータ保持手段と、
該データ保持手段の動作周波数のＮ（Ｎは４）倍で動作するカウンタ手段と、
所定のフィルタ係数計算データを記憶していると共に、該データ保持手段の出力信号の一部および該カウンタ手段の出力信号に基づいて所定のフィルタ係数計算データを読出し可能とする第１記憶手段と、
該データ保持手段の出力信号の一部以外の出力信号および該カウンタ手段の出力信号に基づいて所定のフィルタ係数計算データを論理出力する論理出力手段と、
該第１記憶手段および論理出力手段から出力される各フィルタ係数計算データを加算する加算手段とを備え、
必要な全フィルタ係数計算データを有効ビット数の少ないフィルタ係数計算データと有効ビット数の多いフィルタ係数計算データとに分け、該第１記憶手段には該有効ビット数の少ないフィルタ係数計算データを記憶し、該論理出力手段は該有効ビット数の多いフィルタ係数計算データを該所定のフィルタ係数計算データとして論理出力するディジタルフィルタ。
ＦＩＲ（Fine Impulse Response）型ディジタルフィルタにおいて、
入力ディジタル信号をクロック信号によりシフトしつつ該入力ディジタル信号を一時的に保持するデータ保持手段と、
所定のフィルタ係数計算データを記憶していると共に、該データ保持手段の出力信号の一部に基づいて所定のフィルタ係数計算データを読出し可能とする第１記憶手段と、
該データ保持手段の出力信号の一部以外の出力信号に基づいて所定のフィルタ係数計算データを論理出力する論理出力手段と、
該第１記憶手段および論理出力手段から出力されるフィルタ係数計算データを加算する加算手段とを備え、
必要な全フィルタ係数計算データを有効ビット数の少ないフィルタ係数計算データと有効ビット数の多いフィルタ係数計算データとに分け、該第１記憶手段には該有効ビット数の少ないフィルタ係数計算データを記憶し、該論理出力手段は該有効ビット数の多いフィルタ係数計算データを該所定のフィルタ係数計算データとして論理出力するディジタルフィルタ。
前記論理出力手段には、前記有効ビット数の多いフィルタ係数計算データが格納された第２記憶手段が設けられ、前記データ保持手段の出力信号の一部以外の出力信号に基づいて該第２記憶手段を特定し、該特定された第２記憶手段内のフィルタ係数計算データを出力する請求項１または２に記載のディジタルフィルタ。
請求項１〜３の何れかに記載のディジタルフィルタを用いて信号処理する情報通信機器。