JP2003168957A - ディジタルフィルタおよび情報通信機器 - Google Patents

Abstract

(57)【要約】 【課題】ディジタルフィルタをＩＣ化した場合の占有面
積を削減する。 【解決手段】フィルタ係数出力として利用される全ての
データを一つのメモリ３０内に格納するのではなく、他
のデータに比べて有効ビット長の長いフィルタ係数デー
タは簡単な論理出力回路４０を用いて得るようにし、メ
モリ３０内にはこの有効ビット長の長いフィルタ係数デ
ータに比べて有効ビット長の短いフィルタ係数データに
ついてのみ記憶するようにしたので、ディジタルフィル
タ１をＩＣ化した場合の占有面積を大幅に削減すること
が可能となって、小型のディジタルフィルタ１が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば入力ディジ
タル信号の信号処理などを行うディジタルフィルタおよ
びそれを用いた情報通信機器に関する。

【０００２】

【従来の技術】従来、ディジタルフィルタは、例えば携
帯電話などの情報通信機器などに用いられ、入力ディジ
タル信号に対して波形整形などの所定のディジタル処理
を加えるための装置である。このディジタルフィルタは
ＦＩＲ（Fine Impulse Response）型ディジタルフィル
タとＩＩＲ（Infine Impulse Response）型ディジタル
フィルタとに大別される。このようなディジタルフィル
タの一例として、特開平３−１５９４１３号公報「ディ
ジタル フイルタ」が提案されている。

【０００３】以下、図９を用いて、特開平３−１５９４
１３号公報「ディジタル フイルタ」の構成とその動作
について説明する。

【０００４】図９において、ディジタルフィルタは、８
段のＤ型フリップフロップ１０１〜１０８からなる遅延
器のシフトレジスタ１１１と、２ビットカウンタ１１２
と、所定のディジタルフィルタ係数値を格納している記
憶回路のメモリ１１３とを有している。

【０００５】シフトレジスタ１１１では、先頭のＤ型フ
リップフロップ１０１の入力端子Ｄｉｎにシンボルデー
タがシンボルクロックに同期して入力され、このシンボ
ルクロックに同期して、シンボルデータが１ビットづつ
順次シフトされかつそれを一時記憶すると共に、順次シ
フトされた出力信号ｔａｐ１〜ｔａｐ８を出力する。こ
のシンボルクロックとは、Ｄ型フリップフロップ１０１
〜１０８の各クロック端子に入力されるクロック信号で
ある。

【０００６】２ビットカウンタ１１２は、シンボルクロ
ックの周波数の４倍の周波数を持つクロック信号が入力
され、クロック信号の入力数を１〜４まで数える動作を
周期的に繰り返し、そのカウント数に対応した２ビット
のカウント出力信号ｓｅｌを出力する。

【０００７】メモリ１１３は、各Ｄ型フリップフロップ
１０１〜１０８からの出力信号ｔａｐ１〜ｔａｐ８と、
カウンタ１１２からの２ビットのカウント出力信号ｓｅ
ｌとが入力され、これらの両出力信号をアドレス信号と
して、予め計算されて内部に記憶されたフィルタ係数値
のディジタルフィルタ出力が順次読み出されるようにな
っている。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
ディジタルフィルタでは、ディジタルフィルタ出力とし
て利用される全フィルタ係数値を、一つのメモリ１１３
に格納している。このディジタルフィルタ出力としての
フィルタ係数値は、実際の回路に固定小数点で導き出さ
れ、これらの各フィルタ係数値の有効ビット数はそれぞ
れ同一の有効ビット数ではない。このため、各フィルタ
係数値は最も長いデータ長のもの（有効ビット数の多い
もの）を基準にして作成されて、メモリ１１３内に格納
されている。したがって、ディジタルフィルタを半導体
基板上に形成してＩＣ化した場合には、メモリ１１３の
半導体基板上での占有面積が増大する。

【０００９】本発明は、上記事情に鑑みて為されたもの
で、ディジタルフィルタをＩＣ化した場合の占有面積を
削減できるディジタルフィルタおよびそれを用いた情報
通信機器を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のディジタルフィ
ルタは、補間率Ｘ（Ｘは４以上の自然数）のＸ倍補間Ｆ
ＩＲ（Fine Impulse Response）型ディジタルフィルタ
において、入力ディジタル信号をクロック信号によりシ
フトしつつ入力ディジタル信号を一時的に保持するデー
タ保持手段と、このデータ保持手段の動作周波数のＮ
（Ｎは２以上の整数）倍で動作するカウンタ手段と、所
定のフィルタ係数値を記憶していると共に、該データ保
持手段の出力信号の一部およびカウンタ手段の出力信号
に基づいて所定のフィルタ係数値を読出し可能とする記
憶手段と、データ保持手段の出力信号の一部以外の出力
信号およびカウンタ手段の出力信号に基づいて所定のフ
ィルタ係数値を論理出力する論理出力手段と、記憶手段
および論理出力手段から出力されるフィルタ係数値を加
算する加算手段とを備えたものであり、そのことにより
上記目的が達成される。

【００１１】また、本発明のディジタルフィルタは、Ｆ
ＩＲ（Fine Impulse Response）型ディジタルフィルタ
において、入力ディジタル信号をクロック信号によりシ
フトしつつ入力ディジタル信号を一時的に保持するデー
タ保持手段と、所定のフィルタ係数値を記憶していると
共に、データ保持手段の出力信号の一部に基づいて所定
のフィルタ係数値を読出し可能とする記憶手段と、デー
タ保持手段の出力信号の一部以外の出力信号に基づいて
所定のフィルタ係数値を論理出力する論理出力手段と、
記憶手段および論理出力手段から出力されるフィルタ係
数を加算する加算手段とを備えたものであり、そのこと
により上記目的が達成される。

【００１２】さらに、好ましくは、本発明のディジタル
フィルタにおいて、必要な全フィルタ係数値を有効ビッ
ト数の少ないフィルタ係数値と有効ビット数の多いフィ
ルタ係数値とに分け、記憶手段には有効ビット数の少な
いフィルタ係数値を記憶し、論理出力手段は有効ビット
数の多いフィルタ係数値を論理出力する。

【００１３】さらに、本発明の情報通信機器は、請求項
１〜３の何れかに記載のディジタルフィルタを用いて信
号処理する。

【００１４】上記構成により、以下その作用を説明す
る。

【００１５】フィルタ係数出力として利用される全ての
フィルタ係数値を一つの記憶手段内に格納するのではな
く、一部のフィルタ係数値を簡単な論理出力手段を用い
て論理出力させるので、記憶手段への記憶容量が軽減さ
れ、ディジタルフィルタをＩＣ化した場合の占有面積を
削減することが可能となって、小型のディジタルフィル
タが得られる。

【００１６】また、他のデータに比べて有効ビット長の
長いフィルタ係数値は簡単な論理出力手段を用いて得る
ようにし、記憶手段内にはこの有効ビット長の長いフィ
ルタ係数値に比べて有効ビット長の短いフィルタ係数デ
ータについてのみ記憶するようにすれば、ディジタルフ
ィルタをＩＣ化した場合の占有面積を大幅に削減するこ
とが可能となって、小型のディジタルフィルタが得られ
る。

【００１７】さらに、本発明のディジタルフィルタが携
帯電話などの情報通信機器に容易に適用可能であって、
ディジタルフィルタをＩＣ化した場合の占有面積を大幅
に削減できる本発明の目的を達成することができる。

【００１８】

【発明の実施の形態】以下、本発明のディジタルフィル
タの実施形態について図面を参照しながら説明する。

【００１９】図１は、本発明のディジタルフィルタの実
施形態における概略構成を示すブロック図である。

【００２０】図１において、ディジタルフィルタ１は、
補間率Ｘ（Ｘは４以上の自然数）のＸ倍補間ＦＩＲ（Fi
ne Impulse Response）型ディジタルフィルタであっ
て、データ保持手段（遅延器〉としてのシフトレジスタ
１０と、カウンタ機能を持つカウンタ手段としてのカウ
ンタ２０と、記憶手段（記憶回路）としてのメモリ３０
と、論理出力手段としての論理出力回路４０と、加算手
段としての加算器５０とを有している。

【００２１】シフトレジスタ１０は、Ｄ型フリップフロ
ップ１１〜１８が８段に直列接続されており、先頭のＤ
型フリップフロップ１１の入力端子Ｄｉｎにシンボルデ
ータの入力ディジタル信号がシンボルクロック信号に同
期して入力されることにより、このシンボルクロックに
同期して、入力ディジタル信号がそのクロック信号によ
り１ビットづつ順次シフトし一時的に入力ディジタル信
号を順次保持する。この場合、シフトレジスタ１０は、
図８に示すように、順次シフトされた出力信号ｔａｐ１
〜ｔａｐ８を出力する。

【００２２】カウンタ２０は、シフトレジスタ１０の動
作周波数（シンボルクロック信号の周波数）のＮ（Ｎは
２以上の整数、ここでは４）倍の周波数を持つクロック
信号が入力され、図８に示すように、クロック信号の入
力数を１〜４まで数える動作を周期的に繰り返し、その
カウント数を２ビットのカウント出力信号ｓｅｌとして
出力する。

【００２３】メモリ３０は、図６の入出力関係図に示す
ように、予め所定のフィルタ係数値を記憶すると共に、
シフトレジスタ１０の出力信号ｔａｐ１〜８の一部（本
実施形態ではｔａｐ１〜３，ｔａｐ６〜８）およびカウ
ンタ２０の出力信号ｓｅｌをアドレス信号とし、このア
ドレス信号に基づいて所定のフィルタ係数値を読み出し
てメモリ出力信号Ｍｏｕｔとして出力する。メモリ３０
には、全フィルタ係数値のうち、比較的有効ビット長の
長い（桁数の大きい）フィルタ係数値群以外の比較的有
効ビット長の短い（桁数の小さい）フィルタ係数値群を
予め記憶しておく。このメモリ３０はカウンタ２０にて
アドレス制御を行う。

【００２４】論理出力回路４０は、図７の入出力関係図
に示すように、シフトレジスタ１０からの出力信号ｔａ
ｐ１〜８のうち、他の出力信号ｔａｐ４，５と、カウン
タ２０の出力信号ｓｅｌとに基づいて、比較的有効ビッ
ト長の長い（桁数の大きい）フィルタ係数値を順次を論
理出力信号Ｌｏｕｔとして出力する。

【００２５】この場合、論理出力回路４０には、比較的
有効ビット長の長い（桁数の大きい）フィルタ係数値が
格納された簡単な記憶手段（記憶回路）が設けられてい
るが、この記憶手段は、メモリ３０のように、大量の情
報からアドレスに応じた情報を読み出すメモリ読出機能
を有するものではない。出力信号ｔａｐ４，５と２ビッ
トのカウント出力信号ｓｅｌとに基づいて記憶手段を特
定し、その記憶手段内のフィルタ係数値を出力するよう
にしている。この観点から、論理出力回路４０もカウン
タ２０にてアドレス制御されているものとすることがで
きる。また、論理出力回路４０は乗算回路を用いていな
いので、劣化の少ないフィルタ係数値を得ることができ
る。

【００２６】加算器５０は、図８の入出力関係図に示す
ように、メモリ３０からの出力信号Ｍｏｕｔと論理出力
回路４０からの出力信号Ｌｏｕｔとを順次加算した一連
のデータ出力信号Ｄｏｕｔを出力する。

【００２７】上記構成により、その動作を、基本動作原
理から説明する。

【００２８】まず、ディジタルフィルタ１は、ゼロレベ
ルのデータを補間する機能を持つ補間率Ｘが「４」のＸ
倍補間ＦＩＲ（Fine Impulse Response）型ディジタル
フィルタ（４倍ゼロ補間フィルタ）である。この４倍ゼ
ロ補間フィルタは、インパルス成分を有するディジタル
信号を入力とし、４倍のゼロ内挿補間処理を行い、４倍
補間信号を得る。この４倍補間信号に対して積和演算を
施すことによってディジタルフィルタのデータ出力信号
ｏｕｔを得るようにしている。

【００２９】本実施形態では、シシボルクロックに同期
して「１」または「-１」のシンボルデータが入力さ
れ、シンボルデータ間に３つのゼロデータが内挿され
る。これによりデータ数が４倍になり、ディジタルフィ
ルタ１におけるシフトレジスタ１０のデータ転送周期も
４倍とする。

【００３０】ここで、例えば「０，０，０，１」または
「０，０，０，-１」のシリアルデータがシフトレジス
タの入力端子Ｄｉｎに順次入力した場合を考える。この
シリアルデータがシフトレジスタ１０内を順次シフトさ
れて行く転送状態と、それに対応したフィルタ出力信号
とを図２を用いて説明する。

【００３１】図２は、本発明の基本動作原理と比較説明
するための動作原理図である。図２において、ディジタ
ルフィルタが、各段の記憶素子が直列に接続されたシフ
トレジスタ３０１〜３０４と、ディジタルフィルタ係数
値ｈ１〜ｈ４のそれぞれを記憶する記憶回路３１１〜３
１４と、乗算器３２１〜３２４と、加算器３３１とを有
し、シフトレジスタ３０１〜３０４内では、転送クロッ
ク信号に同期してデータ「１」（図２の左側の４つの回
路図）またはデータ「-１」（図２の右側の４つの回路
図）が所定時間（転送クロック信号の周期）毎に一段づ
つシフトされ、シフトレジスタ３０１〜３０４からの各
出力信号と記憶回路３１１〜３１４からの各出力信号と
が乗算器３２１〜３２４でそれぞれ乗算された後に、状
態Ｉ〜ＩＶのように、加算器３３１からの出力値はディ
ジタルフィルタ係数値ｈ１〜ｈ４またはディジタルフィ
ルタ係数値-ｈ１〜-ｈ４がデータ出力信号ｏｕｔとして
順次出力される。

【００３２】このとき、乗算器３２１〜３２４の４つの
出力端子のうち一つの出力端子で、ディジタルフィルタ
係数値ｈ１〜ｈ４の何れかに対応する出力信号が出力さ
れ、他の３端子では全てゼロレベルのデータが出力され
ている。図２では、シフトレジスタ３０１〜３０４の部
分は、データ「１」または「-１」を時分割方式で順次
分配し、データが分配されていない他の端子はゼロレベ
ル固定という動作を行っているものと見なすことができ
る。

【００３３】この点に着目し、本実施形態では、図３に
て後述する２ビットカウンタ４０２を使用することによ
り、図２の回路と等価な機能を実現することができる。
つまり、図３において、一つの記憶素子のＤ型フリップ
フロップ４０１にはデータ「１」が保持される。２ビッ
トカウンタ４０２は、入力データの４倍のスピードでカ
ウントし、Ｄ型フリップフロップ４０１からの出力信号
Ｑと２ビットカウンタ４０２からの出力信号ｓｅｌとの
合計３ビットの入力信号に応じて、図４に示すようなデ
ータ出力信号ｏｕｔとして、例えばディジタルフィルタ
係数値ｈ１〜ｈ４または -ｈ１〜-ｈ４を順次出力でき
る。これによって、図３の回路では、図２の回路と等価
な信号処理を実現できる。

【００３４】図３の回路では、シフトレジスタの段数は
１段で図２の回路の１／４となっており、回路規模の大
幅な簡素化が達成されている。また、４倍補間を行うに
もかかわらず、シフトレジスタの動作周波数を４倍にす
る必要がなく、消費電力の低減化も図ることができる。
また、図３のディジタルフィルタでは、図２のディジタ
ルフィルタの記憶回路３１１〜３１４、乗算器３２１〜
３２４および加算器３３１の代わりに、予め記憶された
ディジタルフィルタ係数の計算値を直に記憶回路４０３
（メモリ）からデータ出力信号ｏｕｔとして読み出す構
成となっている。

【００３５】ここで、図１のディジタルフィルタ１のフ
ィルタ係数値に着目すると、図５のように、中央部のフ
ィルタ係数値のデータは両端部のフィルタ係数値のデー
タに比べ大きな値、つまり有効ビット長の長い値（桁数
の多い値）になっている。フィルタ係数値の全てを用い
てフィルタ出力を計算すると、メモリ３０に多量の記憶
容量が必要になる。このため、本実施形態では、図５に
おけるフィルタ係数値の中央位置（フィルタ係数の値の
高い部分）の計算結果は、簡単な論理出力回路４０を用
いてその記憶部から出力させ、フィルタ係数値の両端部
分（フィルタ係数の値の低い部分）の計算結果はメモリ
３０内に格納し、メモリ３０からのメモリ出力信号Ｍｏ
ｕｔと論理出力回路４０からの論理出力信号Ｌｏｕｔと
を加算器５０にて順次加算することにより、一連の所定
のフィルタ係数値をデータ出力信号Ｄｏｕｔとして順次
得ることができる。

【００３６】以上により、図１のメモリ３０の入出力関
係を示す真理値表を図６に、論理出力回路４０の入出力
関係を示す真理値表を図７に、これらを加算したディジ
タルフィルタ１の入出力関係を示す真理値表を図８に示
している。このようにして、メモリ３０に記憶させる値
の大きいディジタルフィルタ係数値を、簡単な論理出力
回路４０から得ることにより、ディジタルフィルタ１全
体の回路規模が小さく、かつ乗算回路を用いていないの
で劣化のない所定ディジタル出力のディジタルフィルタ
係数値を得ることができる。

【００３７】以上により、フィルタ係数値出力として利
用される全てのデータを一つのメモリ３０内に格納する
のではなく、他のデータに比べて有効ビット長の長いフ
ィルタ係数値は簡単な論理出力回路４０を用いて出力す
るようにし、メモリ３０内にはこの有効ビット長の長い
フィルタ係数値に比べて有効ビット長の短いフィルタ係
数値についてのみ記憶する。このため、ディジタルフィ
ルタ１をＩＣ化した場合の占有面積を大幅に削減するこ
とができて、ディジタルフィルタ１を小型化することが
できる。

【００３８】また、ディジタルフィルタ１は、２値の入
力ディジタル信号、タップ数ｍのＸ倍補間ＦＩＲ型ディ
ジタルフィルタと同等のフィルタ出力を得ることがで
き、従来（２^m/X×Ｎ）語の大容量の記憶規模を必要と
していたが、桁数の多い係数値以外の桁数の少ない係数
値の有効ビット幅のみ記憶するので、２^m/X×（Ｎ−削
減ビット数）語となり、回路規模の大幅な削減を行うこ
とができる。

【００３９】なお、上記実施形態では、カウンタ２０を
用いてメモリ制御をしたが、カウンタ２０を用いない場
合も本発明の効果である回路規模の削減を行うことがで
きる。即ち、その一例として、ディジタルフィルタ１Ａ
は、ＦＩＲ（Fine Impulse Response）型ディジタルフ
ィルタにおいて、入力ディジタル信号をクロック信号に
よりシフトしつつ一時的に入力ディジタル信号を保持す
るシフトレジスタ１０（データ保持手段）と、所定のフ
ィルタ係数値を記憶していると共に、シフトレジスタ１
０の出力信号の一部（ｔａｐ１〜３，ｔａｐ６〜８）に
基づいて所定のフィルタ係数値を読出し可能とするメモ
リ３１（記憶手段）と、シフトレジスタ１０の出力信号
の一部以外の出力信号（ｔａｐ４，５）に基づいて所定
のフィルタ係数値を論理出力する論理出力回路４１（論
理出力手段）と、メモリ３１および論理出力回路４１か
ら出力されるフィルタ係数値を加算する加算器５０（加
算手段）とを備えていてもよい。この場合、シフトレジ
スタ１０への入力ディジタル信号の所定倍のクロック周
波数でシフトレジスタ１０を駆動し、シフトレジスタ１
０からの出力信号ｔａｐをアドレスとして、予め記憶さ
れた所定のフィルタ係数値をメモリ３１および論理出力
回路４１から読み出すものである。

【００４０】また、上記実施形態では、特に説明しなか
ったが、本発明のディジタルフィルタは、ディジタル情
報分野、情報通信機器の特に携帯電話装置の送受信部に
おいて、送受信信号の信号処理に用いられる。この場合
にもＩＣ化した場合の占有面積を大幅に削減できる本発
明の効果を奏する。

【００４１】さらに、本発明のディジタルフィルタ１に
おいて、上記メモリ３０を複数に分割、例えば２分割し
た第１および第２メモリとすることも可能である。この
場合には、シフトレジスタ１０からの出力信号ｔａｐ１
〜３と２ビットカウンタ出力ｓｅｌを第１メモリの入力
とし、シフトレジスタ１０からの出力信号ｔａｐ６〜８
と２ビットカウンタ出力ｓｅｌを第２メモリの入力と
し、シフトレジスタ１０からの出力信号ｔａｐ４，５と
２ビットカウンタ出力ｓｅｌを論理出力回路４０の入力
として、第１および第２メモリと論理出力回路４０の各
出力信号を加算器５０にて加算するように構成すること
も可能である。

【００４２】

【発明の効果】以上により、本発明によれば、フィルタ
係数出力として利用される全てのフィルタ係数値を一つ
の記憶手段内に格納するのではなく、一部のフィルタ係
数値を簡単な論理出力手段を用いて論理出力させるた
め、記憶手段への記憶容量を軽減でき、ディジタルフィ
ルタをＩＣ化した場合の占有面積を削減することができ
て、小型のディジタルフィルタを得ることができる。

【００４３】また、他のデータに比べて有効ビット長の
長いフィルタ係数データは簡単な論理出力手段を用いて
得るようにし、記憶手段内にはこの有効ビット長の長い
フィルタ係数データに比べて有効ビット長の短いフィル
タ係数データについてのみ記憶するようにすれば、ディ
ジタルフィルタをＩＣ化した場合の占有面積を大幅に削
減することができて、小型のディジタルフィルタを得る
ことができる。

【００４４】さらに、本発明のディジタルフィルタを携
帯電話などの情報通信機器に容易に適用でき、この場合
にもＩＣ化した場合の占有面積を大幅に削減できる本発
明の目的を達成することができる。

【図面の簡単な説明】

【図１】本発明のディジタルフィルタの実施形態の概略
構成を示すブロック図である。

【図２】本発明の基本動作原理と比較説明するための動
作原理図である。

【図３】本発明のディジタルフィルタで用いるアドレス
制御動作を説明するためのブロック図である。

【図４】図３のディジタルフィルタにおけるディジタル
フィルタ係数列の構成を示す図である。

【図５】ディジタルフィルタ係数の値のばらつきを示す
図である。

【図６】図１のメモリの入出力関係を示す図である。

【図７】図１の論理出力回路の入出力関係を示す図であ
る。

【図８】図１のディジタルフィルタの入出力関係を示す
図である。

【図９】従来のディジタルフィルタの概略構成を示すブ
ロック図である

【図１０】本発明のディジタルフィルタの別の実施形態
の概略構成を示すブロック図である。

【符号の説明】

１，１Ａ ディジタルフィルタ １０ シフトレジスタ ｌ１〜１８ Ｄ型フリップフロップ ２０ カウンタ ３０，３１ メモリ ４０，４１ 論理出力回路 ５０ 加算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 補間率Ｘ（Ｘは４以上の自然数）のＸ倍
   補間ＦＩＲ（Fine Impulse Response）型ディジタルフ
   ィルタにおいて、 入力ディジタル信号をクロック信号によりシフトしつつ
   該入力ディジタル信号を一時的に保持するデータ保持手
   段と、 該データ保持手段の動作周波数のＮ（Ｎは２以上の整
   数）倍で動作するカウンタ手段と、 所定のフィルタ係数値を記憶していると共に、該データ
   保持手段の出力信号の一部および該カウンタ手段の出力
   信号に基づいて所定のフィルタ係数値を読出し可能とす
   る記憶手段と、 該データ保持手段の出力信号の一部以外の出力信号およ
   び該カウンタ手段の出力信号に基づいて所定のフィルタ
   係数値を論理出力する論理出力手段と、 該記憶手段および論理出力手段から出力される各フィル
   タ係数値を加算する加算手段とを備えたディジタルフィ
   ルタ。
2. 【請求項２】 ＦＩＲ（Fine Impulse Response）型デ
   ィジタルフィルタにおいて、 入力ディジタル信号をクロック信号によりシフトしつつ
   該入力ディジタル信号を一時的に保持するデータ保持手
   段と、 所定のフィルタ係数値を記憶していると共に、該データ
   保持手段の出力信号の一部に基づいて所定のフィルタ係
   数値を読出し可能とする記憶手段と、 該データ保持手段の出力信号の一部以外の出力信号に基
   づいて所定のフィルタ係数値を論理出力する論理出力手
   段と、 該記憶手段および論理出力手段から出力されるフィルタ
   係数を加算する加算手段とを備えたディジタルフィル
   タ。
3. 【請求項３】 必要な全フィルタ係数値を有効ビット数
   の少ないフィルタ係数値と有効ビット数の多いフィルタ
   係数値とに分け、前記記憶手段には該有効ビット数の少
   ないフィルタ係数値を記憶し、前記論理出力手段は該有
   効ビット数の多いフィルタ係数値を論理出力する請求項
   １または２記載のディジタルフィルタ。
4. 【請求項４】 請求項１〜３の何れかに記載のディジタ
   ルフィルタを用いて信号処理する情報通信機器。