KR101301857B1 - 프로그래머블 유한 임펄스 응답 필터와 그의 설계 방법 - Google Patents

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Abstract

본 발명은 프로그래머블 유한 임펄스 응답 필터와 그의 설계 방법에 대한 것이다. 본 발명에 따르면 입력 신호에 따라 가능한 필터 계수값들을 예측하고, 상기 예측된 필터 계수값들을 미리 결정된 바이어스 값으로 바이어스 시켜서 양수로 만든 후, 상기 바이어스 된 필터 계수값들에 따라, 해당 필터 계수값과 상기 입력신호의 곱을 누적하기 위해 필요한 축적기의 개수를 결정한다. 이와 같이 하면, 필터에 포함되는 축적기의 개수를 최소화할 수 있으므로 필터의 제작 비용을 절감할 수 있다.
프로그래머블 유한 임펄스 응답 필터, 축적기, 바이어스

Description

프로그래머블 유한 임펄스 응답 필터와 그의 설계 방법{PROGRAMMABLE FINITE IMPULSE RESPONSE FILTER AND DESIGN METHOD THEREOF}
도 1은 종래 기술에 따른 축적기의 구성도.
도 2는 종래 기술에 따른 유한 임펄스 응답 필터의 구조도.
도 3은 종래 기술에 따른 유한 임펄스 응답 필터 계수들과 각 계수의 비트값을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 유한 임펄스 응답 필터 계수들과 각 계수의 비트값을 나타낸 도면.
도 5는 본 발명의 실시예에 따른 유한 임펄스 응답 필터의 구성도.
본 발명은 디지털 통신 시스템의 송신단에서 사용되는 저대역 프로그래머블 유한 임펄스 응답(finite impulse response, 이하 'FIR'이라고 함) 필터와 그 설계 방법에 관한 것이다.
FIR 필터는 임펄스 응답의 수령이 유한한 필터로서 출력이 귀환되어지는 것 이 없이 입력에 의해서만 출력이 결정된다.
일반적으로 FIR 필터의 출력은 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112006049533611-pat00001
여기서, x, y, h, T는 각각 입력 심볼, 출력 심볼, 필터 계수, 필터의 탭 수(order)를 의미한다.
수학식 1에서 필터 계수 h를 2의 보수 표현으로 전환하여 식을 다시 전개하면 다음의 수학식 2와 같다.
Figure 112006049533611-pat00002
여기서, W는 필터 계수의 비트 정보 크기(bit width)를 의미한다.
이와 같이 필터 계수 h를 2의 보수 표현으로 전환하여 식을 전개하면, FIR 필터의 구조는 곱셈기가 필요 없이 h의 각 비트 정보('0' 또는 '1')에 따라 입력 심볼 x를 축적하는 축적기와, 축적된 x값을 쉬프트하는 연산부, 그리고 각 비트 스트림의 값들을 더하는 덧셈기로 구성됨을 알 수 있다.
이중 쉬프트 연산부는 하드 와이어드(hard wired) 로직으로 구현할 경우 거의 비용이 들지 않으며, 그러므로 FIR 필터는 계수 h의 각 비트 정보에 따라 입력 심볼 x를 축적하는 축적기와 덧셈기 및 지연 소자만으로 구현이 가능하다. 따라서 곱셈기를 쓰는 필터 구조보다 훨씬 적은 하드웨어 비용으로 구현이 가능하다.
도 1은 종래 기술에 따른 축적기의 구성을 도시한 것이다.
도 1에서, Fsym은 필터의 입력 심볼 레이트이고, Fclk은 Fsym보다 빠른 클럭으로서 지연된 심볼 값들을 축적하기 위해 사용되는 시스템 클럭이다. 이 때, Fclk = mㆍFsym(m은 1 이상의 정수)을 만족한다.
도 1에 도시한 바와 같이, 축적기는 소정 구간의 입력신호(x[n-0],x[n-1],…, x[n-(T-1)])와, 상기 소정 구간에 대응하는 필터 계수의 비트값들(h[0](j),h[1](j),…,h[T-1](j))(여기서, j=0,…,W-1)을 입력받고, 상기 입력신호와 상기 비트값들을 곱한 값을 누적하여 출력한다.
이상에서 설명한 축적기로 구성된 필터 구조의 경우, 축적기 블록의 수는 Fclk, Fsym, 필터의 탭(tap) 수, 계수의 비트정보 크기(bit width)에 따라 결정된다. 예를 들어, Fclk = 4ㆍFsym이고, 필터의 탭 수가 16, 계수의 비트정보 크기가 6비트 고정길이일 경우에 필터 연산은 다음의 수학식 3과 같이 나타낼 수 있다.
Figure 112006049533611-pat00003
도 2는 수학식 3에 따른 FIR 필터 구조를 도시한 것이다.
도 2에서 각 축적기 블록은 수학식 3의 'A'에 대응되며, 필터 구현을 위해 필요한 축적기 블록은 총 6ㅧ 4 = 24개이다.
도 3은 종래 기술에 따른 저대역 프로그래머블 FIR 필터 계수들과 각 계수의 비트 표현을 나타낸 것이다.
도 3에 도시한 바와 같이, FIR 필터의 계수는 가운데에 상대적으로 큰 값들이 분포하며, 양 옆으로는 미세한 양 또는 음의 값들이 분포한다. 이 계수의 2의 보수 표현에서 살펴보면 음의 값들에 비트값 '1'이 많이 분포하고 있다. 그런데 필터 연산 수행시 축적기 블록은 계수 h의 비트값이 '1'인 경우에만 동작한다. 그러므로 도 3에 따르면, FIR 필터를 구성하기 위하여 총 24개의 축적기가 필요함을 알 수 있다.
만약, 채널 대역폭이 좁고, 인접 채널 간 간섭을 최소화하기 위해 아주 엄격한 스펙트럼 마스크(Spectrum Mask)를 요구할 경우에는 필터의 탭 수는 엄청나게 커질 수 있다. 이 때, Fclk, Fsym의 값은 일정하고, 탭 수를 증가시켜야 하므로 계수의 각 비트당 필요한 축적기 블록의 수가 탭 수 증가분에 비례하여 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 곱셈기 없이 축적기 블록을 사용하는 저대역 프로그래머블 FIR 필터 구조에서, 축적기 블록의 개수를 최소화함으로써 전체 하드웨어 크기를 최소화 하는 FIR 필터 구조와 그 설계 방법을 제공하는 것이 다.
본 발명의 실시예에 따르면, 디지털 통신 시스템의 송신기에 사용되는 프로그래머블 유한 임펄스 응답(FIR) 필터에 있어서, 상기 필터의 필터 계수들 각각에 미리 설정된 바이어스 값을 더하는 바이어스 가산부와, 입력신호와 상기 바이어스 값이 더해진 필터 계수들의 곱을 누적하고, 상기 누적된 값들을 해당 필터 계수들에 따라 쉬프트 시키는 단위필터들과, 상기 쉬프트 된 값들을 더하는 덧셈기와, 상기 덧셈기로부터 출력되는 신호에서 상기 바이어스 값을 감산하여 출력하는 바이어스 가산부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따르면, 디지털 통신 시스템의 송신기에 사용되는 프로그래머블 유한 임펄스 응답(FIR) 필터를 설계하는 방법에 있어서, 입력 신호에 따라 가능한 필터 계수값들을 예측하는 과정과, 상기 예측된 필터 계수값들을 양수로 만드는 바이어스 값을 결정하는 과정과, 상기 예측된 필터 계수값들을 상기 결정된 바이어스 값으로 바이어스 시키는 과정과, 상기 바이어스 된 필터 계수값들에 따라, 해당 필터 계수값과 상기 입력신호의 곱을 누적하기 위해 필요한 축적기의 개수를 결정하는 과정과, 상기 결정된 개수의 축적기들을 포함하여 상기 필터를 구성하는 과정을 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구 성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 필터 계수 중 상대적으로 '1'의 비트값을 많이 가지는 음의 계수를 양의 값으로 변환하여 필터 구성에 필요한 축적기 블록의 개수를 최소화한다.
도 3에 도시한 바와 같이, 저대역 필터 계수는 가운데 부분에 상대적으로 큰 값들이 몰려 있고 양 옆으로는 상대적으로 작은 음과 양이 값들이 분포한다. 이 때, 양 옆의 음의 값들은 2의 보수 표현으로 인해 많은 비트들이 '1'로 채워진다. 이러한 음의 값들은 아래의 수학식 4와 같이 필터 계수에 적정 바이어스 값(bias_value)을 더해주면 양의 값으로 바뀌게 되고, 따라서 필터 계수의 비트정보 중 '1'의 개수는 줄어든다.
Figure 112006049533611-pat00004
도 4는 도 3에 도시한 필터 계수에 바이어스 값을 더한 결과를 도시한 것이다. 도 3에서 가장 작은 음의 계수가 -2이므로 도 4에서는 도 3의 모든 필터 계수에 바이어스 값으로서 2를 더해주었다.
도 4에 도시한 바와 같이, 도 3의 필터 계수 각각에 바이어스 값 2를 더해서 음의 계수를 모두 양의 계수로 만들 경우, 계수 표현에 사용되었던 비트값 '1'의 개수가 도 3에 비해 많이 줄어든 것을 확인할 수 있다.
또한 각각의 필터 계수에 바이어스 값을 더해줌으로써 4비트의 비트값이 모두 0인 축적기 블록들, 즉 연산동작이 전혀 이루어지지 않는 축적기 블록들이 발생하게 된다. 그러므로 이와 같이 연산동작이 전혀 이루어지지 않는 축적기 블록들은 필터 구성시 제거할 수 있다.
하기의 수학식 5는 바이어스 값이 더해진 계수로 동작하는 필터의 연산 식을 나타낸 것이다.
Figure 112006049533611-pat00005
위의 수학식 5에서 알 수 있듯이, 수학식 4에서 음의 필터 계수를 양의 값으로 보정하기 위하여 바이어스 값을 더해주었으므로, 필터 연산 식에서는 축적기 블록에 의해 계산된 결과에서 다시 바이어스 값에 의한 증가분을 제거함(B)으로써 전체적인 필터의 출력값이 변하지 않도록 한다.
도 5는 수학식 5에 대한 하드웨어 구성을 도시한 것이다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 FIR 필터는 바이어스 가산부(501)와, 단위 필터(500)와, 덧셈기(503) 및 바이어스 감산부(504)를 포함한 다.
바이어스 가산부(501)는 각각의 필터 계수에 소정의 바이어스 값을 더해준다. 각각의 단위필터(500)는 입력심볼 중 소정구간의 입력 비트들과, 해당 필터 계수중 상기 소정구간에 대응하는 필터 계수의 각 비트값('0' 또는 '1')에 따라 입력 심볼 x를 축적하고, 상기 축적된 값들을 해당 필터 계수에 따라 쉬프트 시킨다. 이를 위해 각 단위필터(500)는 복수 개의 축적기(502)와, 상기 축적기들의 출력을 합산하기 위한 덧셈기(502b)를 포함한다.
덧셈기(503)는 축적기 블록에서 축적되고 쉬프트 된 각 비트 스트림의 값들을 더한다. 바이어스 감산부(504)는 덧셈기(503)의 출력에서 바이어스 가산부(501)에 의해 더해진 바이어스 값을 빼준다.
도 5에서 축적기 블록들 중 빗금으로 표시한 블록들은 실제적으로 동작이 일어나지 않는 축적기 블록으로서 필터 설계시 제거된다. 그러므로 Fclk=6.4MHz, Fsym=1.6MHz, 필터의 탭 수가 16, 계수 비트정보 크기가 6, 필터 계수가 도 3과 같이 주어진 경우에, 종래 기술에 따르면 도 2와 같이 24개의 축적기 블록이 필요하지만, 본 발명의 실시예에 따르면 총 10개의 축적기 블록이 줄어든 14개의 축적기 블록만으로도 필터 구성이 가능하다.
일반적으로 저대역 필터는 필터 디자인 방식을 변경하더라도 거의 일정한 패턴을 보인다. 그러므로 필터를 설계하기 전에 실제 사용할 필터의 계수들을 미리 파악함으로써 바이어스 값을 설정하고, 필터 설계에 필요한 축적기 블록의 개수를 예측할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은 축적기 블록을 사용하는 저대역 프로그래머블 FIR 필터 구조에 있어 축적기 블록의 개수를 줄임으로서 하드웨어 크기 측면에서 이득을 볼 수 있다.

Claims (6)

  1. 디지털 통신 시스템의 송신기에 사용되는 프로그래머블 유한 임펄스 응답(FIR: Finite Impulse Response) 필터에 있어서,
    상기 필터의 필터 계수들이 양수가 되도록 상기 필터 계수들 각각에 미리 설정된 바이어스 값을 더하는 바이어스 가산부와,
    입력신호와 상기 바이어스 값이 더해진 필터 계수들의 곱을 누적하고, 상기 누적된 값들을 해당 필터 계수들에 따라 쉬프트 시키는 단위필터들과,
    상기 쉬프트 된 값들을 더하는 덧셈기와,
    상기 덧셈기로부터 출력되는 신호에서 상기 바이어스 값을 감산하여 출력하는 바이어스 감산부를 포함하는 프로그래머블 유한 임펄스 응답 필터.
  2. 삭제
  3. 제1항에 있어서,
    상기 단위 필터들 각각은,
    상기 입력신호 중 소정구간에 대응하는 입력 비트들과, 상기 필터 계수들 중 상기 소정구간에 대응하는 필터 계수의 비트들을 입력 받아서, 상기 입력 비트들과 상기 필터 계수 비트들의 곱을 축적하는 복수 개의 축적기들과, 상기 축적기들의 출력 신호를 합산하는 덧셈기를 포함함을 특징으로 하는 프로그래머블 유한 임펄스 응답 필터.
  4. 제3항에 있어서,
    상기 축적기들의 개수는, 상기 소정구간에 대응하는 필터 계수의 비트들이 비트값 '1'을 포함하는지에 따라 결정됨을 특징으로 하는 프로그래머블 유한 임펄스 응답 필터.
  5. 디지털 통신 시스템의 송신기에 사용되는 프로그래머블 유한 임펄스 응답(FIR) 필터를 설계하는 방법에 있어서,
    상기 필터의 필터 계수들을 양수로 만드는 바이어스 값을 결정하는 과정과,
    상기 필터 계수들 각각에 상기 결정된 바이어스 값을 더하여 바이어스 시키는 과정과,
    상기 바이어스 된 필터 계수들과 입력신호의 곱을 누적하기 위해 필요한 축적기들의 개수를 결정하는 과정과,
    상기 결정된 개수의 축적기들을 포함하여 상기 필터를 구성하는 과정을 포함하는 프로그래머블 유한 임펄스 응답 필터의 설계 방법.
  6. 제5항에 있어서,
    상기 축적기들의 개수를 결정하는 과정은,
    상기 필터 계수들 중 각 축적기로 입력되는 일부의 필터 계수의 비트들이 비트값 '1'을 포함하는지에 따라 상기 축적기의 개수를 결정하는 것임을 특징으로 하는 프로그래머블 유한 임펄스 응답 필터의 설계 방법.
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