CN101282322A - 一种应用于无线中程传感网物理层的内插数字滤波器装置 - Google Patents

Abstract

本发明涉及公开了一种应用于无线中程传感网物理层的内插数字滤波器装置，包括基于FIR(Finite impulse response filter，有限冲激响应滤波器)的内插数字滤波模块和基于CIC(Cascaded integrator－comb filter，级联积分梳状滤波器)的内插数字滤波模块。基于FIR的内插数字滤波模块包括移位寄存器延时模块，乘法器模块，系数选择器模块，累加器模块，其中累加器模块包括寄存器模块和加法器模块。基于CIC的内插数字滤波模块包括梳状单位模块，内插单元模块以及积分单元模块。本发明具有占用较少硬件资源，适用较高系统时钟速率，通带波纹较小，阻带衰减较大等特点。本发明适用于宽带无线收发信机中，特别是适用于移动环境中的基于OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)体制的无线宽带传输系统中。

Description

一种应用于无线中程传感网物理层的内插数字滤波器装置

技术领域

本发明涉及一种基于OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)体制的无线中程传感网络的传输节点，尤其涉及其中的内插数字滤波器。

背景技术

插值是在离散数据之间补充一些数据，使这组离散数据能够符合某个连续函数。插值是数字信号处理中最基本和最常用的手段和方法，例如，图像处理中可以通过插值实现图像清晰度的改善。在基于OFDM的无线通信系统中，对一个OFDM符号进行N次采样，或者N点IFFT运算所得到的N个输出样值往往不能真正地反映连续OFDM符号的变化特性，其原因在于：由于没有使用过采样，当这些样值点被送到A/D时，就有可能导致生成伪信号(alising)，这是系统中所不能允许的。这种伪信号表现就是，当以低于信号中最高频率两倍的频率进行采样时，即当采样值被还原之后，信号中将不再含有原有信号中的高频成分，呈现出虚假的低频信号。因此，针对这种伪信号现象，一般都需要对OFDM符号进行上采样，即在原有的采样点之间在添加一些采样点，构成pN(p为整数)个采样值。这种过采样的实施可以通过上采样滤波实现。

在上采样过程中，阻带衰减主要用于信号频域周期延拓分量的抑制；在下采样过程中，滤波器主要用于滤除信号的带外高斯噪声。当滤波器阻带衰减达到一定的数值后，信号频域的周期延拓分量和带外噪声对于系统性能的影响将变得微乎其微。因此加入滤波器的接收端系统在信噪比较低时，可以改善系统的性能。

数字滤波器的实现一般有3条途径：(1)由通用DSP芯片编程实现；(2)选用已有的专用滤波器芯片实现；(3)根据系统要求自行设计滤波器，并用FPGA实现。随着数字通信速率的快速提高，特别是无线宽带传输系统中，数据速率非常高，对滤波器的运算速度的要求也愈来愈高。如此高速的滤波器如用通用DSP实现，则将占用该DSP的绝大部分运算资源，使DSP几乎不能承担其他编解码等任务。

这种情况下，最好的选择是用FPGA硬件实现内插和抽取数字滤波器装置。滤波器有两种：FIR(Finite impulse response，有限冲激响应)滤波器和IIR(Infinite Impulse Response，无限冲激响应)滤波器。IIR滤波器用于能够容忍相位失真的系统中，而FIR滤波器则在需要线性相位、具备内在稳定结构的系统中使用。正因为这样，很多系统设计都采用了FIR滤波器。我们所用到的滤波器主要有三种：FIR滤波器，以及FIR滤波器的两种特殊滤波器，CIC(Cascaded integrator-comb，级联积分梳状)滤波器和HBF(Half-Band Filter，半带滤波器)。

在传统的可编程硬件采样率变换系统中，用得更多的是两类高效的数字滤波器：半带滤波器和级联积分梳状滤波器。由于各自滤波器系数的特殊性，它们在节省运算量和存储量方面显得特别有效果。但是系统性能比较差，通带波纹较大，阻带衰减较小，很难满足基于OFDM体制的无线宽带传输系统要求。而FIR可以实现通带波纹较小，阻带衰减较大的系统性能，但是传统的实现结构复杂，达到较高数据速率占用的硬件资源较多。

发明内容

本发明的目的在于提供种应用于无线中程传感网物理层的内插数字滤波器装置。

本发明要解决的是现有的内插数字滤波器装置通带波纹较大，阻带衰减较小，占用硬件资源较多，无法满足高速数据速率的问题。

为了达到上述目的，本发明的技术方案是：发射机的内插数字滤波器装置，发射机的内插数字滤波器包括基于FIR(Finite impulse response filter，有限冲激响应滤波器)的内插数字滤波模块和基于CIC(Cascaded integrator-comb filter，级联积分梳状滤波器)的内插数字滤波模块。

所述的FIR的内插数字滤波模块包括：包括移位寄存器延时模块，乘法器模块，系数选择器模块，累加器模块，其中累加器模块包括寄存器延时模块和加法器模块。移位寄存器模块、系数选择器模块与乘法器模块相连，乘法器与累加模块中寄存器延时模块相连。累加器模块中的寄存器延时模块与加法器相连。

移位寄存器延时模块，用于将送入的基带OFDM调制后的数据进行移位存储，延时后的数据送入乘法器与系数进行相乘；

系数选择器用于从待选择的滤波器系数中依次选择相应的系数，送入乘法器模块与移位寄存器延时模块输出的数据进行相乘；

乘法器用于将寄存器延时模块输出的数据与系数选择器输出的系数进行相乘；

累加模块用于将乘法器的结果进行相加得到最后的内插滤波结果。

所述的CIC的内插数字滤波模块包括：梳状单位模块，内插单元模块以及积分单元模块。其中梳状单元模块包括寄存器延时模块和级联加法器模块，积分单元模块包括级联加法器模块和寄存器延时模块；梳状单元模块中的寄存器延时器与级联加法器相连，梳状单元模块中的级联加法器与内插单元模块模块相连，内插单元模块与积分单元模块的级联加法器相连，积分单元模块的级联加法器与寄存器延时模块相连。

寄存器延时模块用于将中间结过延时一个或二个时钟送入加法器；

级联加法器用于将延时器输出的结果和上一级的数据相加；

内插单元模块用于实现所需倍数的上采样。

通过比较可以发现，本发明的技术方案与现有技术相比的优点是：本方案充分利用了FIR插值滤波器系数个数与升采样倍数成倍数关系，数据为稀疏数组等特点，使得FIR数字滤波器实现结构占用硬件资源较少，适用高速数据流。在实际设计中尽量使用乘法器资源与用Slices搭建的乘法器相比，它具有高速度，低功耗的特点，而系统专用乘法器资源有限，本发明的滤波器结构充分复用了乘法器资源，使得乘法器的使用量大大减少。乘法器的输出结果采用流水线结构进行相加，这样做的好处就是可以提高系统时钟。

FIR插值滤波器输出结果送入CIC插值滤波器模块。在设计FIR系数的时候需要考虑对CIC的带内补偿功能。本发明中采用的FIR系数设计使得带内波纹小于0.02dB，带外衰减达到60dB。CIC实现是需要考虑它的增益问题，它的内插模块，采用重复采样实现，这样可以减少硬件实现资源，实现结构简单。

附图说明

图1为N-1阶传统的FIR滤波器结构示意图。

图2是本发明的上采样FIR滤波器装置结构图。

图3是本发明的累加器模块结构图。

图4是本发明的系数选择子模块的结构图。

图5是本发明的一个实施例的71阶上采样FIR滤波器装置结构图。

图6是本发明的CIC内插滤波器装置结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图及实施例对本发明作进一步的详细描述。

图1为N-1阶传统的FIR滤波器模块见。从图中我们可以看到对于N-1阶滤波器，传统的FIR滤波器装置需要N个移位寄存器，N个乘法器，以及N-1个级联加法器。假设原始数据为K兆的时钟速率，对于M倍上采样滤波，那么这些以为寄存器，乘法器以及级联的加法器均工作在KM兆时钟速率。

如图2到图6所示，本发明包括发射机的内插数字滤波器装置，发射机的内插数字滤波器包括基于FIR(Finite impulse response filter，有限冲激响应滤波器)的内插数字滤波模块和基于CIC(Cascaded integrator-comb filter，级联积分梳状滤波器)的内插数字滤波模块。

所述的FIR的内插数字滤波模块包括：包括移位寄存器延时模块，乘法器模块，系数选择器模块，累加器模块，其中累加器模块包括寄存器延时模块和加法器模块。移位寄存器模块、系数选择器模块与乘法器模块相连，乘法器与累加模块中寄存器延时模块相连。累加器模块中的寄存器延时模块与加法器相连。

移位寄存器延时模块，用于将送入的基带OFDM调制后的数据进行移位存储，延时后的数据送入乘法器与系数进行相乘；

系数选择器用于从待选择的滤波器系数中依次选择相应的系数，送入乘法器模块与移位寄存器延时模块输出的数据进行相乘；

乘法器用于将寄存器延时模块输出的数据与系数选择器输出的系数进行相乘；

累加模块用于将乘法器的结果进行相加得到最后的内插滤波结果。

所述的CIC的内插数字滤波模块包括：梳状单位模块，内插单元模块以及积分单元模块。其中梳状单元模块包括寄存器延时模块和级联加法器模块，积分单元模块包括级联加法器模块和寄存器延时模块；梳状单元模块中的寄存器延时器与级联加法器相连，梳状单元模块中的级联加法器与内插单元模块模块相连，内插单元模块与积分单元模块的级联加法器相连，积分单元模块的级联加法器与寄存器延时模块相连。

寄存器延时模块用于将中间结过延时一个或二个时钟送入加法器；

级联加法器用于将延时器输出的结果和上一级的数据相加；

内插单元模块用于实现所需倍数的升采样。

移位寄存器延时模块由N/M(M为FIR滤波器模块实现的上采样倍数)个D触发器构成，其中N/M个D触发器依次串行连接，用于保存最近输入所述移位寄存器延时模块的N/M个数据，并将这些数据输出到所属的乘法器模块。

上述累加器模块是移位加法器；选择器模块包含一个M选一的选择器，其输入端分别连接M组待选择系数，时钟信号，选择信号。寄存器延时模块将当前输入延时器的信号延时一个或者两个周期，输出值送入级联加法器模块；加法器模块将当前输入级联加法器模块的数据与当前寄存器延时模块输出的值进行相加送入寄存器延时单元和下一个加法器模块；各个加法器模块的累加结果输出给与之连接的后级模块；内插单元模块将输入的数据进行插值，插入零的个数是相应上采样倍数，由此实现上采样。

本发明中的FIR滤波器装置的工作原理可以从下面的式子描述。从式中，我们可以知道，数据挪动，系数位置不动，等价于系数挪动，数据位置不变。

$y\left(n\right)=x\left(n\right)\⊗h\left(n\right)=\underset{n_0=-\∞}{\overset{+\∞}{\mathrm{\Σ}}}x\left(n_0\right)\×h(n-n_0)=\underset{n_0=-\∞}{\overset{+\∞}{\mathrm{\Σ}}}h\left(n_0\right)\×x(n-n_0)$

对于M倍上采样，N-1阶FIR滤波器，假定N/M为整数，也就是说滤波器系数的个数为M个倍数，那么我们可以如下简化滤波器的结构。

具体的实现分成两步：1，进行M倍上采样，即在相邻两数之间插入M-1个零值；2，对上采样之后的数据进行FIR滤波。由此，我们知道送入滤波器的数据，每M个数据中有M-1个是零值，根据这一特征，我们可以只处理非零数据，即把输入上采样模块的数据以原始的K兆时钟速率进行移位，系数分组切换，如图2。

图2中，移位寄存器延时模块20工作在K兆时钟速率，x_in为需要进行上采样滤波处理的调制后的数据。乘法器模块30以及累加器模块40工作于同一个KM兆时钟。选择器模块30以KM兆的时钟速率切换选择系数和数据进行相乘。也就是说数据x_in移位一次，系数刚好切换选择了M次，得到M组累加结果，也就是进行M倍上采样了。累加器模块40送出最后的滤波结果y(n)。

本优化系统中，只需要N/M个移位寄存器，和N/M个乘法器。如果上采样之后的数据速率为KM，那么移位寄存器和乘法器均工作在KM时钟速率，下层的加法器，选择器以及累加器均工作在KM时钟速率。

累加模块见图3，采用延时相加的方法，多级延时输出最后的结果，由此提高系统时钟。多级延时，就是把每个时钟需要累加的个数减少，分几次累加出最后的结果，由此提高了系统时钟。

系数选择器见图4，系数选择器就是从指定的几个系数中选择一个本时钟所用的系数送入乘法器中与OFDM数据进行相乘。

下面我们对于某个特定系统分析它的实现过程。对于8倍上采样，71阶FIR滤波器，原始数据速率为5M的系统进行分析。结构框图见图5。

图5中，移位寄存器延时模块60工作在5兆时钟速率，x_in为需要进行上采样滤波处理的调制后的数据。乘法器模块70以及累加器模块80工作于同一个40兆时钟。选择器模块71以40兆的时钟速率切换选择系数和数据进行相乘。Select信号顺序的从0到7控制选择。也就是说数据x_in移位一次，系数刚好切换选择了8次，得到8组累加结果，也就是进行8倍上采样了。累加器模块80中的寄存器是为了提高模块速率添加的，把乘法器的输出结果先存储到9个寄存器81中。寄存器81的输出结果，送入对应的加法器82中分三组进行累加。这样每个时钟周期只需要进行三次累加，三组累加结果分别送入对应寄存器83中，寄存器83的输出结果，送入对应的加法器84中进行累加，送出最后的滤波结果y(n)。这样将整个累加器模块80延时2个时钟周期来提高模块运行速率。

图6是本发明的CIC内插滤波器装置结构图。经过FIR内插滤波的数据送入CIC内插滤波装置的梳状单元90，梳状单元90输出结果送入内插单元100，经过内插后的数据再送入积分单元110，得到最后的内插滤波结果送给后继的处理模块。

Claims (6)

1.一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于该装置包括：

发射机的内插数字滤波器，它包括基于FIR的内插数字滤波模块和基于CIC的内插数字滤波模块；所述的FIR的内插数字滤波模块包括：包括移位寄存器延时模块，乘法器模块，系数选择器模块，累加器模块，累加器模块包括寄存器延时模块和加法器模块，移位寄存器模块、系数选择器模块与乘法器模块相连，乘法器与累加模块中寄存器延时模块相连，累加器模块中的寄存器延时模块与加法器相连，

移位寄存器延时模块，用于将送入的基带OFDM调制后的数据进行移位存储，延时后的数据送入乘法器与系数进行相乘；

系数选择器用于从待选择的滤波器系数中依次选择相应的系数，送入乘法器模块与移位寄存器延时模块输出的数据进行相乘；

乘法器用于将寄存器延时模块输出的数据与系数选择器输出的系数进行相乘；

累加模块用于将乘法器的结果进行相加得到最后的内插滤波结果；

所述的CIC的内插数字滤波模块包括：梳状单位模块，内插单元模块以及积分单元模块；其中梳状单元模块包括寄存器延时模块和级联加法器模块，积分单元模块包括级联加法器模块和寄存器延时模块；梳状单元模块中的寄存器延时器与级联加法器相连，梳状单元模块中的级联加法器与内插单元模块模块相连，内插单元模块与积分单元模块的级联加法器相连，积分单元模块的级联加法器与寄存器延时模块相连；

寄存器延时模块用于将中间结过延时一个或二个时钟送入加法器；

级联加法器用于将延时器输出的结果和上一级的数据相加；

内插单元模块用于实现所需倍数的上采样。

2.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于所述的移位寄存器延时模块由N/M(M为FIR滤波器模块实现的上采样倍数)个D触发器构成，其中N/M个D触发器依次串行连接，用于保存最近输入所述移位寄存器延时模块的N/M个数据，并将这些数据输出到所属的乘法器模块。

3.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于累加器模块是移位加法器；

4.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于所述的选择器模块包含一个M选一的选择器，其输入端分别连接M组待选择系数，时钟信号，选择信号。

5.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于所述的寄存器延时模块将当前输入延时器的信号延时一个或者两个周期，输出值送入级联加法器模块；

6.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于加法器模块将当前输入级联加法器模块的数据与当前寄存器延时模块输出的值进行相加送入寄存器延时单元和下一个加法器模块；各个加法器模块的累加结果输出给与之连接的后级模块；

7.如权利要求1所述的一种应用于无线传感网物理层的内插数字滤波器装置，其特征在于内插单元模块将输入的数据进行插值，插入零的个数是相应上采样倍数，由此实现上采样。

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