CN117991243A - 一种基于fpga的声纳信号匹配滤波处理方法及其系统 - Google Patents

一种基于fpga的声纳信号匹配滤波处理方法及其系统 Download PDF

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Abstract

本发明公开了一种基于FPGA的声纳信号匹配滤波处理方法及其系统，涉及声纳信号处理技术领域，所述系统包括时序控制模块、数据缓存移位寄存器、滤波器系数存储RAM、乘累加器与求模模块，系统在每个采样输入至下一采样输入前，实时完成匹配滤波输出；所述复数乘法累加器包括一个DSP乘法器与若干加法器、寄存器；FPGA上实现一种时域乘累加的实时匹配滤波处理方法；本发明方法能够大幅降低对乘法器硬件资源的需求，且能够保持匹配滤波输出幅度的稳定。

Description

一种基于FPGA的声纳信号匹配滤波处理方法及其系统
技术领域
本发明涉及声纳信号处理技术领域，尤其涉及一种基于FPGA的声纳信号匹配滤波处理方法及其系统。
背景技术
在雷达、声纳等系统中，往往利用发射宽带信号，并借助专门的脉冲压缩处理算法来实现所需的距离维高分辨力。匹配滤波常见的脉冲压缩处理算法，在各种宽带系统中得到普遍的使用。它本质上属于FIR数字滤波器的一种，但特殊之处在于其滤波器系数刚好为发射信号的共轭，这样对于一个刚好为发射信号拷贝的回波信号，经过匹配滤波器之后的输出恰好为一个窄脉冲，其脉冲宽度由发射信号的带宽决定，如此即实现了距离上的高分辨力（详见图1）。
由于匹配滤波处理是一种FIR数字滤波器，因此在一个异构嵌入式系统中，非常适合于在FPGA内实现，以减少对DSP或ARM处理器的算力占用。
目前FPGA内实现匹配滤波算法分为频域乘法实现和时域乘累加实现。频域乘法实现首先对输入信号进行FFT操作，然后将其与系统冲击响应进行相乘，最后对乘积进行IFFT操作得到输出。由于调用了FPGA的FFT核，计算速度快。但是由于需要缓存一段数据进行FFT操作，因此输出结果不是实时的，而且分段缓存之间可能存在拼接不连续问题。
相对而言，时域乘累加实现基于FIR架构（详见图2），即
其中为当前时刻缓存的前N个采样点的输入信号，为匹配滤波器系数，/>为匹配滤波输出。
可以直接调用FPGA的FIR滤波器的IP核来实现，更多的做法是将输入数据和滤波器系数分别存储在一片RAM内，在每个采样时刻，用N个乘法器分别实现每个输入采样信号与系数的相乘，最后通过一个加法器得到输出。这种实现方法结构简单，且能够每个采样点实时输出滤波结果。
然后，常规时域乘累加实现匹配滤波处理的架构存在的主要问题有以下几点：
1、对FPGA乘法器资源要求较大，假设匹配滤波器阶数为N，则每个采样点都需要做N点乘累加运算。当N为1024甚至更大时，显然常规时域乘累加做实现要大量的乘法器来实现，这可能突破了FPGA资源限制，或者说导致其它模块无法实现。在多通道数据处理系统如多波束声纳系统中，往往存在256甚至更多的并行通道需要同时完成匹配滤波，则需要的资源更多。
2、采用RAM做数据缓存，当一个新的采样输入时，要将RAM内所有数据全部更新一遍，存在大量数据搬移工作。
3、在发射脉宽变化范围比较大的系统中，为满足最大发射脉宽的需求，匹配滤波器的阶数会比较大，这样在发射短脉宽时，匹配滤波器系数绝大部分都为0，这会导致匹配滤波器输出值大幅降低，影响输出数据的动态范围。
由此可以看出，急需一种匹配滤波处理的FPGA实现方法来解决上述问题。
发明内容
本发明提供一种基于FPGA的声纳信号匹配滤波处理方法及其系统。
根据本发明的一个较佳实施例，本发明提供一种基于FPGA的声纳信号匹配滤波处理方法，包括下列步骤：
（a）移入采样信号数据Xi至数据缓存移位寄存器，其中i=1，2，……，N；
（b）数据缓存移位寄存器根据时序控制模块输出的数据选择信号D_SELECT，在不同的CLK_CTRL时钟沿依次输出采样信号数据Xi到乘累加器；
（c）滤波器系数存储RAM根据时序控制模块输出的读地址ADD_r，在不同的CLK_CTRL时钟沿依次输出匹配滤波器系数Ci到乘累加器，其中i=1，2，……，N；
（d）乘累加器根据时序控制模块输出的节拍控制信号，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果；
（e）求模模块利用乘累加器的累加输出结果和匹配滤波器系数矩阵中非0值的个数K，计算得到匹配滤波器最终的匹配滤波输出。
作为优选的技术方案，在所述基于FPGA的声纳信号匹配滤波处理方法中，进一步包括步骤（f）当系统调整发射波形参数时，通过SPI接口将新的匹配滤波器系数Ci下发至系数更新模块，系数更新模块将写使能信号EN_w设置为高电平，并在N个控制时钟周期内，通过地址总线ADD_w和数据总线DATA_w，将匹配滤波器系数Ci依次写入系数更新模块，同时将匹配滤波器系数矩阵中非0值的个数K传递给求模模块。
作为优选的技术方案，在步骤（a）中，所述数据缓存移位寄存器中输入数据相匹配的采样率由采样时钟决定，每个采样时钟输入一个数据，每个数据位宽为2D，每个数据中高D位为实部，低D位为虚部。
作为优选的技术方案，在步骤（b）中，所述数据缓存移位寄存器输出数据相匹配的采样率与输入数据相同，每个采样时钟输出一个结果，每个结果位宽为D。
作为优选的技术方案，在上述方法中，每个CLK_DATA上升沿时刻，数据向右移动一个存储空间，并移入一个新的数据，数据移入移出为时钟驱动自动进行。
作为优选的技术方案，在步骤（c）中，每个匹配滤波器系数Ci为2D比特,其中高D位为实部，低D位为虚部，匹配滤波器系数Ci经一次加载后，无需随每个采样点进行移位。
作为优选的技术方案，在步骤（d）中，用一个DSP乘法器完成匹配滤波所需的所有乘法计算，时序控制模块根据内部计数值，在不同时刻输出不同选择信号，改变乘法器的两个输入，得到相应乘法输出，并对输出分组进行累加，具体做法步骤如下：
（1）利用D_SELECT信号和ADD_r，依次选择Xi和Ci进行相乘；
（2）每个数据可表示为，每个滤波器系数可表示为，两者的相乘可表示为：
，
利用时序控制模块输出的X_SELECT信号和C_SELECT信号，分别选择和的实部与虚 部，并经过四次乘法，分别得到；
（3）利用时序控制模块输出的Z_DISPAC信号，将Z_DISPAC信号分别输出至相应的 累加模块，由四个累加模块最终得到四个累加值，其中，
；
（4）在下一个采样数据输入之前，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果：
；
。
作为优选的技术方案，在步骤（e）中，求模模块利用乘累加模块的四个累加值，以及匹配滤波器系数矩阵中非0值的个数K，得到匹配滤波器最终 的匹配滤波输出，步骤如下：
（1）分别得到实部与虚部累加结果：
（2）根据K值，对与分别左移位，得到与；K表示N个滤波器 系数中非0值个数；
（3）分别对与进行平方操作，得到；
（4）对求和并开方，得到匹配滤波器最终匹配滤波输出Y；
。
根据本发明的另一个较佳实施例，本发明提供一种基于FPGA的声纳信号匹配滤波处理系统，其包括：
时序控制模块；
数据缓存移位寄存器，其中所述数据缓存移位寄存器和所述时序控制模块可通信地连接，所述数据缓存移位寄存器可接收采样信号数据Xi，i=1，2，……，N；
滤波器系数存储RAM，其中所述滤波器系数存储RAM和所述时序控制模块可通信地连接；
乘累加器，其中所述乘累加器可通信地连接于数据缓存移位寄存器、所述滤波器系数存储RAM以及所述时序控制模块，所述数据缓存移位寄存器根据时序控制模块输出的数据选择信号D_SELECT，在不同的CLK_CTRL时钟沿依次输出采样信号数据Xi到所述乘累加器，滤波器系数存储RAM根据时序控制模块输出的读地址ADD_r，在不同的CLK_CTRL时钟沿依次输出匹配滤波器系数Ci到乘累加器，其中i=1，2，……，N；乘累加器根据时序控制模块输出的节拍控制信号，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果；
求模模块，其中所述求模模块可通信地连接于所述乘累加器，所述求模模块利用所述乘累加器的累加输出结果和匹配滤波器系数矩阵中非0值的个数K，得到匹配滤波器最终的匹配滤波输出。
作为优选的技术方案，所述基于FPGA的声纳信号匹配滤波处理系统进一步包括系数更新模块和可通信地连接于所述系数更新模块的SPI接口，所述SPI接口包含时钟信号线、数据信号线与片选信号线，所述SPI接口用于修改匹配滤波器系数矩阵，所述系数更新模块可通信地连接于所述求模模块。
作为优选的技术方案，所述乘累加器包括一个DSP乘法器和连接于所述DSP乘法器的多个累加模块，其中所述DSP乘法器和所述累加模块可通信地连接于所述时序控制模块。
作为优选的技术方案，数据缓存移位寄存器为N阶移位寄存器数组，每个寄存器为2D比特,其中高D位为输入信号实部，低D位为输入信号虚部。
作为优选的技术方案，时序控制模块的控制时钟为内部逻辑运行基准时钟，时序控制模块由一个主计数器驱动，并在计数器的不同计数值上，控制其它各模块进行相应的操作，计数器的驱动时钟为主控时钟CLK_CTRL。
本发明的优点：
在FPGA上实现了一种声纳信号匹配滤波处理方法。与现有方案需要消耗大量DSP乘法器资源，且无法保证发射脉宽变化时匹配滤波输出幅度稳定性相比，本发明通过合理设计时序，分时复用DSP乘法器资源，仅使用一个DSP乘法器即可完成整个匹配滤波处理，且能实现发射脉宽变化时匹配滤波输出幅度稳定。本发明还通过移位寄存器数组来自动实现采样数据的移入，避免采用BRAM的方式需要进行采样数据手动移入。
本发明利用时序控制模块实现单个DSP乘法器完成匹配滤波处理。
本发明通过对乘累加实部虚部自适应移位实现匹配滤波输出幅度稳定。
本发明利用寄存器数组实现采样数据的自动移入。
附图说明
图1为现有技术中匹配滤波实现距离高分辨图；其中，上图为两个目标回波；下图为匹配滤波器输出；
图2为现有技术中常规时域乘累加实现匹配滤波处理架构图；
图3为本发明实施例1中系统 FPGA内匹配滤波模块流程图；
图4为本发明实施例1中数据缓存移位寄存器流程图；
图5为本发明实施例1中滤波器系数存储模块流程图；
图6为本发明实施例1中系数更新模块流程图；
图7为本发明实施例1中乘累加器流程图；
图8为本发明实施例1中求模模块流程图；
图9为本发明实施例1工作流程图。
具体实施方式
本发明提供了一种基于FPGA的声纳信号匹配滤波处理方法及其系统。
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施例，进一步阐述本发明。
实施例1：
开启系统后处于待机状态，系统检测到一个新的采样信号数据X被移入，从而触发匹配滤波的处理流程，输出数据；
所述系统包括时序控制模块、数据缓存移位寄存器、滤波器系数存储RAM、乘累加器与求模模块，系统在每个采样输入至下一采样输入前，实时完成匹配滤波输出；所述乘累加器包括一个DSP乘法器与若干加法器、寄存器；
所述数据缓存移位寄存器中输入数据相匹配的采样率由采样时钟决定，每个采样时钟输入一个数据；每个数据位宽为2D，每个数据中高D位为实部，低D位为虚部。2*D是位宽，D为非零正数，具体由数据类型决定。当D=16时，此时的数据就是32位二进制数，其中，高D位指的是第32-17位对应的部分，低D位指的是第16-1位对应的部分。
输出数据相匹配的采样率与输入数据相同，每个采样时钟输出一个结果；每个结果位宽为D；
时序控制模块的控制时钟为内部逻辑运行基准时钟；
还包括系数更新模块、SPI接口，所述SPI接口包含时钟信号线、数据信号线与片选信号线，所述SPI接口用于修改匹配滤波器系数矩阵；所述匹配滤波器系数矩阵包含N个匹配滤波器系数，其中前K个系数非0；每个系数位宽为2D，每个系数位宽中高D位为实部，低D位为虚部。
数据缓存移位寄存器为N阶移位寄存器数组，每个寄存器为2D比特,其中高D位为输入信号实部，低D位为输入信号虚部；
每个CLK_DATA上升沿时刻，数据向右移动一个存储空间，并移入一个新的数据；采用移位寄存器替代了RAM，数据移入移出为时钟驱动自动进行，无需手动搬运；
而在每个新的采样输入完成后，至下一个采样输入之前，根据时序控制模块输出的数据选择信号D_SELECT，在不同的CLK_CTRL时钟沿依次输出数据Xi（i=1，2，……，N）到乘累加器。
滤波器系数存储RAM存储匹配滤波器的N个匹配滤波器系数Ci（i=1，2，……，N）；每个系数为2D比特,其中高D位为实部，低D位为虚部；由于匹配滤波器系数经一次加载后，无需随每个采样点进行移位，因此可以用FPGA内部的DP-RAM实现；
在每个新的采样输入完成后，至下一个采样输入之前，根据时序控制模块输出的读地址ADD_r，在不同的CLK_CTRL时钟沿依次输出数据Ci（i=1，2，……，N）到乘累加器。
所述系数更新模块通过SPI接口接受更高层的主控控制，当系统调整发射波形参数时，通过SPI接口将新的匹配滤波器系数下发至系数更新模块，系数更新模块将写使能信号EN_w设置为高电平，并在N个控制时钟周期内，通过地址总线ADD_w和数据总线DATA_w，将系数Ci（i=1，2，……，N）依次写入系数更新模块；同时将匹配滤波器系数矩阵中非0值的个数K传递给求模模块。
乘累加器根据时序控制模块输出的节拍控制信号，在下一个采样数据输入之前， 完成当前缓存器内数据Xi和匹配滤波器系数Ci的复数乘累加，得到4个累加值，累加输出结果如下：
。
由于需要用一个DSP乘法器完成匹配滤波所需的所有乘法计算，因此需要时序控制模块根据内部计数值，在不同时刻输出不同选择信号，改变乘法器的两个输入，得到相应乘法输出，并对输出分组进行累加，具体做法步骤如下：
1、利用D_SELECT信号和ADD_r，依次选择Xi和Ci（i=1，2，……，N）进行相乘；
2、每个数据可表示为，每个滤波器系数可表示为。 两者的相乘可表示为：
利用时序控制模块输出的X_SELECT信号和C_SELECT信号，分别选择和的实部与虚 部，并经过四次乘法，分别得到。
3、利用时序控制模块输出的Z_DISPAC信号，将Z_DISPAC信号分别输出至相应的累 加模块。乘累加器的每个累加模块由一个加法器和一个寄存器组成。四个累加模块最终得 到四个累加值。
，
求模模块利用乘累加器输出的四个累加值，得到匹配滤波 器最终匹配滤波输出Y，步骤如下：
1、分别得到实部与虚部累加结果：
2、根据K值，对与分别左移位，得到与；K表示N个滤波器 系数中非0值个数；
3、分别对与进行平方操作，得到；
4、对求和并开方，得到匹配滤波器最终匹配滤波输出Y：
。
平方操作可以继续复用乘累加器的DSP乘法器，此时乘累加操作已经结束，DSP乘法器处于空闲状态。开方运算调用CORDIC IP核进行。
时序控制模块为整个匹配滤波处理模块的主控部分，由一个主计数器驱动，并在计数器的不同计数值上，控制其它各模块进行相应的操作。计数器的驱动时钟为主控时钟CLK_CTRL。
本系统的工作流程如下
整个系统初始处于待机状态，当系统检测到一个新的采样信号X被移入时，马上触发匹配滤波的处理流程，整个工作流程的时序图如图5所示，其中方框中的数字代表计数器计数，即主控时钟CLK_CTRL周期数。
在计数值为3时完成初始化；
在计数值为4时开始第一个乘法计算；
在计数值为21时完成第一次乘累加计算；
在计数值为16i+5时完成第i次乘累加计算；
在计数值为16N+5时完成所有N次乘累加计算；
在计数值为16N+9时完成实部平方计算；
在计数值为16N+13时完成虚部平方计算；
在计数值为16N+14时完成实部虚部平方求和计算；
在计数值为16N+18时完成CORDIC开方计算；
在计数值为16N+19时准备数据输出（见图9）。
以上显示和描述了本发明的基本原理、主要特征及本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (13)

1.一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，包括下列步骤：
（a）移入采样信号数据Xi至数据缓存移位寄存器，其中i=1，2，……，N；
（b）数据缓存移位寄存器根据时序控制模块输出的数据选择信号D_SELECT，在不同的CLK_CTRL时钟沿依次输出采样信号数据Xi到乘累加器；
（c）滤波器系数存储RAM根据时序控制模块输出的读地址ADD_r，在不同的CLK_CTRL时钟沿依次输出匹配滤波器系数Ci到乘累加器，其中i=1，2，……，N；
（d）乘累加器根据时序控制模块输出的节拍控制信号，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果；
（e）求模模块利用乘累加器的累加输出结果和匹配滤波器系数矩阵中非0值的个数K，计算得到匹配滤波器最终的匹配滤波输出。
2.根据权利要求1所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在所述基于FPGA的声纳信号匹配滤波处理方法中，进一步包括步骤（f）当系统调整发射波形参数时，通过SPI接口将新的匹配滤波器系数Ci下发至系数更新模块，系数更新模块将写使能信号EN_w设置为高电平，并在N个控制时钟周期内，通过地址总线ADD_w和数据总线DATA_w，将匹配滤波器系数Ci依次写入系数更新模块，同时将匹配滤波器系数矩阵中非0值的个数K传递给求模模块。
3.根据权利要求1所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在步骤（a）中，所述数据缓存移位寄存器中输入数据相匹配的采样率由采样时钟决定，每个采样时钟输入一个数据，每个数据位宽为2D，每个数据中高D位为实部，低D位为虚部。
4.根据权利要求3所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在步骤（b）中，所述数据缓存移位寄存器输出数据相匹配的采样率与输入数据相同，每个采样时钟输出一个结果，每个结果位宽为D。
5.根据权利要求4所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在上述方法中，每个CLK_DATA上升沿时刻，数据向右移动一个存储空间，并移入一个新的数据，数据移入移出为时钟驱动自动进行，无需手动搬运。
6.根据权利要求5所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在步骤（c）中，每个匹配滤波器系数Ci为2D比特,其中高D位为实部，低D位为虚部，匹配滤波器系数Ci经一次加载后，无需随每个采样点进行移位。
7.根据权利要求6所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在步骤（d）中，用一个DSP乘法器完成匹配滤波所需的所有乘法计算，时序控制模块根据内部计数值，在不同时刻输出不同选择信号，改变乘法器的两个输入，得到相应乘法输出，并对输出分组进行累加，具体做法步骤如下：
（1）利用D_SELECT信号和ADD_r，依次选择Xi和Ci进行相乘；
（2）每个数据可表示为，每个滤波器系数可表示为/>，两者的相乘可表示为：
，
，
利用时序控制模块输出的X_SELECT信号和C_SELECT信号，分别选择和的实部与虚部，并经过四次乘法，分别得到；
（3）利用时序控制模块输出的Z_DISPAC信号，将Z_DISPAC信号分别输出至相应的累加模块，由四个累加模块最终得到四个累加值，其中，
；
；
（4）在下一个采样数据输入之前，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果：
；
。
8.根据权利要求7所述的一种基于FPGA的声纳信号匹配滤波处理方法，其特征在于，在步骤（e）中，求模模块利用乘累加模块的四个累加值，以及匹配滤波器系数矩阵中非0值的个数K，得到匹配滤波器最终的匹配滤波输出，步骤如下：
（1）分别得到实部与虚部累加结果：
；
（2）根据K值，对与/>分别左移/>位，得到/>与/>；K表示N个滤波器系数中非0值个数；
（3）分别对与/>进行平方操作，得到/>；
（4）对求和并开方，得到匹配滤波器最终匹配滤波输出Y；
。
9.一种基于FPGA的声纳信号匹配滤波处理系统，用于执行如权利要求1至9任一所述的基于FPGA的声纳信号匹配滤波处理方法，其特征在于，包括：
时序控制模块；
数据缓存移位寄存器，其中所述数据缓存移位寄存器和所述时序控制模块可通信地连接，所述数据缓存移位寄存器可接收采样信号数据Xi，i=1，2，……，N；
滤波器系数存储RAM，其中所述滤波器系数存储RAM和所述时序控制模块可通信地连接；
乘累加器，其中所述乘累加器可通信地连接于数据缓存移位寄存器、所述滤波器系数存储RAM以及所述时序控制模块，所述数据缓存移位寄存器根据时序控制模块输出的数据选择信号D_SELECT，在不同的CLK_CTRL时钟沿依次输出采样信号数据Xi到所述乘累加器，滤波器系数存储RAM根据时序控制模块输出的读地址ADD_r，在不同的CLK_CTRL时钟沿依次输出匹配滤波器系数Ci到乘累加器，其中i=1，2，……，N；乘累加器根据时序控制模块输出的节拍控制信号，完成当前缓存器内采样信号数据Xi和匹配滤波器系数Ci的复数乘累加，得到累加输出结果；
求模模块，其中所述求模模块可通信地连接于所述乘累加器，所述求模模块利用所述乘累加器的累加输出结果和匹配滤波器系数矩阵中非0值的个数K，得到匹配滤波器最终的匹配滤波输出。
10.根据权利要求9所述的一种基于FPGA的声纳信号匹配滤波处理系统，其特征在于，所述基于FPGA的声纳信号匹配滤波处理系统进一步包括系数更新模块和可通信地连接于所述系数更新模块的SPI接口，所述SPI接口包含时钟信号线、数据信号线与片选信号线，所述SPI接口用于修改匹配滤波器系数矩阵，所述系数更新模块可通信地连接于所述求模模块。
11.根据权利要求9所述的一种基于FPGA的声纳信号匹配滤波处理系统，其特征在于，所述乘累加器包括一个DSP乘法器和连接于所述DSP乘法器的多个累加模块，其中所述DSP乘法器和所述累加模块可通信地连接于所述时序控制模块。
12.根据权利要求9所述的一种基于FPGA的声纳信号匹配滤波处理系统，其特征在于，数据缓存移位寄存器为N阶移位寄存器数组，每个寄存器为2D比特,其中高D位为输入信号实部，低D位为输入信号虚部。
13.根据权利要求9所述的一种基于FPGA的声纳信号匹配滤波处理系统，其特征在于，时序控制模块的控制时钟为内部逻辑运行基准时钟，时序控制模块由一个主计数器驱动，并在计数器的不同计数值上，控制其它各模块进行相应的操作，计数器的驱动时钟为主控时钟CLK_CTRL。
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