CN102055435B - 一种窄带数字滤波器 - Google Patents

Abstract

本发明公开了一种窄带数字滤波器，包括抽取型CIC滤波器、CIC补偿滤波器和FIR滤波器。其特征在于：数据输入端与抽取型CIC滤波器的输入端连接，抽取型CIC滤波器的输出端连接CIC补偿滤波器的输入端，CIC补偿滤波器的输出端连接FIR滤波器的输入端，FIR滤波器的输出端输出数据连接。本发明结构简单，使用方便；通过使用抽取型CIC滤波器，降低了数据的采样率，大大降低了FIR滤波器的阶数，减少了占用的资源；通过使用CIC补偿滤波器，减小了抽取型CIC滤波器带来的通带衰减，并增大了阻带衰减，优化了过渡带；通过使用FIR滤波器，能够实现性能优良的低通滤波器和带通滤波器。

Description

一种窄带数字滤波器

技术领域

本发明涉及数字信号处理领域，更具体涉及一种窄带数字滤波器，尤其适用于需要在保证数字滤波效果的前提下最大限度降低资源使用的情况。

背景技术

随着数字技术的应用越来越广泛，用数字技术设计的滤波器的应用也越来越普遍，这种通过数字技术进行设计和实现的滤波器称为数字滤波器。数字滤波器主要用来处理离散时间信号和数字信号，其输入是一组数字量，输出是经过变换的另一组数字量。数字滤波器具有精度和稳定度高、调整灵活、不存在阻抗匹配、便于大规模集成、可实现多维滤波等优点。

数字滤波器的系统函数可表示为：

$H\left(z\right)=\frac{Y\left(z\right)}{X\left(z\right)}=\frac{\underset{k=0}{\overset{M}{\mathrm{\Σ}}}{b}_k{z}^{-k}}{1-\underset{k=1}{\overset{N}{\mathrm{\Σ}}}{a}_k{z}^{-k}},$

由此得到的输入输出关系为：

$y\left(n\right)=\underset{k=1}{\overset{N}{\mathrm{\Σ}}}{a}_{k}y(n-k)+\underset{k=0}{\overset{M}{\mathrm{\Σ}}}{b}_{k}x(n-k).$

可见数字滤波器的功能是把输入序列通过一定的运算，变换成输出序列。大部分数字滤波器是线性非时变的滤波器。有限冲击响应(FIR，Finite ImpulseResponse)数字滤波器具有非递归结构，其所有极点都在原点，系数a_k全为0，差分方程的表达式为：

$y\left(n\right)=\underset{k=0}{\overset{M}{\mathrm{\Σ}}}{b}_{k}x(n-k).$

可以认为FIR数字滤波器就是将输入序列x(n)与滤波系数序列b_k直接卷积，得到输出序列y(n)，M称为FIR滤波器的阶数。设计FIR滤波器，即根据所需滤波器的类型、通带频率、阻带频率、通带平坦度、阻带衰减、旁瓣抑制比等要求，算出FIR滤波器的系数序列b_k。现有技术存在的缺点是：

1、当采样频率较高时，FIR滤波器的阶数M会迅速增加，使得FIR滤波器需要占用更多的资源。

2、如果为了节约资源，直接通过抽取来降低采样率，会导致信号混叠。

级联积分梳状(CIC，Cascade Integrator Comb)滤波器能够变换数据的采样速率，抽取型CIC滤波器可以通过抽取降低采样速率，插值型CIC滤波器可以通过插值提高采样速率。CIC滤波器由N级积分器、N级梳状滤波器和一个抽取器/插值器组成，它的传递函数是：

$H\left(z\right)={\left(\frac{1-z^{-\mathrm{RM}}}{1-z^{-1}}\right)}^N.$

其中R表示抽取/插值因子，M表示梳状滤波器的延迟，N表示积分器和梳状滤波器级联的个数。CIC滤波器只需要加法器而不需要乘法器，因此实现简单，节约硬件资源。现有技术存在的缺点是：

1、CIC滤波器的传递函数决定了CIC滤波器只低通效果，单独使用CIC滤波器不能在需要带通滤波器的场合发挥作用。

2、CIC滤波器的通带衰减严重，阻带衰减小，过渡带较宽，虽然需要增大级数N可以增大阻带衰减，提高旁瓣抑制，但是会进一步增大通带衰减，而且会使得占用的资源迅速增加，设计的复杂度也相应增加。

发明内容

为克服上述滤波器的缺点，本发明的目的是在于提供了一种窄带数字滤波器，结构简单，使用方便，可以以较少的资源占用实现低通滤波器和带通滤波器，所设计的滤波器具有过渡带窄、通带衰减小、阻带抑制比高，减小了抽取型CIC滤波器带来的通带衰减，并增大了阻带衰减，优化了过渡带。

本发明的目的是通过以下技术方案实现的：

一种窄带数字滤波器，包括抽取型CIC滤波器、CIC补偿滤波器和FIR滤波器，其特征在于：数据输入端与抽取型CIC滤波器的输入端连接，抽取型CIC滤波器的输出端与CIC补偿滤波器的输入端连接，CIC补偿滤波器的输出端与FIR滤波器的输入端连接，FIR滤波器的输出端与输出数据连接。

所述的抽取型CIC滤波器用于对信号进行抽取和前置滤波，所述的CIC补偿滤波器用于补偿抽取型滤波器造成的通带衰减，并增加阻带衰减，优化过渡带，所述的FIR滤波器用于对信号的噪声进行滤除，提取有用信号。

其中，所述的抽取型CIC滤波器包括：

N个单级CIC滤波器组成的CIC滤波器组和一个D倍抽取器，所述的单级CIC滤波器包括一个梳状滤波器和一个积分器，N为抽取型CIC滤波器的级数，D为抽取型CIC滤波器的抽取率。

其中，所述的CIC补偿滤波器包括：

第一数据存储队列，第一加法器，第一滤波系数存储器，第一乘法器和第一累加器。第一数据存储队列的输出端连接第一加法器的两个输入端，第一加法器的输出端连接第一乘法器的输入端，第一滤波系数存储器的输出端连接第一乘法器的输入端，第一乘法器的输出端连接第一累加器。

其中所述的FIR滤波器包括：

第二数据存储队列，第二加法器，第二滤波系数存储器，第二乘法器和第二累加器。第二数据存储队列的输出端连接第二加法器的两个输入端，第二加法器的输出端连接第二乘法器的输入端，第二滤波系数存储器的输出端连接第二乘法器的输入端，第二乘法器的输出端连接第二累加器。

本发明所述技术方案，具有以下优点：

1、结构简单，使用方便；

2、通过使用抽取型CIC滤波器，降低了数据的采样率，大大降低了FIR滤波器的阶数，减少了占用的资源；

3、通过使用CIC补偿滤波器，减小了抽取型CIC滤波器带来的通带衰减，并增大了阻带衰减，优化了过渡带；

4、通过使用FIR滤波器，能够实现性能优良的低通滤波器和带通滤波器。

附图说明

图1为一种窄带数字滤波器的结构示意图；

图2是图1中抽取型CIC滤波器1的结构示意图；

图3是图1中CIC补偿滤波器2的结构示意图；

图4是图1中FIR滤波器3的结构示意图。

图中，1.抽取型CIC滤波器，2.CIC补偿滤波器，3.FIR滤波器，4.单级CIC滤波器，5.积分器，6.梳状滤波器，7.抽取模块，8.第一数据存储队列，9.第一加法器，10.第一滤波系数存储器，11.第一乘法器，12.第一累加器，13.第二数据存储队列，14.第二加法器，15.第二滤波系数存储器，16.第二乘法器，17.第二累加器。(部件1，2，3是由部件4～17组成的，而4～17是可以用各种方式实现的比如在具体实施方式中介绍的编程实现，设计出了4～17就能组成1～3)。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

本发明实施例的核心构思在于：1)通过抽取型CIC滤波器降低采样频率，抗混叠，减少FIR滤波器使用的资源；2)通过CIC补偿滤波器减小抽取型CIC滤波器的通带衰减，增加阻带衰减，并使过渡带更窄；3)通过FIR滤波器获得较窄的通带带宽和较大的阻带衰减，并使滤波器可以根据需要设计成低通滤波器或带通滤波器。

如图1所示，本实施例的窄带数字滤波器包括：抽取型CIC滤波器1、CIC补偿滤波器2和FIR滤波器3。其连接关系是：数据输入端与抽取型CIC滤波器1的输入端连接，抽取型CIC滤波器1的输出端连接CIC补偿滤波器2的输入端，CIC补偿滤波器2的输出端连接FIR滤波器3的输入端，FIR滤波器3的输出端与输出数据连接。

如图2所示，本实施例中的抽取型CIC滤波器1是一个N极的抽取型CIC滤波器1，包括一个CIC滤波器组和一个抽取模块7，N表示CIC滤波器级联的单元数。CIC滤波器组由N个单级CIC滤波器4串联而成(N为正整数，根据具体设计情况来选择，通常不应该太大，否则会使通带衰减较大，同时占用更多资源)，单级CIC滤波器4包括一个积分器5和一个梳状滤波器6，其中D表示抽取率，M表示梳状滤波器6的延迟系数，图中z^-1和z^-DM分别表示延迟一个数据和延迟DM个数据，积分器5和梳状滤波器6串联构成单级CIC滤波器4，即实施例中的第1级、第2级……第N级。抽取型CIC滤波器1中的连接关系是：N个单级CIC滤波器4相互串联，数据从第一个单级CIC滤波器4的输入端输入，第N个单级CIC滤波器4的输出端连接抽取模块7的输入端，抽取模块7的输出端与抽取型CIC滤波器1连接输出。

如图3所示，本实施例中的CIC补偿滤波器2包括第一数据存储队列8，第一加法器9，第一滤波系数存储器10，第一乘法器11和第一累加器12。CIC补偿滤波器2中的连接关系是：第一数据存储队列8的输入端连接CIC滤波器3输出，即图2中的抽取模块7的输出端，第一数据存储队列8有两个输出端，分别连接第一加法器9的两个输入端，这两个输入端是相同的，第一加法器9的输出端和第一滤波系数存储器10的输出端分别连接第一乘法器11的两个输入端，这两个输入端是相同的，第一乘法器11的输出端连接第一累加器12的输入端，第一累加器12的输出端与CIC补偿滤波器2连接输出。

如图4所示，本实施例中的FIR滤波器3包括第二数据存储队列13，第二加法器14，第二滤波系数存储器15，第二乘法器16和第二累加器17。FIR滤波器3中的连接关系是：第二数据存储队列13的输入端连接CIC补偿滤波器2输出，即图3中的第一累加器12的输出端，第二数据存储队列13有两个输出端，分别连接第二加法器14的两个输入端，这两个输入端是相同的，第二加法器14的输出端和第二滤波系数存储器15的输出端分别连接第二乘法器16的两个输入端，这两个输入端是相同的，第二乘法器16的输出端连接第二累加器17的输入端，第二累加器17的输出端就是数据输出。

其中，各子模块可用编程方法实现，具体的实现结构是：(积分器5和梳状滤波器6是单级CIC滤波器4的部件，因此在说明了单级CIC滤波器4后，就已经涵盖了积分器5和梳状滤波器6)

1、单级CIC滤波器4：

(1)、根据梳状滤波器6的延迟系数DM，确定每次积分数据的个数DM；

(2)、每次有新输入数据时，对新输入数据进行积分(即求和)；

(3)、当完成DM次积分后，更新输出数据，并重新开始新的积分。

2、抽取模块7：

(1)、第一个数据输入时，将输入的数据输出，同时计数器从0变为1；

(2)、每次有新数据输入时，计数器加1；

(3)、当计数器计到抽取率D时，计数器变为1，将此时的输入的数据输出。

3、第一数据存储队列8和第二数据存储队列13：

(1)、队列中所有数据向队列头移动一个数据空间；

(2)、读入新的输入数据，存储在数据存储队列尾。

4、第一加法器9和第二加法器14：

用程序进行加法运算即可。

5、第一乘法器11和第二乘法器16：

用程序进行乘法运算，对于有硬件乘法器的，如DPS或者FPGA，可以调用硬件乘法器进行乘法运算。

6、第一滤波系数存储器10：

(1)、存储设定好的滤波系数；

(2)、根据加法器处理的两个数据在第一数据存储队列8中所处的位置，输出滤波系数存储器中相应位置的滤波系数。

7、第二滤波系数存储器15：

(1)、存储设定好的滤波系数；

(2)、根据加法器处理的两个数据在第二数据存储队列中13所处的位置，输出滤波系数存储器中相应位置的滤波系数。

8、第一累加器12：

(1)、新数据进入第一数据存储队列8后，累加器清零；

(2)、读取从乘法器输入的数据，与累加器中的原数据进行累加，作为累加器中的新数据；

(3)、当完成P/2次累加后，输出累加结果。

9、第二累加器17：

(1)、新数据进入第二数据存储队列9后，累加器清零；

(2)、读取从乘法器输入的数据，与累加器中的原数据进行累加，作为累加器中的新数据；

(3)、当完成Q/2次累加后，输出累加结果。

利用上述窄带数字滤波器对数字信号进行处理的过程是：

设输入的数据速率为f_s，数据输入后进入CIC滤波器组，通过CIC滤波器组的处理后进入抽取模块7，根据设定的抽取率D进行抽取，抽取后的数据速率降低到f_s/D，抽取后的结果进入第一数据存储队列8，在第一数据存储队列8中从队列的头和尾向中间依次分别取出一个数据输入第一加法器9，第一加法器9将输入的两个数据相加后的结果和第一滤波系数存储器10中的对应系数共同输入到第一乘法器11，第一乘法器11将两个输入数据相乘后输入到第一累加器12，第一累加器12根据CIC补偿滤波器2的阶数P(P为偶数)进行P/2次累加后输出累加和并重新开始累加，累加和(即CIC滤波器输出)进入第二数据存储队列13，在第二数据存储队列13中从队列的头和尾向中间依次分别取出一个数据输入第二加法器14，第二加法器14将输入的两个数据相加后的结果和第二滤波系数存储器15中的对应系数共同输入到第二乘法器16，第二乘法器16将两个输入数据相乘后输入到第二累加器17，第二累加器17根据FIR滤波器3的阶数Q(Q为偶数)进行Q/2次累加后输出累加和并重新开始累加，累加和就是本实施例的窄带数字滤波器的输出数据。

上述处理过程中，输入的数据经过的每个单级CIC滤波器的结构是相同的，每级CIC滤波器的位宽设为L，当L满足L≥l+Nlog₂D(其中l为输入数据的最大有效位宽，N为抽取型CIC滤波器1的级数，D为抽取型CIC滤波器1的抽取率)，就能保证不会溢出(史毅俊，朱杰：CIC滤波器的优化设计及FPGA实现，电子测量技术，第30卷第3期，2007年3月，pp88-90)。这样的结构便于模块化设计。从CIC滤波器组输出的数据进入抽取模块7后，按照抽取率D进行抽取，例如输出的数据为(d₁，d₂，d₃...d_D，d_D+1，d_D+2...d_2D-1，d_2D，d_2D+1，...d_3D)，则输出的数据为(d₁，d_D+1，d_2D+1)，相应地，每个数据的持续时间变为了原来的D倍。

在对抽取型CIC滤波器1进行设计时，应当根据抽取型CIC滤波器1的幅频相应适当选择M，D，N三个参数，使得整个窄带数字滤波器的通带落在抽取型CIC滤波器1的通带范围内，同时尽量使需要特别抑制的频率放在抽取型CIC滤波器1衰减较大的阻带范围内。例如，抽取型CIC滤波器1的第一个极点(对应一个幅度衰减最大的点)的频率是f_s/(DM)，则这个频率应该大于所设计的窄带数字滤波器的通带频率，增加抽取型CIC滤波器1的级数N会同时增大通带和阻带的衰减，并会增加抽取型CIC滤波器1占用的资源，在设计时应该根据具体需要进行选择。

上述处理过程中，CIC补偿滤波器2本质上是一种FIR滤波器，因此具有和一般FIR滤波器相同的滤波系数对称的特点。第一数据存储队列8中的数据个数等于CIC补偿滤波器2的阶数P，每当从抽取模块7有新数据进入第一数据存储队列8时，队列中原来的数据向前移动一格，队列中最早的数据被移出队列。因为CIC补偿滤波器2具有和一般FIR滤波器相同的滤波系数对称的特点，所以可以采用先将队列中两个需要和相同系数相乘的数据先相加，再与系数相乘，从而减少乘法次数，降低第一滤波系数存储器10占用的资源。在一个数据进入第一数据存储队列8到下一个数据进入第一数据存储队列8的时间里，即D/f_s的时间内，需要完成这样的操作：第一数据存储队列8中的所有P个数据，需要从头和尾向中间依次通过第一加法器9两两相加，得到P/2个和，再和第一滤波系数存储器10输出的对应滤波系数在第一乘法器11中相乘，得到P/2个乘积，这些乘积在第一累加器12中进行累加，得到CIC补偿滤波器2的一个输出结果。例如第一数据存储队列中原先的数据为(d₀，d₁，d₂...d_P-1)，当抽取模块7输出一个新数据d_P时，数据存储队列中的数据变为(d₁，d₂，d₃...d_P)。第一加法器依次计算d₁+d_P，d₂+d_P-1...d_P/2+d_P/2+1，这些结果分别与第一滤波系数存储器10中存储的滤波系数(a₁，a₂...a_P/2)在第一乘法器11中相乘，得到a₁(d₁+d_P)，a₂(d₂+d_P-1)...a_P/2(d_P/2+d_P/2+1)这P/2个乘积。这些乘积在第一累加器12中进行累加，得到CIC补偿滤波器2的输出。

FIR滤波器3的工作方式与上述CIC补偿滤波器2的工作方式相同，因此不再赘述。

CIC补偿滤波器2和FIR滤波器3的区别在于滤波系数和滤波器阶数的选择。这两个滤波器的滤波系数和滤波器阶数的选择都是根据滤波器的理想幅频特性得到的。

例如，在设计CIC补偿滤波器2的幅频特性时，为了抽取型补偿CIC滤波器1的通带衰减，增加阻带衰减，使过渡带更窄，可以选择f_s/(4D)为截断频率，在0到f_s/(4D)的频率范围内，幅频响应为抽取型CIC滤波器1幅频响应的倒数，即|MD(sin(πf/D)/sin(πMf))|^N，而在f_s/(4D)到f_s/2的频率范围内，幅频响应为0。

在设计FIR滤波器3的幅频特性时，根据整个窄带数字滤波器所需要的幅频特性，选择对应的通带宽度，在此通带内不衰减，而在该通带之外幅频响应为0。

CIC补偿滤波器2和FIR滤波器3的工作频率都是根据f_s/D，在此工作频率下，根据设计的幅频响应计算出滤波器的系数和阶数，即可按照图2和图3设计出CIC补偿滤波器2和FIR滤波器3。

Claims (1)

1.一种窄带数字滤波器，包括抽取型CIC滤波器（1）、CIC补偿滤波器（2）和FIR滤波器（3），其特征在于：数据输入端与抽取型CIC滤波器（1）的输入端连接，抽取型CIC滤波器（1）的输出端与CIC补偿滤波器（2）的输入端连接，CIC补偿滤波器（2）的输出端与FIR滤波器（3）的输入端连接，FIR滤波器（3）的输出端与输出数据连接，

所述的抽取型CIC滤波器（1）是一个N级抽取型CIC滤波器（1），包括一个CIC滤波器组和一个抽取模块（7），N表示CIC滤波器级联的单元数，CIC滤波器组由N个单级CIC滤波器（4）串联，单级CIC滤波器（4）包括一个积分器（5）和一个梳状滤波器（6），积分器（5）和梳状滤波器（6）串联构成单级CIC滤波器（4），N个单级CIC滤波器（4）相互串联，数据从第一个单级CIC滤波器（4）的输入端输入，第N个单级CIC滤波器（4）的输出端连接抽取模块（7）的输入端，抽取模块（7）的输出端作为抽取型CIC滤波器（1）的输出端，

所述的CIC补偿滤波器（2）包括第一数据存储队列（8）、第一加法器（9）、第一滤波系数存储器（10）、第一乘法器（11）和第一累加器（12），第一数据存储队列（8）的输入端连接抽取型CIC滤波器（1）输出，第一数据存储队列（8）有两个输出端，分别连接第一加法器（9）的两个输入端，两个输入端是相同，第一加法器（9）的输出端和第一滤波系数存储器（10）的输出端分别连接第一乘法器（11）的两个输入端，两个输入端是相同，第一乘法器（11）的输出端连接第一累加器（12）的输入端，第一累加器（12）的输出端作为CIC补偿滤波器（2）的输出端，

所述的FIR滤波器（3）包括第二数据存储队列（13）、第二加法器（14）、第二滤波系数存储器（15）、第二乘法器（16）和第二累加器（17），第二数据存储队列（13）的输入端连接CIC补偿滤波器（2）输出，第二数据存储队列（13）有两个输出端，分别连接第二加法器（14）的两个输入端，两个输入端是相同，第二加法器（14）的输出端和第二滤波系数存储器（15）的输出端分别连接第二乘法器（16）的两个输入端，两个输入端是相同，第二乘法器（16）的输出端连接第二累加器（17）的输入端。

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