JPH0418808A - 自動等化器及び半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自動等化器もしくは適応型ディジタルフィルタ
並びにこれを構成するための回路を含む半導体集積回路
に係り、例えば、電話回線を用いたデータ転送における
エコーキャンセラ型伝送装置に適用して有効な技術に関
するものである。

〔従来の技術〕

電話回線などを用いて、音声やデータを伝送する場合、
伝送路の特性が変動するので、特性変動に応じて等化器
の係数が変更できる自動等化器が受信器又は送信器に用
いられる。

自動等化器は一般に非再帰形フィルタ（トランスバーサ
ルフィルタ）を用いており、その動作は入力データとタ
ップ係数によりフィルタの出力値を計数する動作（以下
これを出力演算とよぶ）と、フィルタ出力値と理想フィ
ルタ出力値の差分及び入力データを用いてタップ係数の
修正を行う動作（以下これを更新演算とよぶ）に分ける
ことができる。

一方、近年ＤＳＰ　（ディジタル・シグナル・プロセッ
サ）の発展により、自動等化器は、ＤＳＰを用いて実現
できるようになっている。このＤＳＰは一般的に積和演
算の効率化が図られているもののサンプル時間内に実行
可能な演算量には自ずから制限があるので、従来１サン
プル時間当りの演算量を減少させる自動等化器が、特開
昭５９−１３９７１７号公報において提案されている。

〔発明が解決しようとする課運〕

しかしなか前記従来の自動等化器では、自動等化器のト
レーニング期間においては、タップ係数の更新をサンプ
ル周期毎に毎回行う方式に比べてタップ係数の収束が遅
くなる点についての配慮がされておらず、また、サンプ
リングデータの伝送路の特性が定常的に変動するような
系において、自動等化器の追従特性が劣化するという問
題があった。

また、特開昭６０−２０６２３２号公報には。

トレーニング初期において一部のタップの係数を更新し
、トレーニング中期以降には全てのタップの係数値を更
新する技術が開示されているが、係る技術においては、
トレーニング中期以降１サンプリング周期で全てのタッ
プの係数値を更新しなければならないから、ディジタル
信号処理プロセッサの演算能力との関係で自動等化器の
タップの数は制限を受けることになる。

本発明の目的は、上述の従来技術の欠点を解消し、タッ
プ係数の更新演算量を減らすことができると共に、タッ
プ係数の更新を毎回行う自動等化器と実質的に同等の等
化特性を得られる等化器を提供することにある。

また１本発明の別の目的は、限られたディジタル信号処
理演算ステップでもって、タップ係数の更新を毎回行う
自動等化器と実質的に同等の、タップ係数収束性能とサ
ンプリングデータ伝送路の特性の変動に対する追従特性
とを得ることができるディジタル信号処理用の半導体集
積回路を提供することにある。

本発明の前記並びにそのほかの目的と新規な特黴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、タップ係数を更新可能な自動等化量において
、上記タップ係数の値の大きさに応じて。

タップ係数の更新値を演算する頻度が変えられて成る構
成を採用するものである。

タップ係数の更新値を演算する頻度を変える態様、すな
わち更新頻度を変える態様としては、タップ係数の更新
頻度が相対的に高くされるタップのグループと低くされ
るタップのグループに予め分けて制御する態様、そして
、タップ係数の値の大きさの判定結果に基づいて、タッ
プ係数の更新頻度が変えられる態様などに大別すること
ができる。

前者においては、グループ毎にタップ係数の更新頻度が
変えられて成るもの、一のグループは各サンプリング周
期毎にタップ係数が更新され、他のグループはｍ（ｍ≧
２）サンプリング周期毎にタップ係数が更新され、その
他のグループはｎ（ｎ＞ｍ）サンプリング周期毎にタッ
プ係数が更新されるようにされて成るもの、或いはタッ
プ係数の更新頻度が相対的に低くされる前記タップのグ
ループに対してはサンプリング周期毎に同数のタップを
交互に係数更新するようにされて成るものを採用するこ
とができる。

〔作　用〕

上記手段によれば、先ず、サンプルデータ伝送路の位相
特性が大きく変動しない系の場合、タップ係数値の大き
いタップと小さいタップを大まかに予測することが可能
となる。そこで、タップ係数値の大きいタップはサンプ
ル期間毎に更新演算を行なう回路で構成し、タップ係数
値の小さいタップは、ｊサンプル（ｊ≧２）期間毎に更
新演算を行なう回路で構成する。タップ係数値の大きい
タップは、自動等化器の初期トレーニング時の収束時間
並びに定常時における伝送路のゲイン特性の変動に対す
る追従特性に大きく関与している。したがって、斯るタ
ップ係数値の大きなタップに関して毎回更新演算を行な
うことは、従来例に比べて上記収束時間及び追従特性を
大きく改善するように作用し、全タップを毎回更新する
よりも少ない演算量でもって、それとほぼ同等の等化特
性を得ることを達成する。

次に、伝送路の位相特性が大きく変動する系の場合、タ
ップ係数の大きいタップ、小さいタップを予測すること
は困難である。そこで、各タップ係数の出力にタップ係
数値の絶対値の大きさを判定する比較回路を追加する。

この比較回路によりタップ係数値の絶対値が大きいと判
定されたタップには、毎回タップ係数を更新するための
回路に接続され、タップ係数値の絶対値が小さいと判定
されたタップには、ｎ回（ｎ≧２）に１回タップ係数を
更新する回路が接続される。上記比較回路は、毎回動作
する必要はなく、各タップ独立に、又伝送路の変動特性
に応じた周期で動作させればよいので、全タップを毎回
更新演算する回路に比較して、サンプル周期毎の演算量
を削減し、同時に同等の上記収束時間並びに追従特性を
得る。

〔実　施　例〕

第１図には伝送路の位相特性が大きく変動しない系で用
いられる自動等化器の一実施例が示される。

同図において、Ｘｉ　（ｉ＝１〜に＋２０）は入力デー
タである。Ｘｉは１の入力端子より、サンプル周期に呼
応する遅延時間を持った遅延素子２−ｉ　　（ｉ＝１〜
に＋２Ｑ−１）に順次入力される。

Ｃｉ　　（ｉ＝１〜に＋２Ｑ）は調整可能なタップ係数
で、４−ｉ　　（ｉ＝１〜に＋２Ｑ）の乗算器によりＸ
ｌと乗算される。７は加算器で、 ｉ＝１ であってＹ−Ｙｄの値を算出する。５は減算器９の出力
にタップ更新係数ｇを乗じてｇ・（Ｙ　−Ｙｄ）の値を
算出する。

そしてサンプル信号Ｘｉ　（ｉ＝１〜ｋ）は、線路１２
により、乗算器３−ｉ　（ｉ＝１〜ｋ）においてｇ・　
（Ｙ−Ｙｄ）と積をとり、減算器６−ｉ（ｉ＝１〜ｋ）
により、前回のタップ係数即ちサンプル周期に呼応する
遅延時間を持った遅延素子２０−ｉ　　（ｉ＝ｌ〜ｋ）
との差を得て、これをタップ係数とする。この更新演算
は、以下の式にな机 Ｃｉ″’＝　Ｃ１＝−’　−ｇ−Ｘｉ・（Ｙ　−Ｙｄ）
（ｉ　＝　１−　ｋ）一方乗算器５の出力は、スイッチ
回路１０により、サンプル周期毎に２つの線路１１−１
．１１−２に交互に分配される。

線路１１−１に分配された信号即ちｇ・（Ｙ−Ｙｄ）の
値は、奇数番目の乗算器３−ｉ　（ｉ＝に＋１．に、＋
３．・・・）でサンプル信号Ｘｉ　（ｉ＝に＋ｌ、に＋
３．・・）と乗算される。線路１１−２に分配された信
号の値ｇ・（Ｙ　−Ｙ　ｄ　）は、偶数番目の乗算器３
−ｉ　（ｉ＝に＋２．に＋４．・・・）でサンプル信号
Ｘｉ　　（ｉ＝に＋２．に＋４．・・・）と乗算される
。これらの乗算回路３−ｉの各出力は、引き算器６−ｉ
　（ｉ＝に＋１〜に＋Ｑ）で前回のタップ係数である偶
数番目の係数はＣｉ””奇数番目の係数はＣｉ”−１と
の差を得て、これを新しいタップ係数とする。即ち、タ
ップ係数Ｃ１（＋〜Ｃｋ＋ｚＱまでの更新演算は以下の
式によって与えられる。

Ｃｉ　　２Ｐ＝Ｃコ　”　２−　　ｇ　　−Ｘ　　ｊ　
　　・　（ｙ−ｙｄ）（ｉ＝＝に＋２．に＋４．・・・
、に＋２Ｑ）Ｃｉ２Ｐ”＝Ｃｉ”１−　ｇ−Ｘ　ｉ・（
Ｙ−Ｙｄ）（ｉ＝に＋１．に＋３．・・・、に＋２Ｑ−
１，）したがって、タップ係数Ｃ１（ｉ＝に＋１〜に＋
２Ｑ）の更新は、２サンプル周期毎に全部で１回行われ
ることになる。

第６図（Ａ）は、第１図の自動等化量の入力端子１に印
加される入力信号の一例が示されている。

サンプル周期ｔ□毎に入力端子１に供給される入力信号
は遅延素子２−１を介して、次段の遅延素子２−２に供
給される。この様にして入力信号は、最終段の遅延素子
２−に＋２１２−１まで順次シフトされる。

第６図（Ｂ）は、上記自動等化器の入力端子１に供給さ
れる入力信号の他の一例が示されている。

この例ではフィルタ回路の説明を簡略化するためサンプ
ル期間Ｔ１の間に入力信号パルスが１回だけ供給される
場合を示している。第６図（Ｂ）の入力信号に対する各
タップ係数Ｃｉ　（ｉ　＝＝　１〜に＋２Ｑ）の値を示
している。すなわち、横軸は時間、縦軸は振幅値を表わ
し、白丸は実際に出力するタップ係数値を表わす。伝送
路の位相特性が大きく変動しない系では、図に示すよう
にインパルス値、すなわちタップ係数値の大きい区間Ａ
と小さい区間Ｂという場合分けが可能である。例えばｌ
５ＤＮ　（Ｉｎｔｅｇｒａｔｅｄ　　５ｅｒｖｉｃｅｓ
　　Ｄｉｇｉｔａｌ　　Ｎｅｔｗｏｒｋ）用加入者線伝
送装置に用いられるエコーキャンセラは、様々な加入者
線を接続した場合でも、Ｃ工〜Ｃ工、までのタップ係数
値が０１．以降のタップ係数値よりも大きくなるので１
区間Ａ、Ｂの場合分けができる。区間Ａは第１図におけ
るタップ係数Ｃ工〜Ｃｋに相当し、初期収束時及び定常
時にも値が大きく変動するので、サンプル周期毎に乗算
器３−１〜３−ｋからなる第１乗算部を用いて更新演算
を行なう、また第１乗算部によって更新されたタップ係
数に基づいて、乗算器４−１〜４−ｋからなる第２乗算
部を用いて加算器７の入カ信号工、〜１ｋを形成する。

区間Ｂは第１図におけるタップ係数Ｃｋや、〜Ｃｋ＋ｚ
Ｑに相当し、タップ係数値が区間Ａに比べて小さく、定
常時の値の変動も遅いため、乗算器３−に＋１〜３−に
＋２０からなる第３乗算部を用いて１個置きに半分づつ
のタップを交互に更新し、サンプル周期毎の総演算量を
削減する。また更新されたタップ係数についてはその係
数に基づき、更新されなかったタップ係数については前
のサンプル周期で更新されたタップ係数に基づき１乗算
器４−に＋１〜４−　ｋ＋２　Ｑからなる第４乗算部を
用いて加算器７の入力信号１に＋〜Ｉｋ＋ｚＱが形成さ
れる。この様に、上記第１、第２及び第４乗算部におい
ては、全ての内部乗算器がサンプル周期毎に演算動作を
実行するが、第３乗算部においては、サンプル周期毎に
内部乗算器の半分が演算動作を実行する。本実施例に従
うと、タップ係数値の大きさに応じて、タップ係数の更
新値を演算する頻度が異なる。従って、サンプル周期毎
の総演算回数を削減できるとともに、全タップで毎回更
新演算を行なう回路と同等の初期収束および追従特性を
確保できる、。

第２図には伝送路の位相特性が大きく変動しない系で用
いられる自動等化器の別の実施例が示される。第１図に
示されるものと同一機能を有するものには同じ符号を付
しである。

第２図における自動等化器の出力演算およびタップ係数
Ｃ１〜Ｃｋまでの更新演算は第１図と同様なのでその詳
細な説明は省略する。

タップ係数Ｃｋ＋　ｘ〜ＣｋＨｚ　Ｑまでの更新演算は
、線路２１−１．２１−２と乗算器３−ｉとの接続が第
１図と異なり、２１−１は１乗算器３−ｉ（ｉ＝に＋１
〜ｋｉ）２１−２は、乗算器３−ｉ（ｉ＝に＋Ｑ＋１〜
に＋２　Ｑ）と結ばれている。

したがってタップ係数の更新演算は以下の式になる。

Ｃｉ”＝Ｃｉ””−ｇ−Ｘ　ｉ　・（Ｙ　−Ｙ　ｄ　）
（ｉ＝に＋１〜に＋Ｑ） Ｃｉ””＝Ｃｉ”１−　ｇ　−Ｘ　ｉ　　・（Ｙ−Ｙｄ
）（〕＝に十Ω＋１〜に＋２Ｒ） よってタップ係数Ｃｉ　（ｉ　＝　ｋ　＋　１〜に＋２
Ｑ）の更新演算は、前半に位置するタップと後半に位置
するタップとに分けられて交互に行われ、第１図と同様
に２サンプル周期に１回タップ係数Ｃ１（ｉ＝に＋１〜
に＋２　Ｑ）が全体的に更新される。

すなわち、第６図（Ｃ）における区間Ａは第２図におけ
るタップ係数Ｃ工〜Ｃｋに相当し、初期収束時及び定常
時にも値が大きく変動するので、サンプル周期毎に乗算
器３−１〜３−ｋからなる第１乗算部を用いて更新演算
を行なう。また第１乗算部によって更新されたタップ係
数に基づいて、乗算器４−１〜４−ｋからなる第２乗算
部を用いて加算器７の入力信号工、〜Ｉｋを形成する。

区間Ｂ−１は第２図におけるタップ係数Ｃｋ＋□〜Ｃｋ
＋Ｑに相当し、区間Ｂ−２は第２図におけるタップ係数
Ｃｋ＋Ｑ＋ｘ−Ｃｋ＋ｚＱに相当する。区間Ｂ−１及び
Ｂ−２のタップ係数値が区間Ａに比べて小さく。

定常時の値の変動も遅いため、乗算器３−に＋１〜３−
　ｋ＋ｆｌからなる第３乗算部と乗算器３−に＋Ｑ千１
〜３−に＋２Ｑからなる第４乗算部を交互に動作させる
。これにより、半分づつのタップを交互に更新し、サン
プル周期毎の総演算量を削減する。また更新されたタッ
プ係数についてはその係数に基づき、更新されなかった
タップ係数については、前のサンプル周期で更新された
タップ係数に基づき、乗算器４−に＋１〜４−　ｋ＋２
１２からなる第５乗算部を用いて加算器７の入力信号Ｉ
ｋ＋ｚ〜Ｉｋ◆２Ｑが形成される。この様に、上記第１
、第２及び第５乗算部においては、全ての内部乗算器が
サンプル周期毎に演算動作を実行するが、第３及び第４
乗算部においては、２サンプル周期毎に内部乗算器が演
算動作を実行する。本実施例に従うと、タップ係数値の
大きさに応じて、タップ係数の更新値を演算する頻度が
異なる。従って、サンプル周期毎の総演算回数を削減で
きるとともに、全タップで毎回更新演算を行なう回路と
同等の初期収束および追従特性を確保できる。

第４図にはタップ係数の初期収束特性が示される。第２
図に示した回路を用い、総タップ数を５０とし、タップ
係数Ｃ１〜Ｃ１，まではサンプル周期毎に更新演算を行
ない、Ｃ１５〜Ｃ９゜までは２サンプル周期毎に更新演
算を行なった場合の初期収束の特性が実線で示される。

横軸はトレーニング回数で、縦軸は誤差の２乗平均を表
わしている。

同図において実線で示される特性は、全タップをサンプ
ル周期毎に更新演算を行なう自動等化器と全く同等の収
束特性になっており、これと同等の等化特性を維持して
サンプル周期あたりの演算量を減らすことができた。同
図において２点鎖線で示される特性は前記特開昭５９−
１３９７１７号公報に示される様な従来の等化器、すな
わち、タップ係数値の大小にかかわらず、偶数番目のタ
ップ係数と奇数番目のタップ係数を交互に更新する等化
器を用いた場合の収束特性を表す。

第３図には伝送路の位相特性が大きく変動する系例えば
音響信号の伝達系で用いる自動等化器の実施例が示され
る。第１図に示されるものと同一機能を有するものには
同じ符号を付しである。

第３図における自動等化器の出力演算は第１図と同様で
あり、 Ｃ１ は乗算器４−ｉのほかに、比較回路１７−１に入力する
。比較回路１７−１は、上記タップ係数値の絶対値と入
力端子１６より入力されるタップ係数値の大小を判定す
る基準値を比較して、タップ係数値の絶対値が大きい場
合に１、小さい場合に０を出力する。減算器９の出力は
乗算器５によりｇの重みづけが行なわれ、その出力は一
方において、線路１３によりスイッチ１５−ｉ（ｉ＝１
〜ｋ）のＡ端子に接続され、他方において、スイッチ回
路１８に接続される。スイッチ回路１８は、ｎ（ｎ≧２
）サンプル周期毎に導通するスイッチである。スイッチ
回路１８の出力は線路１４によりスイッチ回路１５−ｉ
　（ｉ＝１〜ｋ）のＢ端子に接続される。スイッチ回路
１５−ｉ（ｉ＝１〜ｋ）は、比較回路１７−ｉ　（ｉ＝
１〜ｋ）の出力が１のときＡ端子に接続し、出力が０の
ときＢ端子に接続する。そして、スイッチ回路１５−１
の出力は１乗算器３−ｉに接続し、タップ係数の更新演
算に用いられる。

本実施例の自動等化量におけるタップ係数の更新演算は
次のようにして行われる。

先ず、本実施例による自動等化器が初期収束段階にある
ときは、タップ係数値はいったんクリアされ、すへてＯ
からスタートする。よってトレーニング開始時は、比較
回路１７−１の出力は０となり、スイッチ回路１５−１
はすべてＢ端子に接続されるので、全タップとも更新演
算は、となる（但し、ｉ＝１〜に、ｎ≧２）。

次にタップ係数の収束が進むにつれ、タップ係数値が大
きくなり、比較回路１７−１の出力が１となるタップが
出現する。そして比較回路１７−１の出力が１となるタ
ップに接続されているスイッチ回路１５−１はＢ端子か
らＡ端子に切り換わる。そして、伝送路の特性が変動す
るにつれ、スイッチ回路１５−１はタップ係数０１の大
きさに応じて適応的に切り換わる。従って定常状態では
。

タップ係数の更新演算は、タップ係数と基準値との関係
により、 （ｉ＝１〜ｋまでの任意） とされ。

これ以外のものは となる。

ところで、比較回路１７−１はサンプル周期毎に動作さ
せる必要はなく、各タップ独立に動作させてよい。また
比較回路１７−１は、伝送路特性の変動に追従できる周
期で動作させればよいので、例えばサンプル周期毎に１
タツプずつの比較回路を動作させると、比較回路を加え
たことによるサンプル周期中の演算数の増大は１となる
。一方、タップ係数の更新演算は１例えば総タップ数を
５０とし、スイッチ回路１５−１のうち１６個がＡに、
３４個がＢに接続されたとすると、全タップ毎回更新演
算を行なう場合に比べ、サンプル周期当りの更新演算は
１７低減することになる。また。

タップ係数値の大きいタップは毎回更新するので、定常
時の追従特性も劣化しない。

第５図には上記自動等化器をｌ５ＤＮ用伝送装置におけ
るエコーキャンセラに適用した場合の一例が示される。

ｌ５ＤＮ用伝送装置はバランシング・ネットワーク回路
］、　００を介して電話回線に接続される。Ｄ／Ａ（Ｄ
ｉｇｉｔａｌ−Ｔｏ−Ａｎ　ａｌｏ　ｇ）変換器１０１
は送信データを複数レベルのアナログ信号に変換し、こ
れをバランシングネットワーク回路１００に与える。バ
ランシングネットワーク回路１００がらの受信アナログ
信号はＡ／Ｄ　（Ａｎａｌｏｇ−Ｔｏ−Ｄｉｇｉｔａｌ
）変換器１０２でディジタル信号に変換されて伝送装置
の後段に送り込まれる。前記バランシングネットワーク
回路１００は、トランス１０３を介して電話回線１０４
から与えられる電圧成分から送信アナログ信号の電圧成
分を除去するようになっている。概略的にはトランス１
０３のインピーダンスＲ１と抵抗Ｒ２によって得られる
抵抗分正比に等しい抵抗分圧比を持つ直接抵抗Ｒ３，Ｒ
４を設け、前者の分圧電圧から後者の分圧電圧を減算器
１０５で減算するようになっている。

電話回線を介して互いに結合される複数のディジタル信
号処理プロセッサは、それぞれ、送信動作と受信動作を
同時に実行する。従って、第５図に示すディジタル信号
処理プロセッサは、その送信信号が、Ｄ／Ａ変換器１．
０１及びトランス１０３を介して電話回線１０４に供給
されているときに、これと並行して、図示しない他のデ
ィジタル信号処理プロセッサからの送信信号が、電話回
線１０４、トランス１０３及びＡ／Ｄ変換器１０２を介
して第５図に示すディジタル信号処理プロセッサに受信
される。ここで、Ｄ／Ａ変換器１０１から送信される信
号の一部がトランス１０３を介してＡ／Ｄ変換器１０２
に雑音成分として帰還されることを防止するために減算
器１０５を含むバランシングネットワーク１００が設け
られている。

このバランシングネットワーク回路１００は、電話回線
のインピーダンスはどこでも１３５Ωのような一定の値
にするという規格に従ってトランス１０３のインピーダ
ンスを一定と仮定して送信信号の回り込みを排除してい
るが、実際にはそのインピーダンスには誤差があり、ま
た電話回線の状態も経時的に変化し、且つどのような状
態の電話回線に接続されるかは全く予想することができ
ないため、実際に送信側から受信側に回り込んでくる不
所望な成分即ちエコー成分を確実に除去するためにエコ
ーキャンセラが用いられている。ここで、ブラックボッ
クスとして示されるフィルタ回路として、第１図、第２
図又は第３図に示す各フィルタ回路を用いることができ
る。エコー成分Ｙｄは信号Ｙによってキャンセルされる
。

第７図には上記自動等化量としての機能を実現するため
のディジタル信号処理プロセッサの一部ブロック図が示
される。

同図に示されるディジタル信号処理プロセッサは、プロ
グラムメモリとデータメモリを分離して構成する所謂バ
ーバードアーキテクチャを採り。

演算データ転送系と命令転送系が基本的に分離され、そ
の演算系は、ディジタル信号処理における変数データや
係数データなどを格納するためのデータＲＡＭ２００と
データＲＯＭ２０１を持ち、複数化されたデータバス２
０２〜２０４がそれらメモリ２００，２０１の所定のボ
ートに接続されて並列的にデータ転送可能にされ、さら
に１乗算器２０６と算術論理演算器２０７を個別的に備
えることによって頻度の高い乗算と加算を並列的に実行
可能にされている。例えば、前記データＲＡＭ２００の
ライトポートはデータバス２０４に結合される。データ
ＲＡＭ２００のリードボート及びデータＲＯＭ２０１の
リードボートは夫々データバス２０３，２０２に接続さ
れていて、データバス２０２，２０３に読み出されるデ
ータは、レジスタ２０８，２０９を介して乗算器２０６
や算術論理演算器２０７に供給可能になっている。また
、それら乗算器２０６及び算術論理演算器２０７には、
データバス２０４からもデータが供給可能にされている
。前記乗算器２０６の演算結果はレジスタ２１０に１命
令サイクル期間保持されて算術論理演算器２０７に与え
られる。算術論理演算器２０７は、前記レジスタ２１０
やデータＲＡＭ２００又はデータＲＯＭ２０１並びにデ
ータバス２０４から選択的に与えられるデータに対して
加減算などを行う。算術論理演算器２０７による演算結
果は一部アキュムレータ２１１，２１２に保持されてか
らデータバス２０４に戻されるようになっている。

ここで、第１図並びに第２図に示される遅延素子２−ｉ
、２０−ｉはデータＲＡＭ２００によってその機能が実
現されている。乗算器３−１．４−１，５は乗算器２０
６によってその機能が実現され、また、加算器７や減算
器６−ｉ、９は算術論理演算器２０７によってその機能
が実現されている。

ディジタル信号処理プセッサと外部のホストプロセッサ
とのインタフェースは、人出力バッファ２１５に接続さ
れるパラレル入力レジスタ２１６及びパラレル出力レジ
スタ２１７によって行われる。双方のレジスタ２１６，
２１７などに対する外部からのアクセス制御は、チップ
セレクト信号Ｃ８、リード・ライト信号Ｒ／Ｗ、そして
４ビツトのファンクション信号ＦＯ−Ｆ３などが供給さ
れるバスインタフェースコントローラ２１８が行う。前
記ファンクション信号ＦＯ〜Ｆ３は、チップ選択状態に
おいてその各ビットの論理値の組合せ状態に従って前記
レジスタ２１６，２１７や後述するプログラムカウンタ
２４０そしてコントロールレジスタ２３１などを直接外
部からリード・ライト可能に選択する為の制御信号であ
り、例えば図示しないホストプロセッサが出力するアド
レス信号の所定ビットに対応される。

Ａ／Ｄ変換回路とＤ／Ａ変換回路とのインタフェースは
、内部データバス２０４に接続されているシリアル入力
レジスタ２２０及びシリアル出力レジスタ２２１によっ
て行われ、その入出力制御は、特に制限されないが、サ
ンプリングイネーブルクロック信号ＲＳＡＭＩ、ＴＳＡ
Ｍｌなどを受けるシリアルインタフェースコントローラ
２２２が行う。このシリアルインタフェースコントロー
ラ２２２は、サンプリングイネーブルクロック信号Ｒ５
Ａｔ１の変化に同期する所定のタイミングでシリアル入
力レジスタ２２０にシリアル人力クロック５ＩＣＫを与
え、ビットシリアルに入力されるデータを取り込み制御
する。また、サンプリングイネーブルクロック信号ＴＳ
ＡＭＩの変化に同期する所定のタイミングでシリアル出
力レジスタ２２１にシリアル出力クロック５ＯＣＫを与
え、ビットシリアルなデータ出力制御を行う。前記サン
プリングイネーブルクロック信号Ｒ５ＡＭＩ。

ＴＳＡＭ２は、特に制限されないが、プログララマブル
タイマ２２４，２２５から出力され、その設定は、ホス
トプロセッサによる制御又はマイクロプログラム制御で
行われる。

前記データバス２０４にはそのほかにアドレスポインタ
２３０．コントロールレジスタ２３１゜ステータスレジ
スタ２３２、リピートカウンタ２３３、コンデイション
コードレジスタ２３４、デイレイレジスタ２３５、そし
て汎用レジスタアレイ２３６が結合されている。

前記アドレスポインタ２３０は、データＲＡＭ２００や
データＲＯＭ２０１、並びに汎用レジスタアレイ２３６
をアドレシングするためのものである。前記ステータス
レジスタ２３２はディジタル信号処理プロセッサの内部
状態例えば前記パラレル入力レジスタ２１６やパラレル
出力レジスタ２１７によるデータの入出力状態や割込み
マスク状態などを反映するフラグを保持する。前記コン
トロールレジスタ２３１はディジタル信号処理プロセッ
サ１の動作を制御するための各種条件を保持する。リピ
ートカウンタ２３３は積和演算などの為の反復命令など
の繰返し実行回数の計数に利用される。

ディジタル信号処理プセッサの命令制御系は。

特に制限されないが、次に実行すべき命令番地を保有す
るプログラムカウンタ２４０、外部割込みやジャンプ／
ブランチの発生に起因して前記プログラムカウンタ２４
０の値をネスト数４まで退避可能とするスタックレジス
タ２４１〜２４４．ディジタル信号処理プセッサの動作
プログラムを例えば複数のマイクロ命令系列として保有
すると共に前記プログラムカウンタ２４０の出力によっ
てアドレシングされるマイクロＲＯＭ２４５、このマイ
クロＲＯＭ２４５から出力されるマイクロ命令をフェッ
チするマイクロインストラクションレジスタ２４６、こ
のマイクロインストラクションレジスタ２４６から出力
されるマイクロ命令をデコードして各種内部制御信号な
どを生成するマイクロインストラクションデコーダ２４
７．そして割込み発生などに基づいてマイクロ命令のア
ドレス制御などを行うファンクション・モードコントロ
ーラ２４８を備える。

本実施例に従えば、前記マイクロＲＯＭ２４５にはエコ
ーキャンセルのための動作プログラムが格納されている
。

前記ファンクション・モードコントローラ２４８による
命令アドレス制御や割込み制御は、バスインタフェース
コントローラ２１８やシリアルインタフェースコントロ
ーラ２２２から与えられる情報、即ち、シリアル入力レ
ジスタ２２０やシリアル出力レジスタ２２１などに対す
る入出力動作を指示する情報、内部レジスタに対する外
部からの直接アクセスを指示する情報などに従って行わ
れ、その情報の種類に応じて必要な処理ルーチンにマイ
クロプログラムを分岐させるための分岐先アドレスの発
生や、それに付帯する退避処理、そして復帰処理を制御
する。尚、−群のマイクロ命令の実行シーケンスにおい
てマイクロＲＯＭ２４５のネクストアドレスは、特に制
限されないが、マイクロインストラクションレジスタ２
４６を介して与えることもできる。

前記マイクロＲＯＭ２４５は、演算命令のスループット
を向上させるために同一命令サイクル中に複数の動作を
実行可能な水平型マイクロ命令体系に従った動作プログ
ラムを保有する。１命令サイクルによって並列実行可能
な動作は、乗算器２０６のオペレーション、算術論理演
算器２０’７のオペレーション、データＲＯＭ２０１や
ＲＡＭ２００並びに各種レジスタに対するリード・ライ
トアクセスなどとされる。乗算は、全ての命令サイクル
で動作可能になっており、乗算器２０６の入力データが
命令によって選択されることによって乗算が行われる。

乗算結果はレジスタ２１０に蓄えられ、次の命令サイク
ルでその乗算結果を利用して算術論理演算器２０７によ
る加減算が実行されることになる。これにより１乗算と
加算はパイプライン的に並列実行され、積和演算は見掛
は上１命令サイクルで能率的に行われる。

上記実施例によれば以下の作用効果がある。

（１）サンプルデータ伝送路の位相特性が大きく変動し
ない系の場合、タップ係数値の大きいタップと小さいタ
ップは大兄予測することができる。

この場合には第１図や第２図のようにタップ係数値の大
きいタップはサンプル期間毎に更新演算を行ない、タッ
プ係数値の小さいタップは２サンプル期間毎に更新演算
を行なう回路で構成することにより、タップ係数値の大
きいタップは自動等化量の初期トレーニング時の収束時
間並びに定常時における伝送路のゲイン特性の変動に対
する追従特性に大きく関与しているが故に、従来例に比
べて上記収束時間及び追従特性を大きく改善することが
でき、全タップを毎回更新するよりも少ない演算量でも
って、それとほぼ同等の等化特性を得ることができる。

（２）この場合に、第２図のようにタップ係数Ｃｋ＋１
〜Ｃｋ＋ｐまでのグループと、タップ係数Ｃｋ＋Ｑ◆、
〜Ｃｋ＋ｚ（ｌまでのグループとに分け、グループ毎に
タップ係数の更新演算を行うようにすると、第７図のデ
ータＲＡＭ２００で成るような遅延要素の値を積和演算
に従って順次書き換えていくときのアドレスを前記各グ
ループ内で連続させることができ、データＲＡＭ２００
に対するアドレス制御が容易になる。これに対し、従来
例もそうであるが、第１図のようにタップを一個置きに
別々のグループに振り分けるようなグループ分けをして
同グループのタップ係数をグループ単位で更新する場合
には、グループ単位で遅延要素の記憶領域を分割しない
限りアドレスポイント制御は複雑化するという点に考慮
しなければならない。

（３）伝送路の位相特性が大きく変動する系の場合、タ
ップ係数の大きいタップ、小さいタップを予測すること
は困難であり、その場合には、第３図に示されるように
、各タップ係数の出力にタップ係数値の絶対値の大きさ
を判定する比較回路１７−１〜１７−ｋを追加し、これ
ら比較回路によりタップ係数値の絶対値が大きいと判定
されたタップには、毎回タップ係数を更新するための回
路を接続し、タップ係数値の絶対値が小さいと判定され
たタップには、複数回に１回タップ係数を更新する回路
を接続するようにすることによって対処することができ
る。この場合には、前記比較回路１７−１〜１７−には
、毎回動作する必要はなく、各タップ独立に、又伝送路
の変動特性に応じた周期で動作させればよいので、全タ
ップを毎回更新演算する回路に比較して、サンプル周期
毎の演算量を削減し、同時に同等の上記収束時間並びに
追従特性を得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば、第３図の例では、比較回路１７−１とスイッチ
回路１５−１を全タップに設けた例について示したが、
タップをいくつかの連続したタップで構成される区間に
分割して、その区間毎に比較回路とスイッチ回路を設け
る方法もある。例えば、総タップ数を５０として、タッ
プを５つの区間（１〜１０．１１〜２０．２１〜３０．
３１〜４０．４１〜５０）に分割し、その区間の任意の
タップあるいはその区間のタップ係数の絶対値の総和に
比較回路を付加し、上記比較回路の出力により、スイッ
チ回路を動作させて上記区間の更新演算の頻度を一律に
ｌｌ！整する回路も有効である。

また、第１図、第２図、第３図の例においては、更新演
算の回路として、サンプル周期毎に更新する回路と２サ
ンプル周期毎に更新する回路の組合せ、そしてサンプル
周期毎に更新する回路とｎサンプル周期毎に更新する回
路の組合せについて述べたが、本発明は上記の組合せに
限定されるものではない。総タップ数が大きい場合、ま
たタップによってはタップ係数値に大きな差異がある場
合には、更新頻度の異なる３つ以上の更新演算の回路を
組合せることにより、更に演算数を削減することができ
る。例えば、一のグループは各サンプリング周期毎にタ
ップ係数が更新され、他のグループはｍ　（ｍ≧２）サ
ンプリング周期毎にタップ係数が更新され、その他のグ
ループはｎ（ｎ＞ｍ）サンプリング周期毎にタップ係数
が更新されるようにする。

また、第１図乃至第３図の自動等化量の入力端子１は何
ビットであってもよい。また、ディジタル信号処理プロ
セッサにはＡ／Ｄ変換器やＤ／Ａ変換器などのアナログ
回路部も含めて１チツプ化することができる。

また、上記実施例では線形フィルタを一例に説明したが
、非線形フィルタであってもよく、さらには毎回更新演
算を行う部分若しくは予めタップ係数値が大きくなると
予想される部分に対して部分的に非線形フィルタを適用
することもできる。

以上の説明では主として本発明者によってなされた発明
を主としてその背景となった利用分野であるエコーキャ
ンセラ型伝送装置に適用した場合について説明したが５
本発明はそれに限定されるものではなく、モデム、音声
圧縮、音声合成１画像処理などのためのフィルタリング
処理に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られるように効果を簡単に説明すれば下記の通り
である。

すなわち、タップ係数値の大きさに応じて、タップ係数
の更新頻度が変えられて成る構成を採用することにより
、若しくは毎サンプリング周期毎にタップ係数が更新さ
れるタップのグループと所定サンプリング周期毎にタッ
プ係数が更新されるタップのグループに分けて成る構成
を採用することにより、タップ係数の更新を毎回行う自
動等化器と実質的に同等の等化特性を得ながら、サンプ
ル時間内の総攬算数を削減できるという効果がある６ そして、定常時に大きく特性が変動する系においても、
タップ係数値をモニタして更新演算の頻度を適応的に変
化させる回路により、自動等化器の等化特性を劣化させ
ることなく、サンプル時間内の総攬算数を削減できる。

さらに、限られたディジタル信号処理演算ステップでも
って、タップ係数の更新を毎回行う自動等化器と実質的
に同等の、タップ係数収束性能とサンプリングデータ伝
送路の特性の変動に対する追従特性とを得ることができ
るディジタル信号処理用の半導体集積回路を得ることが
できる。

【図面の簡単な説明】

第１図は本発明に係る自動等化器の一実施例論理回路図
、 第２図は本発明に係る自動等化器の他の実施例論理回路
図。 第３図は本発明に係る自動等化器のさらに別の実施例論
理回路図。 第４図はタップ係数のトレーニング回数と誤差の関係を
示す説明図、 第５図は自動等化量をｌ５ＤＮ用伝送装置におけるエコ
ーキャンセラに適用した場合の一例ブロック図、 第６図（Ａ）は自動等化器の入力信号の一例説明図、 第６図（Ｂ）は自動等化器の入力信号の別の一例を示す
説明図、 第６図（Ｃ）は第６図（Ｂ）の入力信号に対する各タッ
プ係数の値を示す説明図、 第７図は本実施例の自動等化器を実現するためのディジ
タル信号処理プロセッサの一例ブロック図である。 １・・入力端子、２−１　＋　２０−　ｉ・・・遅延素
子、３−ｉ、４−ｉ、５・・・乗算器、６−ｉ、９−ｉ
・・・減算器、７・・・加算器、１０，１５．１８・・
・スイッチ回路、１７−１・・・比較回路。Ｃｉ・・・
タップ係数。 ２００・・・データＲＡＭ。 ♀ 第 図 ）Ｌ−＝；り・回縦

Claims (1)

1. 【特許請求の範囲】 １、連続する複数個の入力サンプル信号を得る手段と、
   上記複数個のサンプル信号にタップ係数を乗ずる手段と
   、上記タップ係数を乗じられた各サンプル信号を加算す
   る加算回路と、上記加算回路出力から得られた信号によ
   り上記タップ係数を制御する更新手段を有する自動等化
   器において、上記タップ係数の値の大きさに応じて、タ
   ップ係数の更新頻度が変えられて成るものであることを
   特徴とする自動等化器。 ２、連続する複数個の入力サンプル信号を得る手段と、
   上記複数個のサンプル信号にタップ係数を乗ずる手段と
   、上記タップ係数を乗じられた各サンプル信号を加算す
   る加算回路と、上記加算回路出力から得られた信号によ
   り上記タップ係数を制御する更新手段を有する自動等化
   器において、毎サンプリング周期毎にタップ係数が更新
   されるタップと、所定サンプリング周期毎にタップ係数
   が更新されるタップとを含んで成るものであることを特
   徴とする自動等化器。 ３、連続する複数個の入力サンプル信号を得る手段と、
   上記複数個のサンプル信号にタップ係数を乗ずる手段と
   、上記タップ係数を乗じられた各サンプル信号を加算す
   る加算回路と、上記加算回路出力から得られた信号によ
   り上記タップ係数を制御する更新手段を有する自動等化
   器において、上記タップ係数の値の大きさに応じて、タ
   ップ係数の更新頻度が相対的に高くされるタップのグル
   ープと低くされるタップのグループを含んで成るもので
   あることを特徴とする自動等化器。 ４、前記タップのグループは、グループ毎にタップ係数
   の更新頻度が変えられて成るものである請求項３記載の
   自動等化器。 ５、一のグループは各サンプリング周期毎にタップ係数
   が更新され、他のグループはｍ（ｍ≧２）サンプリング
   周期毎にタップ係数が更新され、その他のグループはｎ
   （ｎ＞ｍ）サンプリング周期毎にタップ係数が更新され
   るようにされて成る請求項４記載の自動等化器。 ６、タップ係数の更新頻度が相対的に低くされる前記タ
   ップのグループは、サンプリング周期毎に同数のタップ
   を交互に係数更新するようにされて成る請求項３記載の
   自動等化器。 ７、連続する複数個の入力サンプル信号を得る手段と、
   上記複数個のサンプル信号にタップ係数を乗する手段と
   、上記タップ係数を乗じられた各サンプル信号を加算す
   る加算回路と、上記加算回路出力から得られた信号によ
   り上記タップ係数を制御する更新手段を有する自動等化
   器において、上記タップ係数の絶対値の大きさを判定す
   る比較手段を有し、その比較結果に基づいて、タップ係
   数の更新頻度が変えられて成るものであることを特徴と
   する自動等化器。 ８、請求項１乃至７の何れか１項記載の自動等化器を構
   成するディジタル信号処理部が１個の半導体基板に形成
   されて成るものであることを特徴とする半導体集積回路
   。