JPH1063640A - デジタル信号プロセツサー - Google Patents

Abstract

(57)【要約】 【課題】 速度と柔軟性を改良する。 【解決手段】 少なくとも一つの相関器は、相関器が構
成要素の少なくとも一つからデータを受信し、構成要素
の少なくとも一つにデータを出力し、少なくとも一つの
入力ポ−トを通って受信された該入力データが、本質的
に完全に出力ポ−トに送信される相関器処理モードにお
いて動作するために、該プロセッサーの少なくとも一つ
によって制御され、該強化命令セットの中から少なくと
も一つの選択された命令に応答する。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、改良されたデジタル信号プロ
セッサー（ＤＳＰ）に関する。

【０００２】

【発明の背景】ＤＳＰは、特定応用のためのプロセッサ
ー性能を高めるために好ましい方法である。ＤＳＰは、
複数の掛け算及び掛け算／累算演算を必要とし、このた
め、マルチプライヤアキュムレータ（ＭＡＣ）ユニット
が、性能向上のために伝統的なマイクロプロセッサーに
増設される。

【０００３】長フィルターを用いる多様な計算を必要と
する（長フィルター計算又は演算とも呼ばれる）ゴ―ス
ト消去、波形等化等の新しい応用の出現により、システ
ム設計者達は、外部記憶装置とそれ自体公知な外部フィ
ルタ装置（「相関器」とも呼ばれる）有する従来のＤＳ
Ｐを使用し始めた。

【０００４】従来の相関器の構造と動作は、文献におい
て非常に公知であり、例えば、”Ｔｈｅｏｒｙ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｄｉｇｉｔａｌ Ｓ
ｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ”，Ｌａｗｒｅｎｃ
ｅ Ｒ．Ｒａｂｉｎｅｒ−Ｂｅｒｎａｒｄ Ｇｏｌｄ；
Ｐｒｅｎｔｉｃｅ Ｈｉｌｌを参照せよ。

【０００５】本発明は、ゴ―スト消去応用を参照して
（排他的ではないが）専ら記載され、従って、より良い
理解のために、ゴ―スト消去のための従来の技術ととも
に、モデムテレビ伝送の文脈においてそれ自体公知な
「ゴ―スト」現象の簡単な説明が行われる。通信応用に
おいて、同一の動作は、信号等化と指定され、この場
合、受信信号は、帯域幅の損失とエコ―のようなチャネ
ル妨害から浄化される。

【０００６】エコ―信号又は虚影信号は、最新モデムテ
レビ伝送の主要な問題の一つであった。送信信号が空中
から受信された時、ゴ―ストが、山、ビルディング等か
らの反射によって生ずる。ケーブルを通して受信された
テレビジョン信号において、ゴ―ストは、コネクタの不
連続性による。ゴ―ストは無線周波数スペクトルにおい
て発生されるが、ゴ―ストが生成されるプロセスは、ベ
―スバンド信号における直線歪みとして正確にモデル化
される。このため、ゴ―ストの消去は、ゴ―ストプロセ
スの線形モデルの逆である線形フィルターにベ―スバン
ド信号を通過させることによって達成される。

【０００７】典型的に、ゴ―スト消去及び等化シ−ケン
スは、次のアルゴリズム表現に従う。

【０００８】

【数１】

【０００９】ゴ―ストを除去する以前の努力は、電荷結
合素子（ＣＣＤ）横断フィルターの如くアナログ技術を
使用し、フィルターの不正確さにより、有意な改良は為
されなかった。より最近、ゴ―スト消去参照（ＧＣＲ）
信号が、フィルター列における使用のために提案され
た。ディジタルフィルターは、ゴ―スト消去器を実現す
る代替的方法として広く受け容れられた。

【００１０】虚影信号は、主信号の前後に受信器に到達
し、それぞれ前駆体及び後駆体ゴ―ストを生ずる。前駆
体ゴ―ストを消去するために適切なフィルターは、物理
的に実現不能な無限インパルス応答（ＩＩＲ）フィルタ
ーであり、長い有限インパルス応答（ＦＩＲ）フィルタ
ーによって近似される。後駆体ゴ―ストは、ＩＩＲフィ
ルターによって消去される。このため、虚影信号を除去
するための典型的なディジタルフィルターは、前駆体ゴ
―ストを除去するためのＦＩＲフィードフォワードフィ
ルター、及び後駆体ゴーストを除去するためのＩＩＲフ
ィードバックフィルターである。

【００１１】フィルター係数を計算するために、ゴ―ス
ト消去参照（ＧＣＲ）信号は、典型的に、垂直帰線消去
期間（ＶＢＩ）の一つのラインにおいて、放送局から伝
送される。フィルターの係数は、受信ＧＣＲ信号を記憶
標準ＧＣＲ信号と比較することによって評価される。

【００１２】一般にゴ―スト現象とゴ―スト消去の典型
的なシ−ケンスを記載したが、ゴ―スト消去を達成する
ためのＤＳＰのこれまでに公知な応用が、以下に記載さ
れる。

【００１３】従って、特定応用に対して、ＤＳＰとそれ
に結合された外部フィルタ装置の両方は、類似の形式の
長フィルター動作を実行する。この実施態様により、Ｄ
ＳＰは、外部フィルターにロードされる係数を計算する
ための長相関器演算を実行する。係数をロードされる
と、フィルターは、入りビデオデータを濾波するための
長重畳計算を実行し、これにより、所望のゴ―スト消去
を達成する。

【００１４】ＤＳＰと外部フィルターから成るシステム
のこのアプローチは、こうして、ゴ―スト消去の機能要
求を満たすが、同時に、いくつかの重大な欠点を有す
る。

【００１５】一つには、システムは、多様な構成部分の
間の比較的複雑なインタフェースを必要とする多数の装
置から組み立てられ、装置の構造を扱いにくくし、これ
により、様々な応用によって規定された可変動作モード
において動作するフィルターの能力に悪影響を及ぼす。
さらに、指定された種類の装置は、低費用消費者応用の
ために高価すぎ、これにより、多数の商業応用に関する
限り、不当な制約を課する。

【００１６】

【発明の要約】公知な如く、現在のＤＳＰ発生は、マル
チプライヤアキュムレータユニットを有することを特徴
とし、正規マイクロプロセッサーから区別される。本発
明は、適応等化器デジタル信号プロセッサー（ＡＥＤＳ
Ｐ）とも呼ばれる高度ＤＳＰ（ＥＤＳＰ）を設けること
により、現在利用可能なＤＳＰを一段階進めることを追
求する。相関器によるベクトル演算は、ＤＳＰによって
行われる単一の掛け算累算の繰り返しル―プを置き替え
る。

【００１７】ＥＤＳＰは、デジタル信号プロセッサーの
新しい進歩した世代を表現する。新ＤＳＰは、その主要
ユニットとして、従来のマルチプライヤ又はマルチプラ
イヤアキュム レータの代わりに又はの他に、一つ以上
の相関器ユニットを含む。ＥＤＳＰは、ゴ―スト消去と
波形等化の如く、非常に高速な重畳及び相関演算のため
に長フィルターを必要とする応用のために有益である。
以下に詳細に説明される如く、ＤＳＰにおける完全なサ
ブモジュールとしての相関器ユニットの組み込みは、外
部相関器との扱いにくいインタフェースを不必要にする
ことにおいて、従来のＤＳＰに関連した外部フィルター
のこれまでに公知な利用に対する利点を構成する。さら
に具体的には、ＥＤＳＰの内部積分相関器は、構成部分
の間の相互通信が比較的高速な共通バスで行われ、ＥＤ
ＳＰが、所定の命令セットを使用し、別々に、又は演算
論理装置（ＡＬＵ）の如くＥＤＳＰの他の構成部分と結
合して、相関器の効率的な活用を容易にするという意味
において、ＤＳＰの他の構成部分と通信するのために先
験的に適合される。

【００１８】ＤＳＰへの相関器の組み込みは、対応する
従来のＤＳＰ及び外部相関器よりも通常使用が安価で容
易である装置を産出する。ＤＳＰへの相関器の組み込み
は、好ましくは、（以下に記載される）特定の方法で実
現されるべきであり、（ダイ空間とも呼ばれる）ＥＤＳ
Ｐによって占有された空間を縮小し、これにより、さら
にその費用を削減する。

【００１９】従って、ＥＤＳＰは、外部相関器を利用す
る従来のＤＳＰと比較して、速度と柔軟性に関して改良
性能を示し、前者の費用削減により、低費用の消費者分
野における使用のためにより訴えるものがあることが認
められる。

【００２０】発明により、相関器は、ＤＳＰへ組み込ま
れ、次の動作モードを与える特異なアーキテクチャーを
提供する。

【００２１】１．疎結合モード（「フィルター処理モー
ド」とも呼ばれる）、この場合、相関器は、（ＥＤＳ
Ｐ）の主プロセッサーによって起動され、主プロセッサ
ーによって停止されるまで、永久に作用する。通常、こ
の動作モードにより、ＤＳＰのプロセッサーは、動作パ
ラメータを相関器へロ−ドし、その動作をトリガーす
る。「ロードパラメータ」と「トリガ」動作は、例え
ば、プロセッサーにおいて適切な「ロード」及び「スタ
ート」コマンドを実行することにより実現される。トリ
ガーされた後に、相関器は、プロセッサーによって停止
されるまで、従来の相関器と本質的に同様の方法におい
て動作する、即ち、それは、処理されるデータを送ら
れ、出力処理データを生成する。ゴ―スト消去の特定例
において、受信信号は、相関器においてゴ―スト消去を
受け、そしてゴーストフリー信号は、テレビ画面へ出力
される。通常、フィルター処理モードにおいて、相関器
は、所謂「スタンドアロンモード」において作動するこ
とが注目される。言い換えれば、それは、「開始動
作」、「停止動作」と「ロード操作パラメータ」動作の
如く、ＤＳＰモジュ−ルによって開始される限定事象の
みに応答することを除いて、ＤＳＰの他の構成部分と独
立に作動する。

【００２２】２．密結合動作モード（「相関器処理モー
ド」とも呼ばれる）、この場合、相関器は、ＥＤＳＰの
多様なモジュ−ルから入力データを送られ、それらにデ
ータを出力する。こうして、フィルター処理モードと対
照的に、相関器処理モードにおいて、相関器は、ＤＳＰ
の他の構成部分、例えば、特定応用に従い、ＡＬＵ、メ
モリとプロセッサー（実行ユニット）の一つ以上と本質
的に通信する。

【００２３】３．混合動作モード、この場合、相関器
は、上記の２つのモードの間で切り替わる。

【００２４】こうして、発明の一つの見地により、高度
ディジタル信号プロセッサー（ＥＤＳＰ）が提供され、
次の（i）〜（v）の構成要素を含む実行セクションと、
（i）少なくとも一つのプロセッサー、（ii）少なくと
も一つの算術論理ユニット（ＡＬＵ）、（iii）強化命
令セットから選択された実行命令セットを保持するため
の第１メモリ装置、（iv）データを保持するための第２
メモリ装置、（v）少なくとも該（i）及び（ii）構成要
素に結合された少なくとも一つのクロック信号を発生さ
せるためのクロックジェネレータ、それらの間に制御さ
れた通信を設けるために該実行セクションの構成要素に
結合された少なくとも一つの内部通信バスと、（vi）該
実行セクションと通信するために該少なくとも一つのバ
スに結合され、外部入力データを受信するための少なく
とも一つの入力ポ−トとデータを出力するための少なく
とも一つの出力ポ−トとを有する少なくとも一つの相関
器とを組み合わせて具備し、該少なくとも一つの相関器
は、次のモードにおいて動作するために、該プロセッサ
ーの少なくとも一つによって制御され、該強化命令セッ
トの中から少なくとも一つの選択された命令に応答す
る。即ち、該相関器が該構成要素の少なくとも一つから
データを受信し、該構成要素の少なくとも一つにデータ
を出力し、該少なくとも一つの入力ポ−トを通って受信
された該入力データが、本質的に完全に該出力ポ−トに
送信される相関器処理モード。

【００２５】所望ならば、該少なくとも一つの相関器
は、次のモードで動作するために、該強化命令セットの
中から少なくとも一つの選択された命令に応答する。

【００２６】即ち、該少なくとも一つの相関器が、該少
なくとも一つの入力ポ−トを通して受信された入力デー
タを処理し、該少なくとも一つの出力ポ−トに処理デー
タを出力するために本質的に自立形なモードにおいてア
クティブであるフィルター処理モードである。該少なく
とも一つの相関器は、必要な回数分、該相関器処理モー
ドとフィルター処理モードの間で切り替わることができ
る。

【００２７】一つの特定実施態様により、高度ディジタ
ル信号プロセッサー（ＥＤＳＰ）が提供され、次の
（i）〜（v）の構成要素を含む実行セクションと、
（i）プロセッサー、（ii）算術論理ユニット（ＡＬ
Ｕ）、（iii）強化命令セットから選択された実行命令
セットを保持するための第１メモリ装置、（iv）データ
を保持するための第２メモリ装置、（v）少なくとも該
（i）と（ii）の構成要素に結合された少なくとも一つ
のクロック信号を発生させるためのクロックジェネレー
タ、それらの間に制御された通信を設けるために該実行
セクションの構成要素に結合された通信バスと、（vi）
該実行セクションと通信するためにバスと結合され、外
部入力データを受信するための入力ポ−トとデータを出
力するための出力ポ−トとを有する相関器とを具備し、
該相関器は、該相関器が該構成要素の少なくとも一つか
らデータを受信し、該構成要素の少なくとも一つにデー
タを出力し、該入力ポートを通して受信された該入力デ
ータが、本質的に完全に該出力ポ−トに送信される相関
器処理モードにおいて動作するために、該プロセッサー
によって制御され、該強化命令セットの中から少なくと
も一つの選択された命令に応答する。

【００２８】所望ならば、該相関器は、次のモードにお
いて動作するために、該強化命令セットの中から少なく
とも一つの選択された命令に応答する。該相関器が、該
入力ポ−トを通して受信された入力データを処理し、該
出力ポ−トに処理データを出力するために本質的に自立
形なモードにおいてアクティブであるフィルター処理モ
ード。該相関器は、該相関器処理モードとフィルター処
理モードの間で必要な回数分切り替わることができる。

【００２９】該第１及び第２メモリ装置は、各々、随意
的に相互に無関係の一つ以上のメモリモジュ−ルから成
る。

【００３０】上記で指定された如く、相関器は、原則と
して、比較的大きな空間（ダイ空間）を占める複数の掛
け算器から成り、このため、ＤＳＰ「自体」への組み込
みは、なかんずく、ダイの大きさの制約のために望まし
くない。即ち、それは大きいダイ空間を必要とする。

【００３１】従って、上記のアーキテクチャーにおい
て、相関器は、ＤＳＰの標準クロックと比較してより高
速のクロックに結合され、こうして、相関器の正常動作
中使用される掛け算器の数を縮小することができる。例
えば、相関器のクロックが、入りビデオデータのサンプ
リングレートよりも３倍速い従来のＤＳＰよりも２倍高
速であると仮定すると、この構成により、相関器は、各
入りピクセルに対して６つの動作（掛け算）を実行する
ことは容易に認められる。これは、同一のハードウェア
（掛け算器）から時分割多重化の相関器を設計する可能
性を与え、これにより、相関器がデータサンプリングク
ロックに結合された（各出ピクセルに対して掛け算器当
り唯一の掛け算演算）ならば必要とされる数よりも、よ
り少数の掛け算器（明らかにより小さなチップになる）
の使用を与える。

【００３２】従って、従来の相関器と比較して相関器の
性能を低下させずに、（縮小数の掛け算器の使用を許
す）高速クロックを送られる相関器の利用は、より小さ
いダイ空間を占有し、こうして、ＥＤＳＰのために割り
当てられた全ダイ空間を減少させることにおいて利点を
構成する。

【００３３】こうして、好ましくは、該クロックモジュ
−ルは、少なくとも３つの同期クロック周波数を生成す
ることができ、その第１は、入力データサンプリングレ
ートを決定し、その第２は、該第１クロック周波数より
も高速であり、少なくともプロセッサー処理速度を決定
し、その第３は、相関器処理速度を決定するために該第
２クロック周波数よりも高速である。

【００３４】随意的に、以下に詳細に説明される如く、
ＥＤＳＰをさらに向上させるために、相関器において使
用される掛け算器の数は、改良掛け算アルゴリズムを使
用することによってさらに縮小される。

【００３５】典型的なＥＤＳＰ配置において、指定され
た種類の汎用相関器ユニットが、代わりに、又は従来の
マルチプライヤアキュムレータの他に、ＤＳＰへ統合さ
れる。後者は、一般に、ＤＳＰの正常動作中、比較的簡
単な掛け算に対して使用される。好ましくは、ＤＳＰの
メモリモジュ−ルはまた、（閉結合モードにおいて）相
関器によって使用され、分離メモリを相関器に関連させ
る必要性を未然に防ぎ、（２つの個別メモリを管理する
必要性を避けることにより）結局より効率的な動作とダ
イサイズの一層の削減を生ずる。

【００３６】ＥＤＳＰは、こうして、相関器ユニットの
多様な機能を包含し、上記の動作モードのいずれかにお
いて多様な機能を実行することを可能にする拡張命令セ
ットを走らせることができる主プロセッサーを含む。

【００３７】こうして、発明のＥＤＳＰは、強化命令セ
ットにより獲得された柔軟性と、すべての同一のダイに
おいて存するＥＤＳＰの多様な構成部分の間の効果的な
高信頼性の通信を容易にする内部高速通信バスから恩恵
を得る。さらに、発明のＥＤＳＰの利用は、緩く組み込
まれた相関器処理動作モードの準備と、それらの間を切
り替える簡単な方法の準備により、広範囲の低費用応用
のために訴えるものがある。

【００３８】所望ならば、発明のＥＤＳＰの性能は、ハ
ードウェアの時分割多重化を使用することにより、即
ち、データサンプリングクロックでのデータ処理に対し
て（正当に同期化された）高速クロックを用いることに
より、さらに改良される。

【００３９】随意的に、以下に詳細に説明される如く、
発明のＥＤＳＰは、（従来の相関器と比較して）縮小数
の掛け算器の利用から恩恵を得て、これにより、性能を
低下させることなく、ＥＤＳＰの一層の小型化を許容す
る。より少数の掛け算器を利用することから引き出され
る恩恵は、関係のある制御を簡単化し、掛け算器との間
で伝達されなければならないデータ量を縮小することで
ある。

【００４０】発明のＥＤＳＰは、こうして、長く感じら
れた要求を満たす。

【００４１】より良い理解のために、発明は、添付の図
面を参照して、実施例のみにより以下に記載される。

【００４２】

【実施例】図１において、８つの主ユニットとそれらを
連結するバスを含むＥＤＳＰの典型的であるが排他的で
はないアーキテクチャーが示される。こうして、入力ポ
−ト１は、相関器ユニット６、ＡＬＵ７とデータメモリ
モジュ−ル９に結合される。相関器ユニット６は、バス
Ｄを介してＡＬＵ７にデータを出力し、バス２Ａを介し
て入力を受信する。相関器ユニット６は、さらに、通信
バスＡ（ポート２Ｂ）を介して、データメモリモジュ−
ル９からデータを受信し、（例えばテレビ画面への）デ
ータをポート３とモジュ−ル９に出力する。示された如
く、ＡＬＵ７は、それぞれ、通信バス「Ｃ」と「Ｂ」を
介して、レジスタファイルモジュール１１からデータを
受信し、それにデータを出力し、そしてまた、通信バス
「Ｂ」を介して、データメモリモジュ−ル９にデータを
出力する。所望ならば、図１のアーキテクチャーは、少
なくとも２つの相関ユニット及び／又は少なくとも２つ
のＡＬＵＳ７を使用する。

【００４３】同様に図１に示された如く、レジスタファ
イル１１、データメモリ９、コードメモリ１３、実行ユ
ニット１５（主プロセッサーとも呼ばれる）、バスイン
ターフェースモジュ−ル１７、並びに相関器６とＡＬＵ
７はすべて、制御バスＦを用いて相互連結される。コー
ドメモリモジュ−ル１３とメモリモジュ−ル１９は、特
定の配置のみに拘束されない、例えば、それらは、必要
に応じ、かつ適切に、２つ以上のサブモジュールに区分
化されることが注目される。

【００４４】実行ユニット１５は、通常コードメモリ１
３に記憶されるプログラムを走らせる。バスインターフ
ェースモジュ−ル１７は、外界へのインターフェースを
設ける通信回線２２と２３に結合される。同様に、図１
のアーキテクチャーは、複数の実行ユニット１５を使用
する。

【００４５】同様に図１に示された如く、特別の実施態
様により、以下に詳細に説明される如く、３つのクロッ
ク周波数（基本データクロックＤＣＬＫ周波数（Ｘ
１）、プロセッサークロックＰＣＬＫ周波数（Ｘ３）と
相関器クロックＣＣＬＫ周波数（Ｘ６））を生成するク
ロックモジュ−ル２４は、相関器、ＡＬＵと実行ユニッ
トに結合される。

【００４６】相関器を除いて、図１に描写されたすべて
の構成部分は、従来のＤＳＰにおいて一般に利用される
ために、それ自体公知であり、従って、以下の説明は、
それらの機能性の表面的な検討のみに制限される（ＤＳ
Ｐ構造の詳細な議論のために、Ｍｏｔｏｒｏｌａ ＤＳ
Ｐ ５６０ｘｘファミリー又はＴＩ ３２０ｘｘファミ
リーのユーザー／参照マニュアルを参照せよ）。

【００４７】こうして、コードメモリ１３は、一般に、
バスインターフェースユニットを通してロード可能なラ
ンダムアクセスメモリ（ＲＡＭ）か、又は読み出し専用
メモリ（ＲＯＭ）である。それは、多様なＥＤＳＰモジ
ュ−ル（実行ユニット１５、ＡＬＵ７及び相関器６のい
ずれか又は組み合わせ）によって実行されるプログラム
を保持する。正常動作中、命令は、凍結時間を除いて、
プロセッサークロックパルス（ＰＣＬＫ）毎に、コード
メモリ１３から読取られる。

【００４８】実行ユニット１５（ＥＵ）は、コードメモ
リからフェッチされた命令を解読し、ＡＬＵ（７）と相
関器（６）を用いて、それらを実行する。それはまた、
それ自体公知な如く、命令の流れ、データメモリ９、レ
ジスタファイル１１及びバスインターフェースユニット
１７を制御する。

【００４９】データメモリ９ − データメモリは、可
変幅ＲＡＭであり、一時的結果、フィルター係数と入り
ビデオピクセルを記憶するために通常使用される。それ
は、データメモリモジュ−ル９において存する１６ビッ
ト特殊レジスタを用いて、ＥＵ１５によってアドレス指
定される。総てのアクセスは、ベクトルアクセスであ
り、多様なパラメータ（ベ―スアドレス、増分／減分、
ワード／バイト、偶数アドレス/奇数アドレス）は、そ
れ自体公知な如く、１６ビット特殊レジスタによって制
御される。全アドレスが命令自体において指定されない
（ただ特定の特殊レジスタが指定される）この形式のア
クセスは、「オプコード」が多数のビットを使用せず、
この装置によって実行されるベクトル演算のために完全
であるために、非常に効率的である。

【００５０】データは、データメモリモジュ−ル９に伝
達され、ＡＬＵモジュ−ル７、相関器６及び外界３に対
して入出力される。それは、単一ポ−トメモリであり、
そのため、唯一のアクセス／サイクルがある。

【００５１】レジスタファイル１１は、いくつかの特殊
レジスタが装置の全体に位置した、正規１６ビットレジ
スタファイルである。データは、レジスタファイル内
と、ＡＬＵモジュ−ル７とレジスタファイルの間で伝達
される。

【００５２】ＡＬＵは、単一サイクルユニットである、
正規の加算、減算、比較、けた送りとビットテスト演算
を実行する。該ＡＬＵは、一つ以上のマルチプライヤア
キュムレ−タを使用し、そして同様に、後者は、それ自
体公知な方法（不図示）で図１のＥＤＳＰに連結された
個別モジュ−ルを形成する。

【００５３】バスインターフェースユニットは、外界と
装置の間をインターフェースする。それは、従来のＩ²
Ｃインターフェース、プログラム及びデータロード、及
びビデオデータストリ−ムの一般制御及び伝達のために
使用される。

【００５４】図１に示された如く、多様なモジュ−ルを
相互連結する幾つかのバスがある。こうして、「Ａ」、
「Ｂ」、「Ｃ」と「Ｄ」は、前述された如く、多様なデ
ータユニットの間のデータ伝達のために使用される。バ
ス「Ｅ」は、ポート１に送られた入りピクセルを、相関
器６、ＡＬＵ７及びデータメモリ９へ伝達し、そして
「Ｆ」は、制御バスである。

【００５５】図１に描写された特定アーキテクチャー
は、多数の可能な変形の一つであることが認められる。
こうして、非限定的な例として、図１のＤＳＰアーキテ
クチャーのバス構成は、２、３の例をあげると、一つ以
上のバスが併合され、ＤＳＰが一つを超える相関器を使
用し、従来のマルチプライヤーが、ＥＤＳＰへ組み込ま
れる如く変更される。

【００５６】一般のＥＤＳＰの構造を記載したが、発明
の一つの特定の実施態様により図１のＥＤＳＰにおいて
使用された種類の相関器の詳細ブロック図を示す図２に
注目する。

【００５７】相関器６は、図１において描写された方法
で、ポ−ト１、２Ａ、２８、３、４と５を介して、入力
ポ−ト、ＥＤＳＰの残余モジュールと出力ポ−トに連結
される。図２の特定実施態様において、相関器は、有限
インパルス応答（ＦＩＲ）サブモジュール３０を含み、
入力ポ−ト１と、マルチプレクサ（Ｍｕｘ）３４の媒介
によりブロック浮動ｓｕｂモジュ−ル３２に結合され
る。ＦＩＲ３０の「Ｃｏｅｆ」及びデータ部分（それぞ
れ３６と３８）は、掛け算されるＦＩＲの入力を意味す
る。線４０と４１は、Ｍｕｘ４４の媒介によりフィルタ
ー４２に結合され、そして線４１からのデータはまた、
加算器５３に送られる。線４３は、ＦＩＲ３０をバイパ
スさせ、Ｍｕｘ４４に直接に結合される。ＦＩＲ３０と
ほぼ同等の構造を有するフィルター４２は、遅延線サブ
モジュール４８トフィルター５０とともに、無限インパ
ルス応答（ＩＩＲ）サブモジュール５２を構成する。Ｉ
ＩＲ５２の出力は、第２入力５１として、加算器５３へ
送られ、そして後者の出力５４は、Ｍｕｘ４４とＭｕｘ
５６へ送られる。後者はまた、遅延線モジュ−ル６０に
よって遅延された後、ポート１の入力信号である入力５
８に結合される。示された如く、Ｍｕｘ５６は、入力５
４又は５８を出力３に経路指定される。また図２におい
て、入力１、４１、５４又は５１を出力ポ−ト４に経路
指定するＭｕｘ６２が示される。

【００５８】相関器６は、さらに、入力データ（６５）
をＦＩＲ３０に入力するために、Ｍｕｘ３４に結合され
た所謂「センタータップ」サブモジュール６４を含む。
示された如く、ブロック浮動モジュ−ル３２は、Ｍｕｘ
６８に結合され、Ｍｕｘ６８は、ポ−ト２Ａと２Ｂ（即
ち、それぞれＡＬＵモジュ−ル７とデータメモリモジュ
−ル９からの入力を有する）に結合される。

【００５９】最後に、制御バス「Ｆ」でＥＵ１５及びＡ
ＬＵ７とポート５を通して通信するコマンドレジスタ６
６は、サブモジュ−ルＦＩＲフィルター３０、Ｍｕｘ３
４、センタータップ６４、Ｍｕｘ４４、ＩＩＲ５２のフ
ィルター４２と５０、ブロック浮動モジュ−ル３２、Ｍ
ｕｘ６２とＭｕｘ５６を制御し、以下に詳細に記載され
る如く、所望のモードに相関器を構成し、その動作を起
動する。

【００６０】上記で指定された如く、相関器ユニット
は、次のモードにおいて支配的に作動する。

【００６１】（i）フィルター処理モード、この場合、
相関器は、その構成に基づいて、外部ビデオデータスト
リ−ムを処理する。一般に、相関器は、クロックパルス
毎に、データを処理し、新処理データを出力する。

【００６２】（ii）相関器処理モード、この場合、デー
タは、ＥＤＳＰ構成要素によって相関器に伝達され、処
理データは、相関器からＥＤＳＰ構成要素に伝達され
る。これは、単一段階動作（実行ユニットは、相関器が
凍結された以外の残余時間中、特定クロックにおいて、
相関器からデータを伝達し読み取る）か、又はループ動
作（実行ユニットはクロックパルス毎に相関器からデー
タを伝達し読み取る）のいずれかとして行われる。

【００６３】さらに、相関器を構成し、相関器へ係数又
はデータピクセルをロードするために使用されるサポー
トモードがある。

【００６４】例えば、ゴ―スト消去手順を考える。この
場合、ＦＩＲフィルターは、前駆体ゴ―スト信号（即
ち、一般に主信号よりも０〜７．５マイクロ秒前に到達
する虚影信号）を除去するために使用され、そしてＩＩ
Ｒフィルターは、後駆体ゴ―スト信号（即ち、一般に主
信号よりも０〜４０マイクロ秒後に到達する虚影信号）
を除去するために使用される。図２のモジュ−ル３０
は、１４４タップＦＩＲフィルターを表現するが、フィ
ルター３０と本質的に類似の構造を有するフィルター４
２から成るＩＩＲフィルター（遅延線と７２タップフィ
ルタと連結された３６０タップフィルター）を表現し、
主信号よりも０〜２０マイクロ秒後に到達する後駆体虚
影信号を除去するために動作する。ＩＩＲフィルター
は、さらに、フィルター４２と３０に類似の構造のフィ
ルター５０を含み、主信号が受信された後に２０〜４０
マイクロ秒の間隔で、５マイクロ秒の窓幅において後駆
体虚影信号を除去するために遅延線モジュ−ル４８に応
答する。言い換えれば、遅延線モジュ−ル４８の構成に
依り、フィルター５０は、主信号の後に、２０〜４０マ
イクロ秒の時間間隔内で所望の５マイクロ秒において後
駆体虚影信号（例えば、所与の設定に対して、主信号よ
りも２２．５〜２７．５マイクロ秒後に到達する後駆体
虚影信号）を除去する。上記のＦＩＲ及びＩＩＲフィル
ターの構造は、一般に、それ自体で公知であり、このた
め、ここではもはや説明されない。

【００６５】また、図２において、どの前駆体虚影信号
と後駆体虚影信号が検出及び除去されたかに関する主信
号参照を調整するためのセンタータップユニット６４が
示される。

【００６６】典型的に、それ自体で公知な如く（例え
ば、”Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ
ｏｆ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ”，ｉｂｉｄ．）、相関器は、ＦＩＲ、ＩＩ
Ｒ、長ＦＩＲ、ＩＩＲ＋ＦＩＲ、複合フィルター、係数
ロード、データロード、外部／内部データ、ブロック浮
動、センタータップ構成、遅延線及びクラスター化等の
非常に多様なモードにおいて動作するように構成され
る。

【００６７】図２に示された如く、ＩＩＲユニット５２
への入力は、４入力マルチプレクサ４４であり、ＩＩＲ
（データは加算器５３から来る）、長ＦＩＲ（データは
ＦＩＲデータ出力４０から来る）、第２記憶ＦＩＲ（デ
ータはＦＩＲ出力４１から来る）、又は並列ＦＩＲ（デ
ータは入力４３から来る）のいずれとして構成されるか
を規定する。このＩＩＲセクションは、さらに、判定帰
還等化器とディジタル通信動作のためのスライサを含
む。加算器５３は、２つのフィルター出力を加算する。
その出力は、相関器ユニット出力（Ｍｕｘ５６）とＩＩ
Ｒ（Ｍｕｘ４４）へのオプション入力である。

【００６８】コマンドレジスタ６６は、装置の拡張命令
セットを規定し、これにより、以下に詳細に説明される
如く、相関器の特定構成を決定する。

【００６９】図２に描写された相関器の主な構成部分の
構造を記載したが、フィルター処理動作モードにおける
動作が、以下に記載される。このモードにおいて、相関
器は、従来の相関器と全く同様に、スタンドアロンモー
ドにおいて動作する。即ち、それは、コマンドレジスタ
によって指定された相関器構成により、ポート１からの
入りビデオデータを処理し、処理データ（加算器出力）
をバス「３」に出力する。 こうして、コマンドレジス
タ６６は、Ｍｕｘ３４とＭｕｘ５６に指令し、ポート１
において受信された入力信号をＦＩＲ３０に、加算器出
力５４をポート３に経路指定することにより、第１フィ
ルター処理動作モードにおいて動作するように相関器を
構成する。フィルター処理モードにおける相関器の特定
構成もまた、コマンドレジスタによって制御される。こ
うして、例えば、長ＦＩＲ初期化は、ＦＩＲ３０の出力
４０をＩＩＲ入力に経路指令するために、Ｍｕｘ４４へ
の制御信号を供給を必要とする。コマンドレジスタ６６
は、さらに、適切な制御線を用いて、フィルター５０の
窓位置とセンタータップモジュ−ル６４の所望の構成を
決定する。相関器の構成を制御するための単一レジスタ
の利用は、もちろん、単なる例である。こうして、非限
定的な代替態様として、遅延線４８は、（指定された強
化命令セットの中から、例えば、窓幅及び位置の規定）
特定命令によって制御され、もちろん遅延線４８に結合
された他のレジスタ（第２図において不図示）にロード
される。

【００７０】所望の命令又は一連の命令をコマンドレジ
スタに単にロードすることにより、フィルター処理モー
ドにおける所望の動作モードに相関器を初期化すると、
相関器は、従来の外部相関器である（ＥＤＳＰの他のモ
ジュ−ルへのアクセスはない）かの如く動作するために
「スタート」コマンド（もちろん、必ずしも分離コマン
ドではなく、むしろ、「初期化」コマンドに埋め込まれ
る）に応答する。例えば、ゴースト消去の特定例によ
り、相関器６は、データクロックパルス（ＤＣＬＫ）毎
に入りビデオデータを処理し、ＴＶ画面に通常結合され
たポート３に処理データを供給する。相関器構成を規定
するサンプルコマンドは、以下に与えられる。

【００７１】明らかに、相関器は、適切なコマンドをコ
マンドレジスターに単にロードすることにより、停止さ
れるか、又は様々なモードに切り替えられる。

【００７２】技術における当業者は、相関器の所望の構
成が、指定された方法でコマンドレジスタを使用するこ
とにより、簡単にプログラムされることを容易に理解す
るであろう。例えば、適切なコマンドに応答して、相関
器は、ＩＩＲ５２への入力として加算器５３の出力を正
当に送るために、Ｍｕｘ４４への制御信号の供給に関与
するＩＩＲモードにおいて動作するように起動される。

【００７３】相関器処理動作モードにおいて動作するよ
うに相関器を起動するために、適切なコマンドが、コマ
ンドレジスタ６６にロードされる。このモードにおい
て、相関器は、ＡＬＵ７又はデータメモリ９から到来す
るデータに作用し、そして出力は、ＡＬＵ又はデータメ
モリに伝達され、言い替えれば、相関器は、ＥＵ１５に
スレーブ化される。

【００７４】さらに具体的には、ＥＵ１５は、レジスタ
ー６６にコマンドをロードし、結局、次の作用を生ず
る。

【００７５】（i）ブロック浮動モジュ−ル３２（想起
される如く、Ｍｕｘ６８の媒介によりデータメモリモジ
ュ−ル９又はＡＬＵモジュ−ル７に結合される）の出力
をＦＩＲ３０に経路指定するようにＭｕｘ３４に指令す
る。

【００７６】（ii）想起される如くＡＬＵモジュ−ル７
とデータメモリモジュ−ル９への入力として役立つ入力
５１、５４と４１の一つを出力ポ−ト４に経路指定する
ようにＭｕｘ６２に指令する。

【００７７】（iii）遅延線６０（想起される如く、入
力ポ−ト１に結合される）の出力を出力３に経路指定す
るようにＭｕｘ５６に指令する。

【００７８】作用（i）と（ii）により、相関器は、例
えば、フィルター係数を計算するために、ＥＵの制御下
でＡＬＵ７及び／又はデータメモリ９モジュ−ルと通信
する（即ち、データを受信及び／又は送信する）ことが
可能である。コマンド（iii）は、相関器がＥＵにスレ
ーブ化される時、入力データは、相関器をバイパスし、
（遅延線モジュ−ル６０により遅延された後）出力３に
送信される。遅延線６０は、同期化目的のために利用さ
れる。

【００７９】示された如く、ポート１において受信され
た入力データ（又はその選択部分）はまた、Ｍｕｘ６２
の出力ポ−ト４に転送される（即ち、時分割多重化方式
において入力４１、５１、５４の一つと入力１を出力ポ
−ト４に経路指定する）。データは、出力ポ−ト４から
データメモリ９又はＡＬＵ７に伝達され、されに処理さ
れる。

【００８０】相関器の特定構成は、さらに、フィルター
処理動作モードと類似の方法でコマンドレジスタによっ
て決定される。

【００８１】相関器処理モードにおいて、実行ユニット
は、相関器に関するデータ移動を制御するために、それ
は、単一段階モード又はループ動作において行われる。
単一段階モードにおいて、実行ユニットは、プログラム
によって要求された時は常に、相関器がアイドルである
以外の時間中と凍結モードにおいて相関器からデータを
伝達し読み取る。後述されるループ動作において、実行
ユニットは、ＤＣＬＫパルス毎に、相関器に対して単一
データポインターを伝達する。ループ自体は、３つの命
令を持続させ（３ＰＣＬＫパルスは１ＤＣＬＫパルスに
等しい）、そのため、相関器は、常にデータを処理す
る。タイミングの考察が、以下に詳細に議論される。

【００８２】特定のサンプルプログラムを参照して相関
器処理モードにおける相関器の動作を例示する前に、相
関器のアーキテクチャーは、さらに、係数とデータのロ
ードを与える所謂「サポートモード」を提供することが
注目される。

【００８３】次に、相関器処理動作モードにおいてサン
プルプログラムのリストが記載される（即ち、相関器
は、ＡＬＵ７とデータメモリ９と通信する）。プログラ
ムは、８つの命令から成り、最初の４つの命令は、共通
ル―プを実現し、相関器の出力を１２８回の合計し、該
１２８の出力の中から最大値を見付ける。

【００８４】 ＬＯＯＰ ３ １２８ ０ ＮＯＰ Ｖｓｕｍ ＲＧ＿ＯＵＴ＿Ｂ ００ １００ ＡＤＢＳＩ Ｕｍａｘ ００ Ｖｓｕｍ ０００ ＣＭＰＢＳＯ ００ ００ Ｕｍａｘ ０００ ＭＯＶＤ ０ｂ０１００００００００１００００１１ ０００ ＭＯＶＥ ＨＷ＿ＣＮＴ Ｒ１＿１Ｎ ０００ ＢＳＪＭＰ ３ ｍａｔｃｈ ａｎｌ ＪＳＲ Ｆｉｌｔｅｒ＿ｍｏｄｅ 第１命令「ＬＯＯＰ ３ １２８」は、１２８回を実行
される３命令ループを規定する。第２命令（ループにお
ける第１命令）「ＮＯＰ Ｖｓｕｍ ＲＧ＿ＯＵＴ＿Ｂ
００ １ ００」は、Ｒ０へ相関器出力をロ−ドし
（ＡＬＵの第１入力である）、可変Ｖｓｕｍ（レジスタ
ファイルから）をＲ１へロードする（ＡＬＵの第２入力
である）。開始によりリセットされるＶｓｕｍは、結
局、合計の結果を記憶する。ＡＬＵの入力を正当にロー
ドすると、第３命令「ＡＤＢＳ１ Ｕｍａｘ ００ Ｖ
ｓｕｍ ０００」が実行され（ル―プの第２命令であ
る）、ＡＬＵにおいてＲ０とＲ１を加算し、Ｖｓｕｍに
結果を記憶する。そして最後に、第４命令「ＣＭＰＢＳ
０ ００ ００ Ｕｍａｘ ０００」は、（Ｒ０に送ら
れた）相関器を前最大値（Ｕｍａｘ）と比較し、それが
より大きいならば、Ｕｍａｘにおいて新しい一時的最大
値を記憶する。プログラムの完了により、Ｕｍａｘは、
最大値を保持し、Ｖｍａｘは、合計を保持する。

【００８５】ＭＯＶＤ命令は、コマンドレジスタ６６に
「ストップ相関器」コマンドをロ−ドするが、ＭＯＶ
Ｅ．.、ＢＳＪＭＰとＪＳＲは、ＥＵにおいて実行され
る条件チェックに基づいた、一般的な「移動」及び「飛
越し」命令である。

【００８６】ＭＯＶＤ命令は、上記の如く、その動作を
正当に構成し、起動するためのコマンドレジスタへのロ
ード即値である。コマンドレジスタの一つの可能な構造
が、図３において与えられる。こうして、コマンドレジ
スター６６は、１６ビット（ビット＃０−１５）から成
り、その２つの最上位ビット（ＭＳＢ）（ビット＃０、
１）は、相関器処理（００）又はフィルター処理（１
１）動作モードのいずれかを規定する。次のビット（＃
２）は、ブロック浮動動作をディスエーブル（０）又は
イネーブル（１）する（詳細な説明のために、下記参
照）。ビット＃３は、スタートフィルター（１）又はス
トップフィルター（０）動作を管理する。次の４つのビ
ット（＃４−７）は、リセットするか、もしくは相関器
の係数又はデータをロ−ドするために使用される。ＩＩ
Ｒ ｍｕｘ（ビット＃８−９）は、例えば、長ＦＩＲ、
ＦＩＲ＋ＩＩＲ、２段ＦＩＲ等、フィルターの構造を規
定する。出力ｍｕｘビット（＃１０−１１）は、相関器
の出力のどれがＡＬＵに戻るかを規定する（即ち、Ｍｕ
ｘ６２の入力/出力経路を管理する）。次の２ビット
（＃１２と１３）は、センタータップとクラスターをイ
ネーブルし、そして最後の２つのビット（＃１４と１
５）は、打ち切り点を制御することにより、相関器の出
力において供給された結果の精度を制御するために役立
つ。

【００８７】サポートモードにおいて、実行ユニット１
５は、相関器がアイドルであり、データを処理しない
時、相関器係数又は相関器データをロードする。それら
の両方は、ＰＣＬＫ率においてロードされる（即ち、デ
ータサンプリングレートよりも３倍高速）。データロー
ドは、時間を節約するために相関器の前ロードのために
使用される。このために、ブロック浮動モジュ−ル３２
が使用される。ブロック浮動モジュ−ルは、所定の設定
に従い、ＡＬＵ又はデータメモリモジュ−ルからＭｕｘ
６８を通して受信された係数を伝送するように構成され
る。それから、係数は、フィルター処理又は相関器処理
動作モードにおいて、相関器の使用中効用のために多様
なフィルターに正当にロードされる。

【００８８】後者の動作モードは、ゴ―スト消去のよう
な多数の応用に正当に適合しないという欠点を保持す
る。後者において、虚影信号の強度は、時間とともに変
化し、係数を特定の虚影信号の大きさに適合させること
が望ましく、こうして、大きな強度の虚影信号に対し
て、低精度係数が使用される（例えば、８ビット長）
が、低強度虚影信号に対して、高精度係数が使用される
（例えば１１ビット長）。

【００８９】こうして、発明の特定の見地により、ブロ
ック浮動モジュ−ル３２は、「可変係数サイズ」動作モ
ードにおいて動作するように構成され、この場合、入力
信号は、ゴ―ストレベルを決定するために標本及び分析
され、ゴ―ストレベルにより、係数サイズが、相応して
決定される。

【００９０】こうして、相関器（６）と通信するための
ブロック浮動ユニット（３２）が提供され、一連のｎ長
ビット係数（例えば、１１）を受信することができ、受
信ｎ長ビット入力の値が大きいほど、送り出されたｍ長
ビット係数の精度は低くなる如く、相関器の多様な構成
部分（例えば、フィルター３０と５２）に、対応するｍ
長ビット係数（例えば、ｍ＝８）を送り出す。

【００９１】さらに具体的には、ブロック浮動モジュ−
ル３２は、シリアルユニットであり、相関器へロードさ
れた時、係数に作用する。このブロックへの入力は、こ
の例において１１ビット長係数であり、そして出力は、
８ビット長係数であり、１２個の連続係数毎に２ビット
指数を有する。大部分の係数は小さく、わずかに少数が
大きいだけであるために、これは、係数の同一動的範囲
に対して高精度を設ける。より良い理解のために、発明
の一実施態様により図１において示された種類のブロッ
ク浮動モジュ−ルの詳細ブロック図を示す図４に注目す
る。

【００９２】ブロック浮動単位３２は、１２レジスター
遅延線７１と比較器７３を有する。１２の連続する１１
ビット長係数の各ブロックは、（クロックパルス毎に一
つ）直列に遅延線７１へロードされる。各ロードサイク
ル中、比較器７３は、現在ロードされた係数（７６）
を、「ｍａｘ ｒｅｇ」レジスター７５に記憶された一
時的最大値と比較し、線７７により比較器に送り出す。
新しくロードされた係数がより大きい場合に、レジスタ
ー７５は、正当に更新される。

【００９３】第１２係数がロードされた後に、レジスタ
ー７５は、最大係数値を保持する。次の１２クロックパ
ルス中、比較器は、１２係数の次のブロックにおいて同
一機能を実行（最大値を探索し、遅延線にロード）し、
前の１２係数は、１１ビット長係数としてではなく、最
大係数値（及び必要な精度）に基づいて、８ビット長係
数として、相関器へ直列にロードされる。こうして、最
大値がすべての１１ビットを占めるならば（即ち、高強
度ゴ―スト）、３つのＬＳＢ（即ち、ビット＃０−２）
は、丸められ、打ち切られ、その後、残りの８つのＭＳ
Ｂ（即ち、ビット＃３−１１）がロードされる。最大値
が１０ビットのみを占める（即ち、ＭＳＢ＃１０はリセ
ットされる）ならば、冗長ＭＳＢは、捨てられ、２つの
ＬＳＢ（ビット＃０、１）は、（シフター７２におい
て）丸められ、打ち切られ、そして残りの８ビット（ビ
ット＃２−９）がロードされる。最大値が９ビットを占
めるならば、冗長な２つのＭＳＢ（ビット＃１０、１
１）は、捨てられ、ＬＳＢ（ビット＃０）は、丸めら
れ、打ち切られ、そしてビット＃１−９がロードされ
る。最後に、最大値が８ビットを占めるならば（低強度
ゴ―ストを意味する）、３つの冗長ＭＳＢ（ビット＃９
−１１）が、捨てられ、そしてビット＃０−７が、ロー
ドされる。

【００９４】これらの１２個の８ビット長係数ととも
に、ブロック浮動ユニットはまた、指定最大値により、
即ち、想起される如く、打ち切りを必要としない８ビッ
ト最大値に対する’００’（十進法の０）値から、想起
される如く、３つのＬＳＢの打ち切りを必要とする１１
ビット最大値に対する’１１’（十進法において３）ま
での２ビット指数（ブロック８０）を相関器に送信す
る。相関器は、１２個の８ｘ８掛け算と左けた送りを実
行し、各結果は、１２個の係数毎に添付された２ビット
値に基づく。言い換えれば、８ビット最大値に対して、
打ち切りは行われないために、補償は必要とされない
が、１１ビット最大値に対して、３個のＬＳＢが、打ち
切られ、各結果に対して３つの右けた送りを生ずる。１
２個の中間結果のすべては、最終の相関器結果のために
合計される。

【００９５】ブロック浮動動作は、８ビットから平均約
１０．７ビットまで有効動的範囲を増大させる。

【００９６】所望ならば、ブロック浮動モジュ−ルは、
コマンドレジスタ６６を利用して、他のモードにおい
て、例えば、入力係数がＭｕｘ６８からフィルターに透
明に伝達される抑制モードにおいて動作するように構成
される。

【００９７】発明のＥＤＳＰは、次の如く、特異なタイ
ミング考察を使用する。

【００９８】装置タイミングを制御する相互に同期化さ
れた３つのクロックがある。

【００９９】１．データクロック（ＤＣＬＫ−クロック
周波数）、外界からのデータサンプリングレート（即
ち、入力ポ−ト１において受信されたデータのデータサ
ンプリングレート）を規定する。

【０１００】２．プロセッサークロック（ＰＣＬＫ−Ｄ
ＣＬＫレートクロック周波数のｎ倍）、相関器ユニット
を除いて、すべてのユニットを制御する。現設計におい
てｎ＝３である。

【０１０１】３．相関器クロック（ＣＣＬＫ−ＤＣＬＫ
レートクロック周波数のｍｎ倍）、相関器ユニットを制
御する。現設計においてｍ＝２であり、そのためｍｎ＝
６である。

【０１０２】入りピクセルレートはプロセッサーレート
の１／３であるために、３つの命令が、各受信ピクセル
当たり実行される。これは、好ましくは、実行ユニット
が、その資源の一つとして、相関器ブロックを使用して
いる時使用される基本ル―プを規定する。さらに、ル―
プ命令自体は、データクロックと同期化され、その結
果、装置におけるすべてのデータ転送は、相互に同期化
される。

【０１０３】サンプリングクロックの数、それらのレー
ト、及びクロックに関する他のパラメータは、必要に応
じて、かつ適切に修正される。なお、修正実施態様に拘
わらず、相関器の実行速度は、入力サンプリングレート
よりも高速である。

【０１０４】発明の好ましい実施態様により、小型化フ
ィルター（例えば、フィルター３０、４２と５０の少な
くとも一つ）の特異な構造が、使用され、フィルターの
性能に影響を及ぼさずに、比較的に小さいダイサイズに
おいて反映されるコンパクトな構造を与える。この種類
のフィルターの排他的ではない一般例は、公知のＢｏｏ
ｔｈアルゴリズムを実現する、Ｚｏｒａｎ Ｃｏｒｐ．
Ｉｓｒａｅｌから市販されているＺＲ ３６０２０
Ｍｏｄｅｌである。このモデルにおいて、Ｎ個の掛け算
が、各掛け算を別々に発生させることなく並列に行われ
る。即ち、すべての中間結果は、基本的に無意味であ
り、ただ最後の結果のみが、必要な結果を提供する。こ
の手順は、最終段を除いて、すべての桁上げ連鎖論理を
除去し、小形の高速回路の設計を可能にする。この基本
ブロックは、小型化フィルターの基礎であり、その小サ
イズと優れた性能により、それは、最小費用のために相
関器の統合を可能にし、外部相関器よりも低費用ですぐ
れた性能を提供する。

【０１０５】技術における当業者は、図２と図４を参照
して記載された特定アーキテクチャーが、多数の可能な
変形のただ一つであることを容易に理解するであろう。
こうして、非限定例として、ＩＩＲフィルターセクショ
ン５２は、さらに分割され、２つ以上の遅延線（４８）
をそれらの間に有する。この構造は、好ましくは、クラ
スター化操作のために使用される。本発明は、必要に応
じて、かつ適切に、横断フィルター、遅延線、マルチプ
ライヤ及び加算器の所望の組合せを包含することが注目
される。

【０１０６】こうして、発明は、相関器がＤＳＰの他の
構成部分と協同するために生得的に動作する相関器処理
動作モードにおいて動作するように適合されたＥＤＳＰ
を提供する。さらに、相関器が本質的に自立形の動作モ
ードにおいて動作するフィルター処理モードになめらか
に切り替わるための固有の機構が提供される。

【０１０７】ＥＤＳＰの完全な構成部分としての相関器
の多様な動作モードは、ＤＳＰの伝統的な命令セットと
ともに、強化命令セットを構成する特異な命令セットに
よって管理される。拡張命令の排他的ではない一般例
は、 ・ 実行ユニットと相関器の間のタイミングインターフ
ェースを容易にする同期化ループ命令、 ・ レジスタファイル転送、ＡＬＵ動作と相関器動作を
有する並列データメモリ取り出し／書き込み、 ・ 相関器動作モード（ＦＩＲ、ＩＩＲ、長ＦＩＲ、Ｉ
ＩＲ＋ＦＩＲ、複合フィルター、係数ロード、データロ
ード、外部／内部データ、ブロック浮動、センタータッ
プコンフィギュレーション、遅延線及びクラスター化
等）を規定するためのコマンドレジスター 他の命令は、必要に応じて、かつ適切に、上記のものの
代わりに、又はそれに加えて、使用される。

【０１０８】発明のＥＤＳＰの柔軟性は、指定種類の応
用だけでなく、多数の他の応用においても活用される。
こうして、非限定的な例として、発明のＥＤＳＰは、垂
直帰線消去期間（ＶＢＩ）中ビデオラインの盗用を取り
扱う米国特許Ｎｏ．５，３８６，２４３において記載さ
れた応用において使用される。

【０１０９】この特別の応用により、相関器は、フィル
ター処理モードにおいて外部データを処理するために大
部分の時間使用され、そして特定の時点において、相関
器は、内部データを処理するために、主プロセッサーに
よって「盗用」される（即ち、相関器処理モードに切り
替えられる）。

【０１１０】この動作方法は、もちろん、フィルター形
動作とタイムシェアリングを必要とする、ＶＳＢ、ＱＡ
Ｍと他のもののように多数の他の応用にも適切である。

【０１１１】ゴ―スト消去応用と垂直帰線消去期間応用
中のビデオラインの盗用において、発明の相関の効果の
簡易ブロック図を示す図５に注目する。

【０１１２】図５において、相関器９０は、入力９２に
おいてビデオと、実行ユニット＋ＡＬＵユニット９４の
両方に結合され、これにより、技術における当業者に公
知な如く、指定された応用を実現する。

【０１１３】本発明は、ある程度の特殊性により記載さ
れたが、多様な修正及び変更が、次のクレイムによって
記載された如く、発明の範囲又は精神に反することなく
行われることが理解される。

【０１１４】本発明の主なる特徴及び態様は以下のとお
りである。

【０１１５】１．（i）少なくとも一つのプロセッサー
と、（ii）少なくとも一つの算術論理ユニット（ＡＬ
Ｕ）と、（iii）強化命令セットから選択された実行命
令セットを保持するための第１メモリ装置と、（iv）デ
ータを保持するための第２メモリ装置と、（v）少なく
とも該（i）及び（ii）構成要素に結合された少なくと
も一つのクロック信号を発生させるためのクロックジェ
ネレータとを含む実行セクションと、それらの間に制御
された通信を提供するために該実行セクションの構成要
素に結合された少なくとも一つの内部通信バスと、（v
i）該実行セクションと通信するために該少なくとも一
つのバスに結合され、外部入力データを受信するための
少なくとも一つの入力ポ−トとデータを出力するための
少なくとも一つの出力ポ−トとを有する少なくとも一つ
の相関器とを組み合わせて具備し、該少なくとも一つの
相関器は、該相関器が該構成要素の少なくとも一つから
データを受信し、該構成要素の少なくとも一つにデータ
を出力し、該少なくとも一つの入力ポ−トを通って受信
された該入力データが、本質的に完全に該出力ポ−トに
送信される相関器処理モードにおいて動作するように、
該プロセッサーの少なくとも一つによって制御され、該
強化命令セットの中から少なくとも一つの選択された命
令に応答する高度ディジタル信号プロセッサー（ＥＤＳ
Ｐ）。

【０１１６】２．該少なくとも一つの相関器が、該少な
くとも一つの相関器が該少なくとも一つの入力ポ−トを
通して受信された入力データを処理し、該少なくとも一
つの出力ポ−トに処理データを出力するために本質的に
自立形なモードにおいてアクティブであり、該少なくと
も一つの相関器は、必要な回数分、該相関器処理モード
とフィルター処理モードの間で切り替わることができる
フィルター処理モードにおいて動作するために、該強化
命令セットの中から少なくとも一つの選択された命令に
応答する上記１に記載のＥＤＳＰ。

【０１１７】３．該第１及び第２メモリ装置が、各々、
それぞれ、第１及び第２メモリモジュール群から成り、
この場合、該第１及び第２メモリモジュール群が、相互
に無関係である上記１に記載のＥＤＳＰ。

【０１１８】４．該バスの少なくとも一つに結合された
少なくとも一つのマルチプレイヤアキュムレータをさら
に具備する上記１に記載のＥＤＳＰ。

【０１１９】５．該フィルター処理モードが、該選択命
令の中からの一つ以上の命令によって各々規定されたサ
ブモードのレパートリーを具備する上記１に記載のＥＤ
ＳＰ。

【０１２０】６．該サブモードのレパートリーが、長有
限インパルス応答（ＦＩＲ）と、無限インパルス応答
（ＩＩＲ）と、第２段ＦＩＲと、並列ＦＩＲと、センタ
ータップモジュールの所望の構成とともに、フィルター
ＩＩＲにおける窓位置の決定のモードの一つを含む上記
５に記載のＥＤＳＰ。

【０１２１】７．該相関器処理モードが、該選択命令の
中からの一つ以上の命令によって各々規定されたサブモ
ードのレパートリーを具備する上記１に記載のＥＤＳ
Ｐ。

【０１２２】８．該サブモードのレパートリーが、少な
くとも一つのＡＬＵと該第２メモリ装置のいずれか又は
両方からデータを受信し、該ＡＬＵと該第２メモリ装置
のいずれか又は両方にデータを送信することを含む上記
７に記載のＥＤＳＰ。

【０１２３】９．該サブモードのレパートリーが、長有
限インパルス応答（ＦＩＲ）と、無限インパルス応答
（ＩＩＲ）と、第２段ＦＩＲと、並列ＦＩＲと、センタ
ータップモジュールの所望の構成とともに、フィルター
ＩＩＲにおける窓位置の決定のモードの一つを含む上記
７に記載のＥＤＳＰ。

【０１２４】１０．該クロックモジュールが、少なくと
も３つの同期クロック周波数を生成することができ、そ
の第１は、入力データサンプリングレートを決定し、そ
の第２は、該第１クロック周波数よりも高速であり、少
なくともプロセッサー処理速度を決定し、その第３は、
相関器処理速度を決定するために該第２クロック周波数
よりも高速である上記１に記載のＥＤＳＰ。

【０１２５】１１．該第２クロック周波数が、該第１ク
ロック周波数よりも３倍高速であり、そして該第３クロ
ック周波数が、該第２クロック周波数よりも２倍高速で
ある上記１０に記載のＥＤＳＰ。

【０１２６】１２．該相関器処理モードにおいて、該相
関器が、該選択命令の中からの一つ以上の命令に応答
し、後の処理のために該入力データの選択部分を該第２
メモリ装置に送信する上記１に記載のＥＤＳＰ。

【０１２７】１３．該相関器が、さらに、ブロック浮動
ユニットを含み、一連のｎ長ビット係数を受信すること
ができ、受信ｎ長ビット入力の値が大きいほど、送り出
されたｍ長ビット係数の精度は低くなる如く、相関器の
多様な構成部分に、対応するｍ長ビット係数（ｍ≦ｎ）
を送り出す上記１に記載のＥＤＳＰ。

【０１２８】１４．該ｎ＝１１、ｍ＝８である上記１３
に記載のＥＤＳＰ。

【０１２９】１５．ｍ長ビット係数の精度が、各受信ｉ
係数に対する最大係数に基づいて決定される上記１３に
記載のＥＤＳＰ。

【０１３０】１６．該ｉ＝１２である上記１５に記載の
ＥＤＳＰ。

【０１３１】１７．最高精度ｍ長ビット係数が、各受信
ｎ長ビット係数からｍ個の最下位ビットを取ることによ
り決定され、この場合、該最高精度ｍ長ビット係数が、
各受信ｎ長ビット係数からｍ個の最上位ビットを取るこ
とにより決定される上記１３に記載のＥＤＳＰ。

【０１３２】１８．該相関器が、Ｂｏｏｔｈによる掛け
算アルゴリズムを使用する上記１に記載のＥＤＳＰ。

【０１３３】１９．該相関器が、ビット＃０、１が、相
関器処理（００）又はフィルター処理（１１）動作モー
ドのいずれかを規定し、ビット（＃２）が、ブロック浮
動動作をディスエーブル（０）又はイネーブル（１）
し、ビット（＃３）が、スタートフィルター（１）又は
ストップフィルター（０）動作を管理し、ビット（＃４
−７）が、リセットするか、もしくは相関器の係数又は
データをロ−ドするために使用され、ＩＩＲ ｍｕｘ
（ビット＃８−９）が、フィルターの構造を規定し、出
力ｍｕｘビット（＃１０−１１）が、相関器の出力のど
れがＡＬＵに戻るかを規定し、ビット（＃１２と１３）
が、センタータップとクラスターをイネーブルし、そし
てビット（＃１４と１５）が、打ち切り点を制御するこ
とにより、相関器の出力において供給された結果の精度
を制御するために役立つ構成を有する１６ビットコマン
ドレジスター（ビット＃０−１５）を含む又はへ結合さ
れる上記１に記載のＥＤＳＰ。

【０１３４】２０．該強化命令が、実行ユニットと相関
器の間のタイミングインターフェースを容易にする同期
ループ命令と、レジスターファイル転送、ＡＬＵ動作及
び相関器動作を有する並列データメモリ取り出し／書き
込みと、相関器動作モード、ＦＩＲ、ＩＩＲ、長ＦＩ
Ｒ、ＩＩＲ＋ＦＩＲ、複合フィルター、係数ロード、デ
ータロード、外部／内部データ、ブロック浮動、センタ
ータップコンフィギュレーション、遅延線及びクラスタ
ー化を規定するためのコマンドレジスター命令とを含む
上記１に記載のＥＤＳＰ。

【０１３５】２１．（i）プロセッサーと、（ii）算術
論理ユニット（ＡＬＵ）と、（iii）強化命令セットか
ら選択された実行命令セットを保持するための第１メモ
リ装置と、（iv）データを保持するための第２メモリ装
置と、（v）少なくとも該（i）と（ii）の構成要素に結
合された少なくとも一つのクロック信号を発生させるた
めのクロックジェネレータとを含む実行セクションと、
それらの間に制御された通信を提供するために該実行セ
クションの構成要素に結合された通信バスと、（vi）該
実行セクションと通信するためにバスと結合され、外部
入力データを受信するための入力ポ−トとデータを出力
するための出力ポ−トとを有する相関器とを具備し、該
相関器は、該相関器が該構成要素の少なくとも一つから
データを受信し、該構成要素の少なくとも一つにデータ
を出力し、該入力ポートを通して受信された該入力デー
タが、本質的に完全に該出力ポ−トに送信される相関器
処理モードの１つおいて動作するように、該プロセッサ
ーによって制御され、該強化命令セットの中から少なく
とも一つの選択された命令に応答する高度デジタル信号
プロセッサー（ＥＤＳＰ）。

【０１３６】２２．該相関器が、該入力ポ−トを通して
受信された入力データを処理し、該出力ポ−トに処理デ
ータを出力するために本質的に自立形なモードにおいて
アクティブであるフィルター処理モードにおいて動作す
るために、該強化命令セットの中から少なくとも一つの
選択された命令に応答し、該相関器は、該相関器処理モ
ードとフィルター処理モードの間で必要な回数分切り替
わることができる上記２１に記載のＥＤＳＰ。 ２３．ゴースト消去応用において使用される上記１に記
載のＥＤＳＰ。

【０１３７】２４．ゴースト消去応用において使用され
る上記２１に記載のＥＤＳＰ。

【０１３８】２５．垂直帰線消去期間応用中ビデオライ
ンを盗用する際に使用される上記１に記載のＥＤＳＰ。

【０１３９】２６．垂直帰線消去期間応用中ビデオライ
ンを盗用する際に使用される上記２１に記載のＥＤＳ
Ｐ。

【０１４０】２７．一連のｎ長ビット係数を受信するこ
とができ、受信ｎ長ビット入力の値が大きいほど、送り
出されたｍ長ビット係数の精度は低くなる如く、相関器
の多様な構成部分に、対応するｍ長ビット係数（ｍ≦
ｎ）を送り出す該相関器と通信するためのブロック浮動
ユニット。

【０１４１】２８．該ｎ＝１１、ｍ＝８である上記２７
に記載のユニット。

【０１４２】２９．ｍ長ビット係数の精度が、各受信ｉ
係数に対する最大係数に基づいて決定される上記２７に
記載のユニット。

【０１４３】３０．該ｉ＝１２である上記２８に記載の
ユニット。

【０１４４】３１．最高精度ｍ長ビット係数が、各受信
ｎ長ビット係数からｍ個の最下位ビットを取ることによ
り決定され、この場合、該最高精度ｍ長ビット係数が、
各受信ｎ長ビット係数からｍ個の最上位ビットを取るこ
とにより決定される上記２７に記載のユニット。

【図面の簡単な説明】

【図１】発明の一実施態様による相関器サブモジュール
を使用する高度ＤＳＰの一般化ブロック図である。

【図２】発明の一実施態様による図１のＥＤＳＰによっ
て使用された種類の相関器の詳細ブロック図である。

【図３】発明の一実施態様によるコマンドレジスタの構
造の概略図である。

【図４】発明の一実施態様により、図１において示され
た種類のブロック浮動モジュ−ルの詳細ブロック図であ
る。

【図５】ゴ―スト消去応用と垂直帰線消去期間中のビデ
オラインの盗用における発明の相関の効果の簡易ブロッ
ク図である。

【符号の説明】

６ 相関器ユニット ７ ＡＬＵ ８ 主ユニット ９ データメモリモジユール １１ レジスタフアイルモジユール １３ コード実行メモリ １５ 実行ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダビド・バー イスラエル・カルミール21822・アルベル ストリート17／18 (72)発明者 シユロモ・マーラブ イスラエル・ハーマキム30097・キブツシ ヤー（番地なし) (72)発明者 ロニー・アバウトバウル イスラエル・ハイフア34353・ダビドピン スキーストリート24

Claims (3)

【特許請求の範囲】
1. 【請求項１】 （i）少なくとも一つのプロセッサー
   と、（ii）少なくとも一つの算術論理ユニット（ＡＬ
   Ｕ）と、（iii）強化命令セットから選択された実行命
   令セットを保持するための第１メモリ装置と、（iv）デ
   ータを保持するための第２メモリ装置と、（v）少なく
   とも該（i）及び（ii）構成要素に結合された少なくと
   も一つのクロック信号を発生させるためのクロックジェ
   ネレータとを含む実行セクションと、それらの間に制御
   された通信を提供するために該実行セクションの構成要
   素に結合された少なくとも一つの内部通信バスと、（v
   i）該実行セクションと通信するために該少なくとも一
   つのバスに結合され、外部入力データを受信するための
   少なくとも一つの入力ポ−トとデータを出力するための
   少なくとも一つの出力ポ−トとを有する少なくとも一つ
   の相関器とを組み合わせて具備し、該少なくとも一つの
   相関器は、該相関器が該構成要素の少なくとも一つから
   データを受信し、該構成要素の少なくとも一つにデータ
   を出力し、該少なくとも一つの入力ポ−トを通って受信
   された該入力データが、本質的に完全に該出力ポ−トに
   送信される相関器処理モードにおいて動作するように、
   該プロセッサーの少なくとも一つによって制御され、該
   強化命令セットの中から少なくとも一つの選択された命
   令に応答する高度ディジタル信号プロセッサー（ＥＤＳ
   Ｐ）。
2. 【請求項２】 （i）プロセッサーと、（ii）算術論理
   ユニット（ＡＬＵ）と、（iii）強化命令セットから選
   択された実行命令セットを保持するための第１メモリ装
   置と、（iv）データを保持するための第２メモリ装置
   と、（v）少なくとも該（i）と（ii）の構成要素に結合
   された少なくとも一つのクロック信号を発生させるため
   のクロックジェネレータとを含む実行セクションと、そ
   れらの間に制御された通信を提供するために該実行セク
   ションの構成要素に結合された通信バスと、（vi）該実
   行セクションと通信するためにバスと結合され、外部入
   力データを受信するための入力ポ−トとデータを出力す
   るための出力ポ−トとを有する相関器とを具備し、該相
   関器は、該相関器が該構成要素の少なくとも一つからデ
   ータを受信し、該構成要素の少なくとも一つにデータを
   出力し、該入力ポートを通して受信された該入力データ
   が、本質的に完全に該出力ポ−トに送信される相関器処
   理モードの１つおいて動作するように、該プロセッサー
   によって制御され、該強化命令セットの中から少なくと
   も一つの選択された命令に応答する高度デジタル信号プ
   ロセッサー（ＥＤＳＰ）。
3. 【請求項３】 一連のｎ長ビット係数を受信することが
   でき、受信ｎ長ビット入力の値が大きいほど、送り出さ
   れたｍ長ビット係数の精度は低くなる如く、相関器の多
   様な構成部分に、対応するｍ長ビット係数（ｍ≦ｎ）を
   送り出す該相関器と通信するためのブロック浮動ユニッ
   ト。