JPH06181424A - ディジタルフィルタシステム - Google Patents
ディジタルフィルタシステムInfo
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- JPH06181424A JPH06181424A JP33312592A JP33312592A JPH06181424A JP H06181424 A JPH06181424 A JP H06181424A JP 33312592 A JP33312592 A JP 33312592A JP 33312592 A JP33312592 A JP 33312592A JP H06181424 A JPH06181424 A JP H06181424A
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Abstract
(57)【要約】
【目的】本発明は、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｎｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタない
しこのＦＩＲフィルタを一部に含むディジタルフィルタ
を備えたディジタルフィルタシステムに関し、消費電力
を低減させる。 【構成】絶対値の小さい係数を零に置換して係数レジス
タに格納し、あるいは、絶対値の小さい係数の乗算に代
えて係数レジスタもしくはデータレジスタの出力を零に
置換して乗算し、あるいは、絶対値の小さい係数を乗算
する乗算器を停止させた。
ｓｅ Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタない
しこのＦＩＲフィルタを一部に含むディジタルフィルタ
を備えたディジタルフィルタシステムに関し、消費電力
を低減させる。 【構成】絶対値の小さい係数を零に置換して係数レジス
タに格納し、あるいは、絶対値の小さい係数の乗算に代
えて係数レジスタもしくはデータレジスタの出力を零に
置換して乗算し、あるいは、絶対値の小さい係数を乗算
する乗算器を停止させた。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＲ（Ｆｉｎｉｔｅ
Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型のディジタル
フィルタ、ないしこのＦＩＲフィルタを一部に含むディ
ジタルフィルタを備えたディジタルフィルタシステムに
関する。
Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型のディジタル
フィルタ、ないしこのＦＩＲフィルタを一部に含むディ
ジタルフィルタを備えたディジタルフィルタシステムに
関する。
【０００２】
【従来の技術】近年、適応フィルタシステムを採用した
ディジタルフィルタが使用されてきている。適応フィル
タシステムとは、入力データに基づいてフィルタ係数を
自動的に定め、この自動的に定めたフィルタ係数を用い
て所望とする特性のディジタルフィルタを得るシステム
であり、例えばテレビ放送において、高層ビルなどの反
射電波によって生じるゴースト現象（同じ画像が互いに
ずれた位置に二重、三重に重なって映る現象）を除去す
るゴーストキャンセラや、電話等におけるエコー現象を
除去するエコーキャンセラ等がその例である。
ディジタルフィルタが使用されてきている。適応フィル
タシステムとは、入力データに基づいてフィルタ係数を
自動的に定め、この自動的に定めたフィルタ係数を用い
て所望とする特性のディジタルフィルタを得るシステム
であり、例えばテレビ放送において、高層ビルなどの反
射電波によって生じるゴースト現象（同じ画像が互いに
ずれた位置に二重、三重に重なって映る現象）を除去す
るゴーストキャンセラや、電話等におけるエコー現象を
除去するエコーキャンセラ等がその例である。
【０００３】一部の適応フィルタシステムにおいては、
あらかじめ定められた規格の基準信号が定期的に送信さ
れ、受信側でこの基準信号を受信し、受信した基準信号
をディジタルフィルタへの入力データとし、そのディジ
タルフィルタの出力データを受信側にあらかじめ記憶し
ておいた基準データと比較し、これらのデータどうしの
差異が小さくなるようにそのディジタルフィルタの係数
が逐次更新される。このようにしてフィルタ係数が更新
されたディジタルフィルタを通過させることにより、入
力データに混入したノイズ（ゴーストやエコー）が除去
される。
あらかじめ定められた規格の基準信号が定期的に送信さ
れ、受信側でこの基準信号を受信し、受信した基準信号
をディジタルフィルタへの入力データとし、そのディジ
タルフィルタの出力データを受信側にあらかじめ記憶し
ておいた基準データと比較し、これらのデータどうしの
差異が小さくなるようにそのディジタルフィルタの係数
が逐次更新される。このようにしてフィルタ係数が更新
されたディジタルフィルタを通過させることにより、入
力データに混入したノイズ（ゴーストやエコー）が除去
される。
【０００４】図５は、ＦＩＲフィルタの構成を示した回
路ブロック図である。入力データｕがシフトレジスタを
構成する複数のデータレジスタに順次入力されクロック
に同期して１つ先のデータレジスタに順送りされる。こ
れら複数のデータレジスタに入力された各入力データ
は、各データレジスタに対応して備えられた各乗算器に
入力される。また各データレジスタに対応して各係数レ
ジスタが備えられ、これら各係数レジスタには各所定の
フィルタ係数ｗがセットされており、これら各係数ｗも
対応する各乗算器に入力される。各乗算器では、乗算器
用クロックに同期して、各入力データｕに各フィルタ係
数ｗが乗算され、その後加算器により互いに加算され、
出力データｙ（ｎ）として、
路ブロック図である。入力データｕがシフトレジスタを
構成する複数のデータレジスタに順次入力されクロック
に同期して１つ先のデータレジスタに順送りされる。こ
れら複数のデータレジスタに入力された各入力データ
は、各データレジスタに対応して備えられた各乗算器に
入力される。また各データレジスタに対応して各係数レ
ジスタが備えられ、これら各係数レジスタには各所定の
フィルタ係数ｗがセットされており、これら各係数ｗも
対応する各乗算器に入力される。各乗算器では、乗算器
用クロックに同期して、各入力データｕに各フィルタ係
数ｗが乗算され、その後加算器により互いに加算され、
出力データｙ（ｎ）として、
【０００５】
【数１】
【０００６】が出力される。（１）式で示される出力デ
ータは、入力データに所定のフィルタリング、例えばハ
イパスフィルタリングやローパスフィルタリング等を施
したものとなる。図６は、ＦＩＲフィルタを適応フィル
タシステムとして構成した場合の例である。
ータは、入力データに所定のフィルタリング、例えばハ
イパスフィルタリングやローパスフィルタリング等を施
したものとなる。図６は、ＦＩＲフィルタを適応フィル
タシステムとして構成した場合の例である。
【０００７】このシステムには、ＦＩＲフィルタのほ
か、出力データｙ（ｎ）を格納しておくメモリ、基準デ
ータを格納しておく基準データ格納用メモリ、および演
算用プロセッサが備えられている。定期的に発信され所
定の伝送経路（例えばテレビ局とテレビ受信機との間の
電波による伝送路等）を経由して受信された基準データ
が入力データｕ（ｎ）としてＦＩＲフィルタに入力さ
れ、そのときのＦＩＲフィルタの出力データｙ（ｎ）
（上記（１）式参照）がメモリに格納される。その後そ
のメモリに格納された出力ｙ（ｎ）データが順次読み出
され、またこれとともに基準データ格納用メモリにあら
かじめ格納されていた基準データｄ（ｎ）が順次読み出
され、読み出された出力データ列と基準データ列がプロ
セッサで比較され、これら両者の差が小さくなるような
フィルタ係数ｃ（ｎ）が生成され、この生成されたフィ
ルタ係数ｃ（ｎ）が図５に示す係数レジスタに格納され
る。フィルタ係数を生成する手法として各種の手法が知
られているが、その中の１つにＺＦ法（Ｚｅｒｏ Ｆｏ
ｒｃｉｎｇ法）と呼ばれる手法がある。このＺＦ法は、
ディジタルフィルタの出力データ列をｙ（ｎ）、基準デ
ータ格納用メモリに格納された基準データ列をｄ
（ｎ）、係数レジスタ（図５参照）に格納された更新前
のフィルタ係数をｃ（ｎ）、更新後のフィルタの係数を
ｃ′（ｎ）としたとき、 ｃ′（ｎ）＝γ・ｃ（ｎ）＋α・（ｄ（ｎ）−ｙ（ｎ）） …（２） 但し、γ，αは各所定の定数である。に従って求める手
法であり、図６に示すプロセッサではこの（２）式に従
った演算が行なわれる。尚、フィルタ係数を決定する手
法は上述のＺＦ法に限られず、例えば平均二乗誤差（Ｍ
ｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ）法等も知られてお
り、この平均二乗誤差法ないしさらに異なる他の手法を
採用してもよい。
か、出力データｙ（ｎ）を格納しておくメモリ、基準デ
ータを格納しておく基準データ格納用メモリ、および演
算用プロセッサが備えられている。定期的に発信され所
定の伝送経路（例えばテレビ局とテレビ受信機との間の
電波による伝送路等）を経由して受信された基準データ
が入力データｕ（ｎ）としてＦＩＲフィルタに入力さ
れ、そのときのＦＩＲフィルタの出力データｙ（ｎ）
（上記（１）式参照）がメモリに格納される。その後そ
のメモリに格納された出力ｙ（ｎ）データが順次読み出
され、またこれとともに基準データ格納用メモリにあら
かじめ格納されていた基準データｄ（ｎ）が順次読み出
され、読み出された出力データ列と基準データ列がプロ
セッサで比較され、これら両者の差が小さくなるような
フィルタ係数ｃ（ｎ）が生成され、この生成されたフィ
ルタ係数ｃ（ｎ）が図５に示す係数レジスタに格納され
る。フィルタ係数を生成する手法として各種の手法が知
られているが、その中の１つにＺＦ法（Ｚｅｒｏ Ｆｏ
ｒｃｉｎｇ法）と呼ばれる手法がある。このＺＦ法は、
ディジタルフィルタの出力データ列をｙ（ｎ）、基準デ
ータ格納用メモリに格納された基準データ列をｄ
（ｎ）、係数レジスタ（図５参照）に格納された更新前
のフィルタ係数をｃ（ｎ）、更新後のフィルタの係数を
ｃ′（ｎ）としたとき、 ｃ′（ｎ）＝γ・ｃ（ｎ）＋α・（ｄ（ｎ）−ｙ（ｎ）） …（２） 但し、γ，αは各所定の定数である。に従って求める手
法であり、図６に示すプロセッサではこの（２）式に従
った演算が行なわれる。尚、フィルタ係数を決定する手
法は上述のＺＦ法に限られず、例えば平均二乗誤差（Ｍ
ｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ）法等も知られてお
り、この平均二乗誤差法ないしさらに異なる他の手法を
採用してもよい。
【０００８】図７は、ディジタルフィルタの他の例を表
わしたブロック図である。このディジタルフィルタは入
力経路と再帰経路にそれぞれＦＩＲフィルタが備えられ
ている。ディジタルフィルタは種々に構成されるが、そ
の主なものに、例えばこの図７に示すようにＦＩＲフィ
ルタ主体として構成されたものがある。
わしたブロック図である。このディジタルフィルタは入
力経路と再帰経路にそれぞれＦＩＲフィルタが備えられ
ている。ディジタルフィルタは種々に構成されるが、そ
の主なものに、例えばこの図７に示すようにＦＩＲフィ
ルタ主体として構成されたものがある。
【０００９】
【発明が解決しようとする課題】上述したような適応フ
ィルタシステムに用いられるディジタルフィルタは、よ
り高性能のフィルタリングを行うために回路規模が増大
し、またより高速に動作させるためにクロック周波数も
増大する傾向にあり、これらに伴って増大する消費電力
と発熱が大きな問題となっている。
ィルタシステムに用いられるディジタルフィルタは、よ
り高性能のフィルタリングを行うために回路規模が増大
し、またより高速に動作させるためにクロック周波数も
増大する傾向にあり、これらに伴って増大する消費電力
と発熱が大きな問題となっている。
【００１０】例えば回路規模が６００〜７００段（図７
に示すデータレジスタの数が６００〜７００）、クロッ
ク周波数が１５ＭＨｚ程度のディジタルフィルタをＣＭ
ＯＳ集積回路として構成した場合、例えば消費電流８０
０ｍＡ、動作時の温度８０℃程度となり、これは、ＬＳ
Ｉ用のフプラスチックパッケージの限界に近い数値であ
る。
に示すデータレジスタの数が６００〜７００）、クロッ
ク周波数が１５ＭＨｚ程度のディジタルフィルタをＣＭ
ＯＳ集積回路として構成した場合、例えば消費電流８０
０ｍＡ、動作時の温度８０℃程度となり、これは、ＬＳ
Ｉ用のフプラスチックパッケージの限界に近い数値であ
る。
【００１１】本発明は、上記事情に鑑み、段数を減らす
ことなく消費電力を低減させたディジタルフィルタシス
テムを提供することを目的とする。
ことなく消費電力を低減させたディジタルフィルタシス
テムを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のディジタルフィ
ルタシステムは、クロック信号に同期してシリアルに入
力されたディジタルの時系列データを出力する複数のデ
ータレジスタ、複数のデータレジスタそれぞれから出力
された各データを重み付けするための各係数それぞれを
格納する書換え自在な複数の係数格納手段、複数のデー
タレジスタから出力された各データに各データレジスタ
に対応する前記係数格納手段から出力された各係数を乗
算する複数の乗算器、およびこれら複数の乗算器の出力
を互いに加算する加算器からなるＦＩＲフィルタを含
む、クロック信号に同期して時系列的に入力されるディ
ジタルの入力データに所定のフィルタリング処理を施し
て時系列的なディジタルの出力データを生成するディジ
タルフィルタシステムに関するものである。
ルタシステムは、クロック信号に同期してシリアルに入
力されたディジタルの時系列データを出力する複数のデ
ータレジスタ、複数のデータレジスタそれぞれから出力
された各データを重み付けするための各係数それぞれを
格納する書換え自在な複数の係数格納手段、複数のデー
タレジスタから出力された各データに各データレジスタ
に対応する前記係数格納手段から出力された各係数を乗
算する複数の乗算器、およびこれら複数の乗算器の出力
を互いに加算する加算器からなるＦＩＲフィルタを含
む、クロック信号に同期して時系列的に入力されるディ
ジタルの入力データに所定のフィルタリング処理を施し
て時系列的なディジタルの出力データを生成するディジ
タルフィルタシステムに関するものである。
【００１３】上記目的を達成する本発明の第１のディジ
タルフィルタシステムは、上記ディジタルフィルタシス
テムにおいて、 （１）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （２）係数生成手段で生成された複数の係数それぞれに
ついてその係数の絶対値が所定値以上か所定値未満かを
判定する係数判定手段 （３）係数判定手段により絶対値が所定値未満であると
判定された係数についてその係数を零に置換する係数置
換手段 （４）係数置換手段により必要に応じて置換された後の
複数の係数を複数の係数格納手段に格納する係数更新手
段 を備えたことを特徴とする。
タルフィルタシステムは、上記ディジタルフィルタシス
テムにおいて、 （１）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （２）係数生成手段で生成された複数の係数それぞれに
ついてその係数の絶対値が所定値以上か所定値未満かを
判定する係数判定手段 （３）係数判定手段により絶対値が所定値未満であると
判定された係数についてその係数を零に置換する係数置
換手段 （４）係数置換手段により必要に応じて置換された後の
複数の係数を複数の係数格納手段に格納する係数更新手
段 を備えたことを特徴とする。
【００１４】また、本発明の第２のディジタルフィルタ
システムは、 （５）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （６）係数生成手段により生成された複数の係数を複数
の係数格納手段に格納する係数更新手段 （７）係数生成手段で生成された複数の係数それぞれに
ついてその係数の絶対値が所定値以上か所定値未満かを
判定する係数判定手段 （８）互いに対応する係数格納手段と乗算器との間にそ
れぞれ配置された、係数判定手段により絶対的が所定値
以上であると判定された係数が格納された係数格納手段
の出力はそのまま対応する乗算器に入力し係数判定手段
により絶対的が所定値未満であると判定された係数が格
納された係数格納手段の出力は零に置換して対応する乗
算器に入力する複数のゲート手段 を備えことを特徴とする。
システムは、 （５）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （６）係数生成手段により生成された複数の係数を複数
の係数格納手段に格納する係数更新手段 （７）係数生成手段で生成された複数の係数それぞれに
ついてその係数の絶対値が所定値以上か所定値未満かを
判定する係数判定手段 （８）互いに対応する係数格納手段と乗算器との間にそ
れぞれ配置された、係数判定手段により絶対的が所定値
以上であると判定された係数が格納された係数格納手段
の出力はそのまま対応する乗算器に入力し係数判定手段
により絶対的が所定値未満であると判定された係数が格
納された係数格納手段の出力は零に置換して対応する乗
算器に入力する複数のゲート手段 を備えことを特徴とする。
【００１５】また、本発明の第３のディジタルフィルタ
システムは、 （９）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （１０）係数生成手段により生成された複数の係数を複
数の係数格納手段に格納する係数更新手段 （１１）係数生成手段で生成された複数の係数それぞれ
についてその係数の絶対値が所定値以上か所定値未満か
を判定する係数判定手段 （１２）互いに対応するデータレジスタと乗算器との間
にそれぞれ配置された、係数判定手段により絶対的が所
定値以上であると判定された係数が格納された係数格納
手段に対応するデータレジスタの出力はそのまま対応す
る乗算器に入力し係数判定手段により絶対的が所定値未
満であると判定された係数が格納された係数格納手段に
対応するデータレジスタの出力は零に置換して対応する
乗算器に入力する複数のゲート手段 を備えたことを特徴とする。
システムは、 （９）複数の係数格納手段に格納される複数の係数を生
成する係数生成手段 （１０）係数生成手段により生成された複数の係数を複
数の係数格納手段に格納する係数更新手段 （１１）係数生成手段で生成された複数の係数それぞれ
についてその係数の絶対値が所定値以上か所定値未満か
を判定する係数判定手段 （１２）互いに対応するデータレジスタと乗算器との間
にそれぞれ配置された、係数判定手段により絶対的が所
定値以上であると判定された係数が格納された係数格納
手段に対応するデータレジスタの出力はそのまま対応す
る乗算器に入力し係数判定手段により絶対的が所定値未
満であると判定された係数が格納された係数格納手段に
対応するデータレジスタの出力は零に置換して対応する
乗算器に入力する複数のゲート手段 を備えたことを特徴とする。
【００１６】さらに、本発明の第４のディジタルフィル
タシステムは、 （１３）複数の係数格納手段に格納される複数の係数を
生成する係数生成手段 （１４）係数生成手段により生成された複数の係数を複
数の係数格納手段に格納する係数更新手段 （１５）係数生成手段で生成された複数の係数それぞれ
についてその係数の絶対値が所定値以上か所定値未満か
を判定する係数判定手段 （１６）係数判定手段により絶対値が所定値未満である
と判定された係数が格納された係数格納手段に対応する
乗算器における乗算演算を停止させる乗算制御手段 を備えたことを特徴とする。
タシステムは、 （１３）複数の係数格納手段に格納される複数の係数を
生成する係数生成手段 （１４）係数生成手段により生成された複数の係数を複
数の係数格納手段に格納する係数更新手段 （１５）係数生成手段で生成された複数の係数それぞれ
についてその係数の絶対値が所定値以上か所定値未満か
を判定する係数判定手段 （１６）係数判定手段により絶対値が所定値未満である
と判定された係数が格納された係数格納手段に対応する
乗算器における乗算演算を停止させる乗算制御手段 を備えたことを特徴とする。
【００１７】
【作用】ＦＩＲフィルタには、図５に示すように、多数
の乗算器が備えられており、この乗算器で消費される電
力はこのＦＩＲフィルタの全消費電力のおよそ８０％で
ある。これは、乗算器の回路は他の回路に比較し規模が
大きいこと、乗算器用クロックの繰り返し周波数はシス
テムクロックの繰り返し周波数の整数倍であることがそ
の主な原因である。したがって、乗算器の消費電力を低
減化させることが重要となる。乗算器は入力される乗算
器用クロックを停止させることにより乗算演算そのもの
を停止させれば当然に消費電力は低下するが、乗算演算
を実行する場合であっても互いに乗算される２つのデー
タのうち少なくとも一方が零である場合に消費電力はか
なり低下する。
の乗算器が備えられており、この乗算器で消費される電
力はこのＦＩＲフィルタの全消費電力のおよそ８０％で
ある。これは、乗算器の回路は他の回路に比較し規模が
大きいこと、乗算器用クロックの繰り返し周波数はシス
テムクロックの繰り返し周波数の整数倍であることがそ
の主な原因である。したがって、乗算器の消費電力を低
減化させることが重要となる。乗算器は入力される乗算
器用クロックを停止させることにより乗算演算そのもの
を停止させれば当然に消費電力は低下するが、乗算演算
を実行する場合であっても互いに乗算される２つのデー
タのうち少なくとも一方が零である場合に消費電力はか
なり低下する。
【００１８】一方、エコーキャンセラ、ゴーストキャン
セラなどの用途では、本来の信号に対する高層ビル等で
反射して混入してきた反射信号（雑音）の相対的な位置
（本来の信号に対する反対信号（雑音）の時間遅れ；テ
レビ画面上の本来の画像に対するゴーストの相対的な位
置）は限られている場合が多い。そのような場合、多段
に構成されたＦＩＲフィルタのうちの極く一部の部分の
みがその雑音の除去に有効に作用している。本発明は、
これらの点に想到することにより完成されたものであ
る。
セラなどの用途では、本来の信号に対する高層ビル等で
反射して混入してきた反射信号（雑音）の相対的な位置
（本来の信号に対する反対信号（雑音）の時間遅れ；テ
レビ画面上の本来の画像に対するゴーストの相対的な位
置）は限られている場合が多い。そのような場合、多段
に構成されたＦＩＲフィルタのうちの極く一部の部分の
みがその雑音の除去に有効に作用している。本発明は、
これらの点に想到することにより完成されたものであ
る。
【００１９】即ち、本発明の第１のディジタルフィルタ
システムは、係数格納手段に格納されるべき複数の係数
を生成した（上記（１））ときに、その複数の係数それ
ぞれについて絶対値が所定値以上か所定値未満かを判定
し（上記（２））、所定値未満であると判定された係数
についてはその係数を零に置換した上で（上記
（３））、各係数を係数格納手段に格納する（上記
（４））ようにしたものであり、このためフィルタリン
グ特性に対する寄与の小さい部分については、入力デー
タには零が乗算されることになり、フィルタリング特性
は殆ど劣化することなく、零が乗算される乗算器につい
て消費電力が低減化され、したがってこのディジタルフ
ィルタシステム全体の消費電力が低減化される。
システムは、係数格納手段に格納されるべき複数の係数
を生成した（上記（１））ときに、その複数の係数それ
ぞれについて絶対値が所定値以上か所定値未満かを判定
し（上記（２））、所定値未満であると判定された係数
についてはその係数を零に置換した上で（上記
（３））、各係数を係数格納手段に格納する（上記
（４））ようにしたものであり、このためフィルタリン
グ特性に対する寄与の小さい部分については、入力デー
タには零が乗算されることになり、フィルタリング特性
は殆ど劣化することなく、零が乗算される乗算器につい
て消費電力が低減化され、したがってこのディジタルフ
ィルタシステム全体の消費電力が低減化される。
【００２０】また、本発明の第２のディジタルフィルタ
システムは、生成された係数は零に置換されることなく
係数格納手段に格納されるが、各係数の絶対値が所定値
以上か所定値未満かを判定しておき、実際の演算に際し
て所定値未満であると判定された係数が格納された係数
格納レジスタの出力（係数）を零に置換して対応する乗
算器に入力する構成を備えたものであり、上述の第１の
ディジタルフィルタシステムと同様に消費電力が低減化
される。
システムは、生成された係数は零に置換されることなく
係数格納手段に格納されるが、各係数の絶対値が所定値
以上か所定値未満かを判定しておき、実際の演算に際し
て所定値未満であると判定された係数が格納された係数
格納レジスタの出力（係数）を零に置換して対応する乗
算器に入力する構成を備えたものであり、上述の第１の
ディジタルフィルタシステムと同様に消費電力が低減化
される。
【００２１】また、本発明の第３のディジタルフィルタ
システムは、上記の第２のディジタルフィルタシステム
と近似した構成をとるものであるが、零に置換されるデ
ータは、係数ではなくデータレジスタの出力である点が
異なっている。この場合も乗算器に入力される２つのデ
ータの一方が零となり、したがって消費電力が低減化さ
れる。
システムは、上記の第２のディジタルフィルタシステム
と近似した構成をとるものであるが、零に置換されるデ
ータは、係数ではなくデータレジスタの出力である点が
異なっている。この場合も乗算器に入力される２つのデ
ータの一方が零となり、したがって消費電力が低減化さ
れる。
【００２２】さらに本発明の第４のディジタルフィルタ
システムは、各係数の絶対値が所定値以上か所定値未満
かを判定するところまでは上記第２および第３のディジ
タルフィルタと同じであるが、所定値未満であると判定
された係数格納手段に対応する乗算器では、例えばその
乗算器へのクロックの入力が停止されること等により、
乗算演算そのものが停止される。これにより消費電力の
低減化が図られる。
システムは、各係数の絶対値が所定値以上か所定値未満
かを判定するところまでは上記第２および第３のディジ
タルフィルタと同じであるが、所定値未満であると判定
された係数格納手段に対応する乗算器では、例えばその
乗算器へのクロックの入力が停止されること等により、
乗算演算そのものが停止される。これにより消費電力の
低減化が図られる。
【００２３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のディジタルフィルタシステムの一実施例
の主要構成部分を示したブロック図である。データレジ
スタ（図５参照）から出力されたデータ（入力データ）
は乗算器に入力され、係数レジスタに格納された係数は
アンドゲートを経由して乗算器に入力される。
１は、本発明のディジタルフィルタシステムの一実施例
の主要構成部分を示したブロック図である。データレジ
スタ（図５参照）から出力されたデータ（入力データ）
は乗算器に入力され、係数レジスタに格納された係数は
アンドゲートを経由して乗算器に入力される。
【００２４】このアンドゲートには、プロセッサ（図６
参照）により制御されるイネーブル信号Ｅが入力され
る。このイネーブル信号Ｅが論理‘１’のときは係数レ
ジスタから出力された係数はそのままアンドゲートを通
過して乗算器に入力されるが、イネーブル信号Ｅが論理
‘０’のときは係数レジスタから出力された係数はアン
ドゲートを通過できず、アンドゲートの論理‘０’の出
力、即ち零が乗算器に入力される。
参照）により制御されるイネーブル信号Ｅが入力され
る。このイネーブル信号Ｅが論理‘１’のときは係数レ
ジスタから出力された係数はそのままアンドゲートを通
過して乗算器に入力されるが、イネーブル信号Ｅが論理
‘０’のときは係数レジスタから出力された係数はアン
ドゲートを通過できず、アンドゲートの論理‘０’の出
力、即ち零が乗算器に入力される。
【００２５】したがってプロセッサ（図６参照）でこの
係数レジスタに格納する係数を生成した際にこの係数の
絶対値があらかじめ定めた所定値以上か否かを判定して
おき、実際の乗算演算の際に所定値以上の場合にのみ論
理‘１’のイネーブル信号を出力する。これにより絶対
値の小さな係数は零に置換されて乗算器に入力されるこ
とになり、この場合この乗算器における消費電力が低減
化される。尚、この図１に示す例は、乗算演算の際に、
係数レジスタの出力を必要に応じて零に置換する例であ
るが、絶対値の小さい係数についてはあらかじめこれを
零に置換した上で係数レジスタに格納するようにしても
よい。この場合、アンドゲートやイネーブル信号Ｅによ
る制御は不要となる。
係数レジスタに格納する係数を生成した際にこの係数の
絶対値があらかじめ定めた所定値以上か否かを判定して
おき、実際の乗算演算の際に所定値以上の場合にのみ論
理‘１’のイネーブル信号を出力する。これにより絶対
値の小さな係数は零に置換されて乗算器に入力されるこ
とになり、この場合この乗算器における消費電力が低減
化される。尚、この図１に示す例は、乗算演算の際に、
係数レジスタの出力を必要に応じて零に置換する例であ
るが、絶対値の小さい係数についてはあらかじめこれを
零に置換した上で係数レジスタに格納するようにしても
よい。この場合、アンドゲートやイネーブル信号Ｅによ
る制御は不要となる。
【００２６】図２は、本発明のディジタルフィルタシス
テムの他の実施例の主要構成部分を示したブロック図で
ある。この実施例では、データレジスタ（図５参照）か
ら出力された入力データをそのまま乗算器に入力させる
か零に置換して乗算器に入力させるかを切換えるアンド
ゲートが備えられている。動作およびその効果について
は、図１に示した実施例の場合と同様であるため説明は
省略する。
テムの他の実施例の主要構成部分を示したブロック図で
ある。この実施例では、データレジスタ（図５参照）か
ら出力された入力データをそのまま乗算器に入力させる
か零に置換して乗算器に入力させるかを切換えるアンド
ゲートが備えられている。動作およびその効果について
は、図１に示した実施例の場合と同様であるため説明は
省略する。
【００２７】図３は、本発明のディジタルフィルタシス
テムのもう一つの実施例の、主要構成部分を示したブロ
ック図である。この実施例では入力データと係数の双方
がアンドゲート等を経由せずに直接に乗算器に入力され
るが、乗算器に入力される乗算器用クロックのラインに
アンドゲートが備えられている。イネーブル信号Ｅが’
０’のとき乗算器用のクロックが止まりかつ乗算器部の
出力が０になる。効果は同様であり説明は省略する。
テムのもう一つの実施例の、主要構成部分を示したブロ
ック図である。この実施例では入力データと係数の双方
がアンドゲート等を経由せずに直接に乗算器に入力され
るが、乗算器に入力される乗算器用クロックのラインに
アンドゲートが備えられている。イネーブル信号Ｅが’
０’のとき乗算器用のクロックが止まりかつ乗算器部の
出力が０になる。効果は同様であり説明は省略する。
【００２８】図４は、本発明を適用したＦＩＲフィルタ
の回路ブロック図である。データレジスタ、係数レジス
タ、乗算器等からなる各段毎に選択レジスタが備えられ
ており、プロセッサ（図６参照）により、絶対値が所定
値より小さい係数が格納された係数レジスタに対応する
選択レジスタに論理‘０’、絶対値が所定値より大きい
係数が格納された係数レジスタに対応する選択レジスタ
に論理‘１’が書き込まれる。このため論理‘０’が書
き込まれた選択レジスタに対応する乗算器には乗算器用
クロックは入力されず、したがってその乗算器では乗算
演算は行なわれない。この乗算演算の行なわれない乗算
器の出力はアンドゲートにより零に置換されて加算器に
入力される。これによりこのＦＩＲフィルタ全体として
消費電力の低減化が図られる。
の回路ブロック図である。データレジスタ、係数レジス
タ、乗算器等からなる各段毎に選択レジスタが備えられ
ており、プロセッサ（図６参照）により、絶対値が所定
値より小さい係数が格納された係数レジスタに対応する
選択レジスタに論理‘０’、絶対値が所定値より大きい
係数が格納された係数レジスタに対応する選択レジスタ
に論理‘１’が書き込まれる。このため論理‘０’が書
き込まれた選択レジスタに対応する乗算器には乗算器用
クロックは入力されず、したがってその乗算器では乗算
演算は行なわれない。この乗算演算の行なわれない乗算
器の出力はアンドゲートにより零に置換されて加算器に
入力される。これによりこのＦＩＲフィルタ全体として
消費電力の低減化が図られる。
【００２９】尚、この図４には加算器は多数のデータを
同時に加算するものであるかのように示されているが、
実際は多数の加算器が使用される。これら多数の加算器
のうち、乗算演算が行なわれなかった乗算器からの出力
のみが入力される加算器はその加算演算も停止させる構
成としてもよい。その場合、乗算器の停止による消費電
力の低減に加え、加算器の停止による消費電力の低減も
加味されることになり消費電力の一層の低減化が図られ
る。
同時に加算するものであるかのように示されているが、
実際は多数の加算器が使用される。これら多数の加算器
のうち、乗算演算が行なわれなかった乗算器からの出力
のみが入力される加算器はその加算演算も停止させる構
成としてもよい。その場合、乗算器の停止による消費電
力の低減に加え、加算器の停止による消費電力の低減も
加味されることになり消費電力の一層の低減化が図られ
る。
【００３０】
【発明の効果】以上説明したように、本発明のディジタ
ルフィルタシステムは、絶対値の小さい係数を零に置換
して係数レジスタに格納し、あるいは、絶対値の小さい
係数の乗算に代えて係数レジスタもしくはデータレジス
タの出力を零に置換して乗算し、あるいは、絶対値の小
さい係数を乗算する乗算器を停止させたため、消費電力
の低減化されたディジタルフィルタシステムが実現す
る。
ルフィルタシステムは、絶対値の小さい係数を零に置換
して係数レジスタに格納し、あるいは、絶対値の小さい
係数の乗算に代えて係数レジスタもしくはデータレジス
タの出力を零に置換して乗算し、あるいは、絶対値の小
さい係数を乗算する乗算器を停止させたため、消費電力
の低減化されたディジタルフィルタシステムが実現す
る。
【図１】本発明のディジタルフィルタシステムの一実施
例の主要構成部分を示したブロック図である。
例の主要構成部分を示したブロック図である。
【図２】本発明のディジタルフィルタシステムの他の実
施例の主要構成部分を示したブロック図である。
施例の主要構成部分を示したブロック図である。
【図３】本発明のディジタルフィルタシステムのもう一
つの実施例の、主要構成部分を示したブロック図であ
る。
つの実施例の、主要構成部分を示したブロック図であ
る。
【図４】本発明を適用したＦＩＲフィルタの回路ブロッ
ク図である。
ク図である。
【図５】ＦＩＲフィルタの構成を示した回路ブロック図
である。
である。
【図６】ＦＩＲフィルタを適応フィルタシステムとして
構成した場合の例である。
構成した場合の例である。
【図７】ディジタルフィルタの他の例を表わしたブロッ
ク図である。
ク図である。
Claims (4)
- 【請求項１】 クロック信号に同期してシリアルに入力
されたディジタルの時系列データを出力する複数のデー
タレジスタ、前記複数のデータレジスタそれぞれから出
力された各データを重み付けするための各係数それぞれ
を格納する書換え自在な複数の係数格納手段、前記複数
のデータレジスタから出力された各データに該各データ
レジスタに対応する前記係数格納手段から出力された各
係数を乗算する複数の乗算器、およびこれら複数の乗算
器の出力を互いに加算する加算器からなるＦＩＲフィル
タを含む、クロック信号に同期して時系列的に入力され
るディジタルの入力データに所定のフィルタリング処理
を施して時系列的なディジタルの出力データを生成する
ディジタルフィルタシステムにおいて、 前記複数の係数格納手段に格納される複数の係数を生成
する係数生成手段、 前記係数生成手段で生成された複数の係数それぞれにつ
いて該係数の絶対値が所定値以上か所定値未満かを判定
する係数判定手段、 前記係数判定手段により絶対値が所定値未満であると判
定された係数について該係数を零に置換する係数置換手
段、および前記係数置換手段により必要に応じて置換さ
れた後の前記複数の係数を前記複数の係数格納手段に格
納する係数更新手段を備えたことを特徴とするディジタ
ルフィルタシステム。 - 【請求項２】 クロック信号に同期してシリアルに入力
されたディジタルの時系列データを出力する複数のデー
タレジスタ、前記複数のデータレジスタそれぞれから出
力された各データを重み付けするための各係数それぞれ
を格納する書換え自在な複数の係数格納手段、前記複数
のデータレジスタから出力された各データに該各データ
レジスタに対応する前記係数格納手段から出力された各
係数を乗算する複数の乗算器、およびこれら複数の乗算
器の出力を互いに加算する加算器からなるＦＩＲフィル
タを含む、クロック信号に同期して時系列的に入力され
るディジタルの入力データに所定のフィルタリング処理
を施して時系列的なディジタルの出力データを生成する
ディジタルフィルタシステムにおいて、 前記複数の係数格納手段に格納される複数の係数を生成
する係数生成手段、 前記係数生成手段により生成された前記複数の係数を前
記複数の係数格納手段に格納する係数更新手段、 前記係数生成手段で生成された複数の係数それぞれにつ
いて該係数の絶対値が所定値以上か所定値未満かを判定
する係数判定手段、および互いに対応する前記係数格納
手段と前記乗算器との間にそれぞれ配置された、前記係
数判定手段により絶対的が所定値以上であると判定され
た係数が格納された前記係数格納手段の出力はそのまま
対応する前記乗算器に入力し前記係数判定手段により絶
対的が所定値未満であると判定された係数が格納された
前記係数格納手段の出力は零に置換して対応する前記乗
算器に入力する複数のゲート手段を備えことを特徴とす
るディジタルフィルタシステム。 - 【請求項３】 クロック信号に同期してシリアルに入力
されたディジタルの時系列データを出力する複数のデー
タレジスタ、前記複数のデータレジスタそれぞれから出
力された各データを重み付けするための各係数それぞれ
を格納する書換え自在な複数の係数格納手段、前記複数
のデータレジスタから出力された各データに該各データ
レジスタに対応する前記係数格納手段から出力された各
係数を乗算する複数の乗算器、およびこれら複数の乗算
器の出力を互いに加算する加算器からなるＦＩＲフィル
タを含む、クロック信号に同期して時系列的に入力され
るディジタルの入力データに所定のフィルタリング処理
を施して時系列的なディジタルの出力データを生成する
ディジタルフィルタシステムにおいて、 前記複数の係数格納手段に格納される複数の係数を生成
する係数生成手段、 前記係数生成手段により生成された前記複数の係数を前
記複数の係数格納手段に格納する係数更新手段、 前記係数生成手段で生成された複数の係数それぞれにつ
いて該係数の絶対値が所定値以上か所定値未満かを判定
する係数判定手段、および互いに対応する前記データレ
ジスタと前記乗算器との間にそれぞれ配置された、前記
係数判定手段により絶対的が所定値以上であると判定さ
れた係数が格納された前記係数格納手段に対応する前記
データレジスタの出力はそのまま対応する前記乗算器に
入力し前記係数判定手段により絶対的が所定値未満であ
ると判定された係数が格納された前記係数格納手段に対
応する前記データレジスタの出力は零に置換して対応す
る前記乗算器に入力する複数のゲート手段を備えことを
特徴とするディジタルフィルタシステム。 - 【請求項４】 クロック信号に同期してシリアルに入力
されたディジタルの時系列データを出力する複数のデー
タレジスタ、前記複数のデータレジスタそれぞれから出
力された各データを重み付けするための各係数それぞれ
を格納する書換え自在な複数の係数格納手段、前記複数
のデータレジスタから出力された各データに該各データ
レジスタに対応する前記係数格納手段から出力された各
係数を乗算する複数の乗算器、およびこれら複数の乗算
器の出力を互いに加算する加算器からなるＦＩＲフィル
タを含む、クロック信号に同期して時系列的に入力され
るディジタルの入力データに所定のフィルタリング処理
を施して時系列的なディジタルの出力データを生成する
ディジタルフィルタシステムにおいて、 前記複数の係数格納手段に格納される複数の係数を生成
する係数生成手段、 前記係数生成手段により生成された前記複数の係数を前
記複数の係数格納手段に格納する係数更新手段、 前記係数生成手段で生成された複数の係数それぞれにつ
いて該係数の絶対値が所定値以上か所定値未満かを判定
する係数判定手段、および前記係数判定手段により絶対
値が所定値未満であると判定された係数が格納された前
記係数格納手段に対応する前記乗算器における乗算演算
を停止させる乗算制御手段を備えたことを特徴とするデ
ィジタルフィルタシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33312592A JPH06181424A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33312592A JPH06181424A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181424A true JPH06181424A (ja) | 1994-06-28 |
Family
ID=18262576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33312592A Pending JPH06181424A (ja) | 1992-12-14 | 1992-12-14 | ディジタルフィルタシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181424A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297680A (ja) * | 1994-04-26 | 1995-11-10 | Crystal Semiconductor Corp | デジタルフィルタ及びデジタル信号のフィルタリング方法 |
| JPH09200177A (ja) * | 1996-01-16 | 1997-07-31 | Kokusai Electric Co Ltd | 相関フィルタ及びｃｄｍａ受信装置 |
| KR20040008081A (ko) * | 2002-07-17 | 2004-01-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 파형등화장치 및 시프트레지스터 |
| GB2403360A (en) * | 2003-06-28 | 2004-12-29 | Zarlink Semiconductor Inc | Reduced complexity filter implementation |
| WO2009104278A1 (en) * | 2008-02-21 | 2009-08-27 | Fujitsu Limited | Filter device |
-
1992
- 1992-12-14 JP JP33312592A patent/JPH06181424A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297680A (ja) * | 1994-04-26 | 1995-11-10 | Crystal Semiconductor Corp | デジタルフィルタ及びデジタル信号のフィルタリング方法 |
| JPH09200177A (ja) * | 1996-01-16 | 1997-07-31 | Kokusai Electric Co Ltd | 相関フィルタ及びｃｄｍａ受信装置 |
| KR20040008081A (ko) * | 2002-07-17 | 2004-01-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 파형등화장치 및 시프트레지스터 |
| US7158565B2 (en) | 2002-07-17 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Waveform equalizer and shift register |
| GB2403360A (en) * | 2003-06-28 | 2004-12-29 | Zarlink Semiconductor Inc | Reduced complexity filter implementation |
| GB2403360B (en) * | 2003-06-28 | 2006-07-26 | Zarlink Semiconductor Inc | Reduced complexity adaptive filter implementation |
| US7461113B2 (en) | 2003-06-28 | 2008-12-02 | Zarlink Semiconductor Inc. | Reduced complexity adaptive filter |
| WO2009104278A1 (en) * | 2008-02-21 | 2009-08-27 | Fujitsu Limited | Filter device |
| JP2011510525A (ja) * | 2008-02-21 | 2011-03-31 | 富士通株式会社 | フィルタ装置 |
| US8559551B2 (en) | 2008-02-21 | 2013-10-15 | Fujitsu Limited | Filter device stopping input of zero-valued sample |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020129 |