JPH0113244B2

JPH0113244B2 -

Info

Publication number: JPH0113244B2
Application number: JP57030176A
Authority: JP
Inventors: Tadayuki Yamada; Kyohiko Tatebayashi
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1982-02-26
Filing date: 1982-02-26
Publication date: 1989-03-06
Also published as: JPS58147223A

Description

【発明の詳細な説明】

本発明は、音声信号処理、画像信号処理、通信
分野等の広範な信号処理分野において、入力信号
から取出す信号の周波数帯域や通過特性を目的に
応じて変化できるフイルタに関する。従来、この種のフイルタとしては、LCR素子
を使用したパツシブフイルタまたはアクテイブフ
イルタ等のいわゆるアナログフイルタが一般に採
用されており、フイルタ特性の変更や良好なしや
断特性の実現は困難であつた。また、これらの難
点を解決するためにデイジタルフイルタも採用さ
れているが、このデイジタルフイルタにおいても
フイルタ特性を自由に変更できるような柔軟な演
算回路や制御回路を構成することは困難であつ
た。本発明は、これら従来のフイルタの問題点を克
服すべく提案されたものであつて、その目的とす
るところは、デイジタルフイルタにおいて実行さ
れる基本的な積和演算とこの演算手順の制御が自
由に変更できるようにし、多種多様の用途に適合
したフイルタ特性を実現できるデイジタルフイル
タを提供するにある。また、フイルタの特性を表
現するしや断周波数、しや断特性、通過域特性、
阻止域特性を示すパラメータから、この特性にで
きるだけ近似したデイジタルフイルタのパラメー
タを算出する能力を持たせ、１つの独立したユニ
バーサルフイルタを提供するにある。次に、本発明に係るデイジタルフイルタの実施
例につき、添付図面を参照して以下詳細に説明す
る。第１図は、本発明のデイジタルフイルタの概略
構成を示すブロツク回路図である。第１図におい
て、１はデータ入力端子、２は積和演算部、３は
フイルタ特性入力端子、４はフイルタ特性入力
部、５はフイルタパラメータ算出部、６はシーケ
ンス制御部、７はデータ出力端子をそれぞれ示
す。このデイジタルフイルタにおいては、図示し
ないコンソールパネルまたは外部制御装置よりフ
イルタ特性を表現するしや断周波数、しや断特
性、通過域特性、阻止域特性のフイルタ特性デー
タがフイルタ特性入力部４を介してフイルタパラ
メータ算出部５へ格納される。フイルタパラメー
タ算出部５では、設定されたフイルタ特性にでき
る限りよく近似したデイジタルフイルタを構成す
るために、デイジタルフイルタで実行される積和
演算の演算方式、積和演算の燥返し回数および積
和演算に用いる係数データを算出する。これらの
フイルタパラメータは、シーケンス制御部６のタ
イミング操作により、係数データは積和演算部２
へ転送され、積和演算の演算方式と繰返し回数は
シーケンス制御部６へ転送される。積和演算部２
では、シーケンス制御部６の制御下にデータ入力
端子１から入力されたデイジタルデータに対して
積和演算を繰返し行い、データ出力端子７へ演算
結果を出力する。シーケンス制御部６は、積和演
算部２における演算順序、中間結果格納順序、係
数データの読出し順序の制御を行う。次に、前記構成からなる本発明デイジタルフイ
ルタの各構成要素の詳細とその動作につき説明す
る。第２図は、フイルタパラメータ算出部５の詳細
を示すブロツク回路図である。すなわち、フイル
タパラメータ算出部５においては、フイルタ特性
入力部４より入力されたデータは書替え可能なフ
イルタ特性データメモリ８に格納される。そし
て、フイルタパラメータ算出プロセツサ９が、こ
れらのデータで表現されるフイルタ特性をデイジ
タルフイルタで実現するのに最適な設計アルゴリ
ズムを、プログラムメモリ１０に格納されたプロ
グラムから選択し、積和演算の演算方式、積和演
算の繰返し回数および積和演算に用いる係数デー
タのフイルタパラメータを算出するよう構成され
る。第３図は、積和演算部２の詳細を示すブロツク
回路図である。しかるに、第３図において、積和
演算は、乗算器１１と加算器１２と結果の一時記
憶用のレジスタ１３とにより実行される。また、
これら演算器への入力データの格納用としてフイ
ルタパラメータ演算部５から転送される係数デー
タを格納する書替え可能な係数用メモリ１４と、
入力データの遅延または中間演算結果の遅延のた
めに用いられる書替え可能な遅延用メモリ１５と
が設けられる。なお、これらのメモリ１４，１５
は、それぞれ読出しおよび書込みを実行するアド
レス回路１６，１７を備え、読出しおよび書込み
の順序やタイミングがシーケンス制御部６によつ
て制御される。さらに、積和演算の演算方式を変
更するために、加算器１２の入力端の一方にセレ
クタ１８を接続すると共に遅延用メモリ１５の入
力端にセレクタ１９を接続する。しかるに、セレ
クタ１８はデータ入力端子１からの入力データか
レジスタ１３からの中間演算結果かの選択を行う
と共に、セレクタ１９はデータ入力端子１からの
入力データを遅延するかレジスタ１３からの中間
演算結果を遅延するかの選択を行う。この場合、
各セレクタ１８，１９においていずれのデータを
いかなるタイミングで選択するかは、シーケンス
制御部６により制御する。そして演算の最終結果
は、レジスタ１３よりデータ出力端子７へ出力デ
ータとして転送される。次に、第３図に示す積和演算部２における積和
演算方式について、代表的な巡回形演算方式と非
巡回形演算方式の２例について説明する。 (1) 巡回形演算方式次式で示されるバイクワツド回路を基本とし
て、これの縦続接続でデイジタルフイルタを構
成するのが一般的である。Ｈ（Ｚ）＝１＋α₁Z^-1＋α₂Z^-2／１＋β₁Z^-1＋
β₂Z^-2………(1) 但し、Ｈ（Ｚ）：伝達関数 α₁、α₂、β₁、β₂：フイルタ係数 Z^-1、Z^-2：遅延今、入力データ系列をx_i、出力データ系列を
y_iとすると、前記式(1)で表わされる単位フイル
タの演算は次式(2)、(3)に分けて処理する。 y_i＝W_i＋α_iW_i-1＋α₂W_i-2 ………(2) W_i＝x_i−β_iW_i-1−β₂W_i-2 ………(3) これらの演算は、次表に示す演算ステツプで
実行できる。

【表】まず、新しいデータがデータ入力端子１より
入力されると、ステツプ１でセレクタ１８はこ
のデータを選び、乗算器１１の入力データは係
数データメモリ１４から読出された１段目のバ
イクワツド回路に必要な係数β₁と、前回の演算
で遅延用メモリ１５に格納されたW_i-1となる。
加算器１２は、この乗算結果とセレクタ１８で
選ばれたデータを加算し、この結果はステツプ
２のスタートパルスでレジスタ１３の出力に表
われる。ステツプ２では、セレクタ１８はレジ
スタ１３の出力を選択し、乗算器１１、加算器
１２はステツプ１と同様に前記表に示した演算
を行う。この演算方式では、セレクタ１９は常
にレジスタ１３の出力を選択する。ステツプ１
〜ステツプ５の動作を一巡すると、１段のバイ
クワツド回路の演算が終り、次の段の演算が始
まる。この場合、係数データメモリ１４から２
段目の係数が読出される他は、前記と同じ動作
をステツプ１〜ステツプ５まで繰返す。但し、
２段目以降のステツプ１における加算器１２の
入力は、セレクタ１８によりレジスタ１３の出
力が選択される。これらの動作が指定された繰
返し回数すなわち複数段行われ、最終段の５ス
テツプ目にレジスタ１３から出力される結果が
データ出力端子７から出力される。 (2) 非巡回形演算方式デイジタルフイルタ演算は、次式で表わされ
る。 y_i＝_N-1 〓^j=0 α_jx_i-j ………(4) この演算方式の場合は、セレクタ１８は常にレ
ジスタ１３の出力を選択し、セレクタ１９は常に
データ入力端子１からのデータを選択する。ま
ず、データ入力端子１からデータが入力される
と、このデータを遅延用メモリ１５に過去のデー
タと順序よく並ぶ位置に格納する。これと同時
に、レジスタ１３の内容をクリアして０にする。
その後、係数データメモリ１４と、遅延用メモリ
１５とから、それぞれアドレス回路１６，１７に
より前記式(4)の演算式で示されるデータ順序に従
つてデータを読出し、乗算器１１で乗算し、この
結果を加算器１２でレジスタ１３から出力される
乗算結果の累積値と加算する。この動作を繰返し
回数すなわちフイルタ次数回繰返すことにより、
その演算結果であるレジスタ１３の出力がデータ
出力端子７から出力される。以上、第３図に示す積和演算部の演算方式につ
いて説明したが、第３図に示す回路構成によれ
ば、新たなデイジタルフイルタ演算方式を採用す
る場合、シーケンス制御部６のプログラムを変更
することにより容易に対処することができる。従
つて、前述した積和演算に関する説明は、単なる
一実施例であつて、種々の設計変更をなし得るこ
とは勿論である。第４図は、シーケンス制御部６のブロツク回路
図である。すなわち、シーケンス制御部６におい
ては、フイルタパラメータ算出部５より転送され
る演算方式と積和演算の繰返し回数データはそれ
ぞれ演算方式メモリ２０と繰返し回数メモリ２１
へ格納される。そして、シーケンス制御プロセツ
サ２２が、プログラムメモリ２３に予め格納され
たプログラムの中から、演算方式メモリ２０のデ
ータに従つて現在積和演算部２で実行しなければ
ならない演算順序を指示したプログラムを選択す
るよう構成される。従つて、この選択されたプロ
グラムにより、シーケンス制御プロセツサ２２
は、積和演算部２に対して、アドレス回路１６，
１７の読出しおよび書込みアドレスの制御、セレ
クタ１８，１９のデータ選択制御を行い、これら
のシーケンス制御処理を繰返し回数メモリ２１に
格納された回数だけ繰返し実行する。前述した実施例から明らかなように、本発明に
よれば、フイルタパラメータを算出する機能を備
えると共に柔軟性のあるプロセツサを採用したシ
ーケンス制御部を設けることにより、データの流
れをソフトウエア制御で自由に変更し得る積和演
算部を構成することができ、フイルタ特性を容易
に変更可能なデイジタルフイルタを得ることがで
きる。

【図面の簡単な説明】

第１図は本発明に係るデイジタルフイルタの概
略構成を示すブロツク回路図、第２図は第１図に
示すフイルタパラメータ算出部の詳細を示すブロ
ツク回路図、第３図は第１図に示す積和演算部の
詳細を示すブロツク回路図、第４図は第１図に示
すシーケンス制御部の詳細を示すブロツク回路図
である。１……データ入力端子、２……積和演算部、３
……フイルタ特性入力端子、４……フイルタ特性
入力部、５……フイルタパラメータ算出部、６…
…シーケンス制御部、７……データ出力端子、８
……フイルタ特性データメモリ、９……フイルタ
パラメータ算出プロセツサ、１０……プログラム
メモリ、１１……乗算器、１２……加算器、１３
……レジスタ、１４……係数データメモリ、１５
……遅延用メモリ、１６，１７……アドレス回
路、１８，１９……セレクタ、２０……演算方式
メモリ、２１……繰返し回数メモリ、２２……シ
ーケンス制御プロセツサ、２３……プログラムメ
モリ。

Claims

【特許請求の範囲】

１積和演算を繰返し実行することによりろ波効
果を実現するデイジタルフイルタにおいて、フイ
ルタ特性を表現するしや断周波数、しや断特性、
通過域特性および阻止域特性を外部から入力する
フイルタ特性入力部と、前記諸フイルタ特性を書
替え可能に格納するフイルタ特性データメモリ
と、諸パラメータを算出するプログラムを格納し
た第１のプログラムメモリと、前記２メモリに格
納されたデータおよびプログラムを読出して前記
積和演算に関する係数データならびに演算方式お
よび繰返し回数を算出するフイルタパラメータ算
出部と、前記演算方式を格納する演算方式メモリ
と、前記繰返し回数を格納する繰返し回数メモリ
と、演算順序を指示するプログラムを格納した第
２のプログラムメモリと、前記３メモリに格納さ
れたデータおよびプログラムを読出して前記積和
演算のシーケンス制御を行うシーケンス制御プロ
セツサと、前記係数データを格納する係数データ
メモリと、この格納された係数データに基づいて
前記積和演算を実行する積和演算部とを備えて前
記諸フイルタ特性を外部から入力してフイルタ特
性を変更可能としたことを特徴とするデイジタル
フイルタ。