JPS58147224A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS58147224A JPS58147224A JP3017782A JP3017782A JPS58147224A JP S58147224 A JPS58147224 A JP S58147224A JP 3017782 A JP3017782 A JP 3017782A JP 3017782 A JP3017782 A JP 3017782A JP S58147224 A JPS58147224 A JP S58147224A
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- JP
- Japan
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- memory
- product
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、音声信号処理１画像信号処理１通信分野等の
広範な信号処理分野において、入力信号から取出す信号
の周波数帯域や通過特性を目的に応じて変化できるフィ
ルタに関する。
広範な信号処理分野において、入力信号から取出す信号
の周波数帯域や通過特性を目的に応じて変化できるフィ
ルタに関する。
従来、この種のフ゛イルタとしては、ＬＣＲ素子を使用
した・♂ツシプフィルタまたはアクティブフィルタ等の
いわゆるアナログフィルタが一般に採用されており、フ
ィルタ特性の変更や良好なしゃ断時性の実現は困難であ
った。また、これらの難点を解決するためにディジタル
フィルタも採用されているが、このディジタルフィルタ
においてもフィルタ特性を自由に変更できるような柔軟
な演算回路や制御回路を構成することは困難であった。
した・♂ツシプフィルタまたはアクティブフィルタ等の
いわゆるアナログフィルタが一般に採用されており、フ
ィルタ特性の変更や良好なしゃ断時性の実現は困難であ
った。また、これらの難点を解決するためにディジタル
フィルタも採用されているが、このディジタルフィルタ
においてもフィルタ特性を自由に変更できるような柔軟
な演算回路や制御回路を構成することは困難であった。
本発明は、これら従来のフィルタの問題点を克服すべく
提案されたものであって、その目的とするところは、デ
ィジタルフィルタにおいて実行される基本的な積和演算
とこの演算手順の制御が自由に変更できるようにし、多
種多様の用途に適合したフィルタ特性を実現できるディ
”礒タルフィルタを提供するにある。
提案されたものであって、その目的とするところは、デ
ィジタルフィルタにおいて実行される基本的な積和演算
とこの演算手順の制御が自由に変更できるようにし、多
種多様の用途に適合したフィルタ特性を実現できるディ
”礒タルフィルタを提供するにある。
次に、本発明に係るディジタルフィルタの実施例につき
、添付図面を参照して以下詳細に説明する。
、添付図面を参照して以下詳細に説明する。
第１図は、本発明のディジタルンイ〃りの概略構成を示
すブロック回路図である。第、、１図において、１はデ
ータ入力端子、２は積和演算部、３はフィルタパラメー
タ入力端子、４はフィルタパラメータ入力部、５はシー
ケンス制御部、６はデータ出力端子をそれぞれ示す。こ
のディジタルフィルタにおいては、図示しない外部装置
よりフィルタ特性を表現する積和演算の演算方式、積和
演算の繰返し回数および積和演算に用いる係数データを
フィルタパラメータ入力部４に入力される。これらのフ
ィルタパラメータ入力部４に入力されるフィルタパラメ
ータは、５へ転送される。積和演算部２では、シーケン
ス制御部５０制御下にデータ入力端子１から人、５４１
Ｊされたディジタルデータに対して積和演算を繰返し行
い、データ出力端子６へ演算結果を出力する。シーケン
ス制御部５は、積和演算部２における演算順序、中間結
果格納順序、係数データの読出し順序の制御を行う。
すブロック回路図である。第、、１図において、１はデ
ータ入力端子、２は積和演算部、３はフィルタパラメー
タ入力端子、４はフィルタパラメータ入力部、５はシー
ケンス制御部、６はデータ出力端子をそれぞれ示す。こ
のディジタルフィルタにおいては、図示しない外部装置
よりフィルタ特性を表現する積和演算の演算方式、積和
演算の繰返し回数および積和演算に用いる係数データを
フィルタパラメータ入力部４に入力される。これらのフ
ィルタパラメータ入力部４に入力されるフィルタパラメ
ータは、５へ転送される。積和演算部２では、シーケン
ス制御部５０制御下にデータ入力端子１から人、５４１
Ｊされたディジタルデータに対して積和演算を繰返し行
い、データ出力端子６へ演算結果を出力する。シーケン
ス制御部５は、積和演算部２における演算順序、中間結
果格納順序、係数データの読出し順序の制御を行う。
次に、前記構成からなる本発明ディジタルフィルタの各
構成要素の詳細とその動作につき説明する。
構成要素の詳細とその動作につき説明する。
第２図は、積和演算部２の詳細を示すブロック回路図で
ある。しかるに、第２図において、積和演算は、乗算器
７と加算器８と結果の一時記憶用のレジスタ９とによシ
実行される。また、これら演算器への入力データの格納
用としてフィルタパラメータ入力部４から転送される係
数データを格納する書替え可能な係数用メモ１７１０と
、入力データの遅延または中間演算結果の遅ｔのために
用いられる書替え可能な遅延用メモリ１１とが設けられ
る。なお、これらのメモリ１０．１１は、それぞれ読出
しおよび書込みを実御部５によって制御される０さら傾
、積和演算の演算方式を変更するために、加算器８０入
力端の一方にセレクタ１４を接続すると共に遅延用メモ
リ１１の入力端にセレクタ１５を接続する。しかるに、
セレクタ１４はデータ入力端子１からの入力データかレ
ジスタ９からの中間演算結果かの選択を行うと共に、セ
レクタ１５はデータ入力端子１からの入力データを遅延
するかレジスタ９からの中間演算結果を遅延するかの選
択を行う。この場合、各セレクタ１４．１５においてい
ずれのデータをいかなるタイミングで選択するかは、シ
ーケンス制御部５により制御する。そして、演算の最終
結果は、レジスタ９よシデータ出力端子６へ出方データ
として転送される。
ある。しかるに、第２図において、積和演算は、乗算器
７と加算器８と結果の一時記憶用のレジスタ９とによシ
実行される。また、これら演算器への入力データの格納
用としてフィルタパラメータ入力部４から転送される係
数データを格納する書替え可能な係数用メモ１７１０と
、入力データの遅延または中間演算結果の遅ｔのために
用いられる書替え可能な遅延用メモリ１１とが設けられ
る。なお、これらのメモリ１０．１１は、それぞれ読出
しおよび書込みを実御部５によって制御される０さら傾
、積和演算の演算方式を変更するために、加算器８０入
力端の一方にセレクタ１４を接続すると共に遅延用メモ
リ１１の入力端にセレクタ１５を接続する。しかるに、
セレクタ１４はデータ入力端子１からの入力データかレ
ジスタ９からの中間演算結果かの選択を行うと共に、セ
レクタ１５はデータ入力端子１からの入力データを遅延
するかレジスタ９からの中間演算結果を遅延するかの選
択を行う。この場合、各セレクタ１４．１５においてい
ずれのデータをいかなるタイミングで選択するかは、シ
ーケンス制御部５により制御する。そして、演算の最終
結果は、レジスタ９よシデータ出力端子６へ出方データ
として転送される。
と非巡回形演算方式の２例について説明する。
（１）巡回形演算方式
次式で示されるパイクワッド回路を基本としテ、コレの
縦続接続でディジタルフィルタを構成するのが一般的で
ある。
縦続接続でディジタルフィルタを構成するのが一般的で
ある。
但し、Ｈ（Ｚ）：伝達関数
α１．α２．β１．β２：フィルタ係数Ｚ−１，Ｚ−２
：遅延 今、入力データ系列をＸｉ、出力データ系列をｙ、
とすると、前記式（１）で表わされる単位フィルタの演
算は、次式（２）、 （３）に分けて処理する。
：遅延 今、入力データ系列をＸｉ、出力データ系列をｙ、
とすると、前記式（１）で表わされる単位フィルタの演
算は、次式（２）、 （３）に分けて処理する。
ｙ、＝ｗ、＋αＷ、−１＋α１２Ｗｉ−２・・・・・・
（２）児−Ｘ、−β、ｗ、 −１−β２ｗ、−２・・・
・・・（３）これらの演算は、次表に示す演算ステップ
で実行できる。
（２）児−Ｘ、−β、ｗ、 −１−β２ｗ、−２・・・
・・・（３）これらの演算は、次表に示す演算ステップ
で実行できる。
まず、新しいデータがデータ入力端子１より入力される
と、ステップ１でセレクタ１４はこのデータを選び、乗
算器７の入カデニタは係数データメモリ１０から読出さ
れた１段目のバイクワッド回路に必要な係数β１と、前
回の演算で遅延用メモリ１１に格納されたＷｌ−１とな
る。加算器８は、この乗算結果とセレクタ１４で選ばれ
たデータを加算し、この結果はステップ２の９ｉｚ−ト
パルスでレジスタ９の出力に表われる。
と、ステップ１でセレクタ１４はこのデータを選び、乗
算器７の入カデニタは係数データメモリ１０から読出さ
れた１段目のバイクワッド回路に必要な係数β１と、前
回の演算で遅延用メモリ１１に格納されたＷｌ−１とな
る。加算器８は、この乗算結果とセレクタ１４で選ばれ
たデータを加算し、この結果はステップ２の９ｉｚ−ト
パルスでレジスタ９の出力に表われる。
−一ツプ２では、セレクタ１４はレジスタ９の出力を選
択し、乗算器７．加算器８はステップ１と同様に前記衣
に示した演算を行う。この演Ｉ方式では、セレクタ１５
は常にレジスタ９の出力を選択する。ステップ１〜ステ
ツプ５の動作を一巡すると、１段のパイクワッド回路の
演算が終シ、次の段の演算が始まる。この場合、係数デ
ータメモリ１０から２段目の係数が読出される他は、前
記と同じ動作をステップ１〜ステツプ５まで繰返す。但
し、２段目以降のステップ１における加算器８の入力は
、セレクタ１４によりレジスタ９の出力が選択される。
択し、乗算器７．加算器８はステップ１と同様に前記衣
に示した演算を行う。この演Ｉ方式では、セレクタ１５
は常にレジスタ９の出力を選択する。ステップ１〜ステ
ツプ５の動作を一巡すると、１段のパイクワッド回路の
演算が終シ、次の段の演算が始まる。この場合、係数デ
ータメモリ１０から２段目の係数が読出される他は、前
記と同じ動作をステップ１〜ステツプ５まで繰返す。但
し、２段目以降のステップ１における加算器８の入力は
、セレクタ１４によりレジスタ９の出力が選択される。
これらの動作が指定された繰返し回数すなわち複数段性
われ、最終段の５ステツプ目にレジスタ９から出力され
る結果がデータ出力端子６から出力される。
われ、最終段の５ステツプ目にレジスタ９から出力され
る結果がデータ出力端子６から出力される。
（２）非巡回形演算方式
ディジタルフィルタ演算は、次式で表わされる。
この演算方式の場合は、セレクダ１４は常にレジスタ９
の出力を選択し、セレクタ１５は常にデータ入力端子１
からのデータを選択−る。まず、データ入力端子１から
データが入力されると、このデー・夕を遅延用メモリ１
１に過去のデータと順序よく並ぶ位置に格納する。これ
と同時に、レジスタ９の内容をクリアしてＯにする。そ
の後、係数データメモリ１０と、遅延用メモリ１１とか
ら、それぞれアドレス回路１２．１３により前記式（４
）の演算式で示されるデータ順序に従ってデータを読出
し、乗算器７で乗算器、この結果を加算器８でレジスタ
９から出力される乗算結果の累積値と加算する。この動
作を繰返し回数すなわちフィルタ次数回繰返すことによ
り、その演算結果であるレジスタ９の出力がデータ出力
端子６から出力される。
の出力を選択し、セレクタ１５は常にデータ入力端子１
からのデータを選択−る。まず、データ入力端子１から
データが入力されると、このデー・夕を遅延用メモリ１
１に過去のデータと順序よく並ぶ位置に格納する。これ
と同時に、レジスタ９の内容をクリアしてＯにする。そ
の後、係数データメモリ１０と、遅延用メモリ１１とか
ら、それぞれアドレス回路１２．１３により前記式（４
）の演算式で示されるデータ順序に従ってデータを読出
し、乗算器７で乗算器、この結果を加算器８でレジスタ
９から出力される乗算結果の累積値と加算する。この動
作を繰返し回数すなわちフィルタ次数回繰返すことによ
り、その演算結果であるレジスタ９の出力がデータ出力
端子６から出力される。
以上、第２図に示す積和演算部の演算方式について説明
したが、第２図に示す回路構成によ４５〜、新たなディ
ジタルフィルタ演算方式を採麟璽る場合、シーケンス制
御部５のプログラムを変更することにより容易に対処す
ることがで為る０従って、前述した積和演算に関する説
明ｙ１単なる一実施例であって、種々の設計変更をなし
得ることは勿論である。
したが、第２図に示す回路構成によ４５〜、新たなディ
ジタルフィルタ演算方式を採麟璽る場合、シーケンス制
御部５のプログラムを変更することにより容易に対処す
ることがで為る０従って、前述した積和演算に関する説
明ｙ１単なる一実施例であって、種々の設計変更をなし
得ることは勿論である。
第３図は、シーケンス制御部５のブロック回路図である
。すなわち、シーケンス制御部５においては、フィルタ
パラメータ入力部４より転送される演算方式と積和演算
の繰返し回数データはそれぞれ演算方式メモリ１６と繰
返し回数メモリ１７へ格納される。そして、シーケンス
制御プロセッサ１８が、プログラムメモリ１９に予め格
納されたプログラムの中から、演算方式メモリ１６のデ
ータに従って現在積和演算部２で実行しなければならな
い演算順序を指示したプログラムを選択するよう構成さ
れる。従って、この選択されたプログ２ムにより、シー
ケンス制御プロセッサ１８は、積和演算部２に対して、
アドレス回路１２．１３の読出しおよび書込みアドレス
の制御、セレクタ１４．１５のデータ選択制御を行い、
これらのシーケンス制御処理を繰返し回数メモリ１７に
格納された回数だけ鵞返し実行する。
。すなわち、シーケンス制御部５においては、フィルタ
パラメータ入力部４より転送される演算方式と積和演算
の繰返し回数データはそれぞれ演算方式メモリ１６と繰
返し回数メモリ１７へ格納される。そして、シーケンス
制御プロセッサ１８が、プログラムメモリ１９に予め格
納されたプログラムの中から、演算方式メモリ１６のデ
ータに従って現在積和演算部２で実行しなければならな
い演算順序を指示したプログラムを選択するよう構成さ
れる。従って、この選択されたプログ２ムにより、シー
ケンス制御プロセッサ１８は、積和演算部２に対して、
アドレス回路１２．１３の読出しおよび書込みアドレス
の制御、セレクタ１４．１５のデータ選択制御を行い、
これらのシーケンス制御処理を繰返し回数メモリ１７に
格納された回数だけ鵞返し実行する。
４１１述した実施例から明らかなように、本発明によれ
ば、柔軟性のあるプロセッサを採用したシーケンス制御
部により、データの流れをソフトウェア制御で自由に変
更し得る積和演算部を構成することができ、フィルタ特
性を容易に変ｌ！７可能なディジタルフィルタを得るこ
とができる０
ば、柔軟性のあるプロセッサを採用したシーケンス制御
部により、データの流れをソフトウェア制御で自由に変
更し得る積和演算部を構成することができ、フィルタ特
性を容易に変ｌ！７可能なディジタルフィルタを得るこ
とができる０
第１図は本発明に係るディジタルフィルタの概略構成を
示すブロック回路図、第２図は第１図に示す積和演算部
の詳細を示すブロック回路図、第３図は第１図に示すシ
ーケンス制御部の詳細を示すブロック回路図である。 １・・・データ入力端子 ２・・・積和演算部３・・
・フィルタパラメータ入力端子 ４・・・フィルタパラメータ入力部 ５・・・、シーケンス制御部 ６・・・データ出力端子 ７・・・乗算器８・・・加
算器 ９・・・レジスタ１０・・・係数デー
タメモリ １１・・・遅延用メモリ １２．１３・・・アドレス回路 １４．１５・・・セレクタ １６・・・演算方式メモリ ７・・・繰返し回数メモリ ド・・ シーケンス制御プロセッサ １９・・・ プログラムメモリ 特許出願人 日本無線株式会社
示すブロック回路図、第２図は第１図に示す積和演算部
の詳細を示すブロック回路図、第３図は第１図に示すシ
ーケンス制御部の詳細を示すブロック回路図である。 １・・・データ入力端子 ２・・・積和演算部３・・
・フィルタパラメータ入力端子 ４・・・フィルタパラメータ入力部 ５・・・、シーケンス制御部 ６・・・データ出力端子 ７・・・乗算器８・・・加
算器 ９・・・レジスタ１０・・・係数デー
タメモリ １１・・・遅延用メモリ １２．１３・・・アドレス回路 １４．１５・・・セレクタ １６・・・演算方式メモリ ７・・・繰返し回数メモリ ド・・ シーケンス制御プロセッサ １９・・・ プログラムメモリ 特許出願人 日本無線株式会社
Claims (1)
- 【特許請求の範囲】 （１）積和演算を繰返し実行することによ！Ｉｎ’波効
果全効果するディジタルフィルタにおいて、フィルタ特
性′を表現する積和演算の演算方式。 積和演算の繰返し回数および積和演算に用いる係数デー
タを外部よ多入力して格納する手段と、前記係数データ
を書替え可能に格納すると共にこの格納されたデータに
基づいて積和演算を実行し演算結果を一時記憶する演算
手段と、前記積和演算の演算方式および繰返し回数を書
替え可能に格納すると共にこれらの格納されたデータに
基づいて前記演算手段を制御する手段とを設けることを
特徴とするフィルタ特性の変更可能なディジタルフィル
タＯ （２、特許請求の範囲第１項記載のディジタルフィルタ
において、演算手段は、係数データを格納するメモリと
、積和演算を実行する乗算器および加算器と、演算結果
を一時記憶するレジスタとを備えてなるディジタルフィ
ルタ。 （３）特許請求の範囲第１項記載のディジタルフィルタ
において、演算手段を制御する手段は、積和演算の演算
方式と繰返し回数とをそれぞれ格納するメモリと、演算
順序を指示するプログラムを格納するメモリと、前記各
メモリに格納されたデータおよびプログラムラ読出して
演算手段のシーケンス制御を行うゾロセッサとを備えて
なるディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017782A JPS58147224A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017782A JPS58147224A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147224A true JPS58147224A (ja) | 1983-09-02 |
Family
ID=12296468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017782A Pending JPS58147224A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147224A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266914A (ja) * | 1987-04-23 | 1988-11-04 | Alpine Electron Inc | オ−デイオ信号処理装置 |
| JPH02277307A (ja) * | 1989-04-18 | 1990-11-13 | Victor Co Of Japan Ltd | ディジタル信号のレベル処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363948A (en) * | 1976-11-19 | 1978-06-07 | Fujitsu Ltd | Digital filter |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS557731A (en) * | 1978-06-30 | 1980-01-19 | Canon Inc | Image forming control unit |
| JPS56149821A (en) * | 1980-04-22 | 1981-11-19 | Casio Comput Co Ltd | Digital filter device |
-
1982
- 1982-02-26 JP JP3017782A patent/JPS58147224A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363948A (en) * | 1976-11-19 | 1978-06-07 | Fujitsu Ltd | Digital filter |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS557731A (en) * | 1978-06-30 | 1980-01-19 | Canon Inc | Image forming control unit |
| JPS56149821A (en) * | 1980-04-22 | 1981-11-19 | Casio Comput Co Ltd | Digital filter device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266914A (ja) * | 1987-04-23 | 1988-11-04 | Alpine Electron Inc | オ−デイオ信号処理装置 |
| JPH02277307A (ja) * | 1989-04-18 | 1990-11-13 | Victor Co Of Japan Ltd | ディジタル信号のレベル処理装置 |
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