JPH02277307A

JPH02277307A - ディジタル信号のレベル処理装置

Info

Publication number: JPH02277307A
Application number: JP1098126A
Authority: JP
Inventors: Yoshiaki Tanaka; 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-13
Anticipated expiration: 2010-09-06
Also published as: JPH0783227B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は例えばＰＣＭオーディオ信号等のテイジタルオ
ーディオ信号をリミッタ処理、あるいはコンプレッサ処
理する場合に用いて好適なディジタル信号のレベル処理
装置に関する。

〔従来の技術〕

従来オーディオ信号はアナログ的に記録再生されていた
が、近年コンパクトディスク、８ミリＶＴＲ，Ｒ−ＤＡ
Ｔといった装置が普及し、これらの装置においてはオー
ディオ信号がディジタル的に記録再生されるので、より
高品質の音を楽しむことができるようになってきた。

〔発明が解決しようとする課題〕

しかしながらこれらの装置においても、オーディオ信号
を例えばリミッタ処理したり、コンプレッサ処理する場
合、これをアナログ的に行っていた。従って信号が劣化
し、ディジタル的に信号を記録再生するといった本来の
機能が損なわれる欠点があった。また信号を異なる特性
に処理する場合、多数のフィルタが必要になるばかりで
なく、特性の設定や切り換えをプログラムで制御すると
き、プログラムも複数用意しなければならず、装置が複
雑かつ高価になる欠点がある。さらにフィルタの切り換
えに比較的長い時間を要するため、音切れが発生するこ
とがあった。

本発明は斯かる状況に鑑みなされたもので、同一のプロ
グラムで特性の設定や変更を確実かつ迅速に行うことが
できるようにし、音切れの発生を防止するものである。

〔課題を解決するための手段〕

本発明のディジタル信号のレベル処理装置は、入力信号
のレベルを処理するときに用いる複数のパラメータを記
憶するメモリ手段と、メモリ手段に記憶されたパラメー
タに対応して入力信号を演算する演算手段と、入力ポー
トを有し、パラメータを一時的に記憶するバッファ手段
と、メモリ手段に記憶されているパラメータの変更が指
令されたとき、入力信号の次の１サンプリング期間内に
。

バッファ手段に記憶されているパラメータをメモリ手段
に転送させるとともに、演算手段にも出力させる制御手
段と、入力ポートを介して所定のパラメータを記憶させ
、かつ制御手段にパラメータの変更を指令する切換手段
とを備える。

〔作用〕

例えば初期設定時にパラメータがバッファ手段からメモ
リ手段に転送、記憶され、以後メモリ手段から読み出さ
れたパラメータが乗算器等の演算手段に出力される。

一方特性の変更時においては、バッファ手段のパラメー
タがメモリ手段に転送されると同時に、演算手段にも出
力される。

従って初期設定時と同一のプログラムでパラメータの更
新を行うことが可能になる。

〔実施例〕

第２図は本発明のディジタル信号のレベル処理装置を応
用したオーディオ信号のレベル処理装置のブロック図で
ある。

端子１１より入力されたディジタル信号は受信部１２に
おいて例えばＮＲＺ信号に復調される。

所謂セルフクロック方式の場合、受信部１２は受信デー
タからクロック成分を抽出し、ＰＬＬ回路１３に供給す
る。ＰＬＬ回路１３はこの入力されたクロックに同期し
て連続するクロックパルスを生成し、受信部１２に供給
する。ＰＬＬ回路１３はこのクロックパルスに同期して
復調を行い、復調したデータをディジタルシグナルプロ
セッサ（ＤＳＰ）１４Ｌ□、１４Ｒ１，１４Ｌ２．１４
Ｒ２の各入力端子ａ１に供給する（この実施例の場合他
の入力端子ａ２は使用されていない）。ＤＳＰ１４Ｌ□
は左右ステレオ信号のうち左チャンネルのオーディオ信
号を、ＤＳＰ１４Ｒ，は右チャンネルのオーディオ信号
を、各々遅延処理し、端子Ｃより出力する。

ＤＳＰ１４Ｌ、と１４Ｒ１の出力端子Ｃより出力された
データは、ＤＳＰ１４Ｒ２と１４Ｌ２の入力端子ａ２に
各々供給される。ＤＳＰ１４Ｌ２と１４Ｒ２は、各々左
右チャンネルの信号をリミッタ処理又はコンプレッサ処
理して出力端子Ｃより出力する。これらのＤＳＰ１４Ｌ
２．１４Ｒ２より出力されたデータは送信部２０に入力
され、再び伝送に適した所定のフォーマットに変調（例
えばバイフェイズ変調）され、端子２１より図示せぬ回
路（例えばディジタルアンプ）にシリアルに出力される
。

受信部１２はＤＳＰ１４Ｌ□乃至１４Ｒ２と送信部２０
に、処理に必要なシステムクロックＸＣＬＫ、同期信号
５ＹＮＣ等を供給する。

操作部１５は複数の押釦スイッチ（図示せず）を有して
おり、所望のイコライザ特性やリミッタ特性、あるいは
コンプレッサ特性を得るために操作される。ＣＰＵ１７
はこの操作に対応した表示をＣＲＴ、ランプ、ＬＥＤ等
よりなる表示部１６に表示させるとともに、ＲＯＭ１８
から所定のプログラムを読み出し、指定された特性を実
現させるべくＤＳＰ１４Ｌ１乃至１４Ｒ２に種々の制御
信号を出力し、そ九らを制御する。このときＲＡＭｌ９
に必要なデータが記憶され、また読み出される。

第３図はＣＰＵ］、７の動作を表わすフローチャートで
ある。同図（ａ）に示すように、スタートすると先ずＣ
ＰＵ１７が初期設定され（ステップ１０１）、次いでＤ
ＳＰ１４Ｌ１乃至１４Ｒ２が初期設定される（ステップ
１０２）。次に操作部１５における複数の押釦スイッチ
の操作状態が判定され（ステップ１０３）、オフのとき
一定時間待機する状態が繰り返される（ステップ１０４
）。

押釦スイッチがオンされているとき、その押釦スイッチ
による設定値が読み込まれる（ステップ１０５）。次い
でＲＯＭ１８に予め記憶されているパラメータ（信号処
理に用いる）のうち、押釦スイッチの操作に対応するも
のが選択され、それが順次ＤＳＰ１．４Ｌ１乃至１４Ｒ
２に内蔵されているパラメータメモリ７９（後述する第
７図参照）にアドレス情報とともに書き込まれる（ステ
ップ１０６．１０７．１０８）。続いてＣＰＵＩ　７は
切換信号ＡＤを発生しくステップ１０９）、さらに表示
部１６にデータを送出する（ステップ１１Ｏ）。

第３図（ｂ）は割込みルーチンを表わしている。

割込みが発生するとＣＰＵＩ　７はパルスＣ５ｄを発生
しくステップ２０１）、メインルーチンに戻る。

このパルスがＣＰＵ１７から受信部１２に所定の時間間
隔毎に送出される。

なお、ＤＳＰ１４Ｌ１乃至１４Ｒ２内のパラメタメモリ
３７が２５６バイトであると、それを指定するアドレス
情報は１バイ１〜であり、またパラメータは３バイトで
構成されているものとすると、ＣＰＵ１７はステップ１
０６で１回（８ピツ１〜バス）のライトアクセスを行い
、ステップ１０６でＭＳＢ側のデータからＬＳＢ側のデ
ータまで３回の連続ライトアクセスを行う。

第４図はＤＳＰ１４Ｌ□（又は１．４Ｒ１）及び１４ｒ
−ｚ（又は１４　Ｒ２）において実行される遅延処理及
びリミッタ処理又はコンプレッサ処理の機能ブロック図
である。

この実施例の場合、前段のＤ　Ｓ　Ｐ　１４−　Ｌ□（
１４Ｒ１）が遅延回路８１として、また後段のＤＳＰＩ
４−　Ｌ、（１４，Ｒ２）が整流平滑回路８２、ループ
フィルタ８３、処理部８４、オーバーフロー検出回路（
○ＶＦ）８５からなる処理回路として、各々動作する。

整流平滑回路８２は例えば第５図に示すように、絶対値
回路１２１と、２つの入力のうち人きい方を選択するス
イッチ１２２，１２３，１２４と、入力された信号に所
定の係数Ｃｃ　（０＜　Ｃｃ　＜　１　）を乗算する乗
算器１２５．１２６．１２７と、１サンプリング期間だ
けデータを遅延する遅延回路（Ｔｓ）１２８．１２９．
１３０と、入力された信号に所定の係数（１−Ｃｃ）を
乗算する乗算器１３１．１３２と、加算回路１３３．１
３４により構成される。

絶対値回路１２１は入力信号ｘｉｎの絶対値を検出し、
出力する。検出された絶対値レベルはスイッチ１２２の
一方の入力端子に供給される。スイッチ１２２の他方の
入力端子には、スイッチ１２２により選択され、遅延回
路１２８により１サンプリング期間だけ遅延されたデー
タが、乗算器１２５により係数ｃｃだけ乗算されて入力
されている。スイッチ１２２は２つの入力のうち大きい
方を選択し、出力する。この選択出力が遅延回路１２８
と乗算器１２５を介して再びスイッチ１２２の他方の入
力端子に供給されるとともに、乗算器１３１により係数
（１−Ｃｃ）が乗算された後、加算回路１３３に入力さ
れる。

加算回路１３３にはまた、スイッチ１２３の出力が遅延
回路１２９と乗算器１２６を介して入力されている。

加算回路１３３は２つの入力を加算してスイッチ１２：
３の一方の入力端子に供給する。スイッチ１２３の他方
の入力端子には絶対値回路１２１の出力が供給されてい
る。スイッチ１２３は２つの入力のうち大きい方を選択
、出力する。

スイッチ１２３の出力は遅延回路１２９と乗算器１２６
を介して再び加算回路１３３に供給されるとともに、乗
算器１３２を介して加算回路１３４に入力される。加算
回路１３４にはまた、スイッチ１２４の出力が遅延回路
１３０と乗算器１２７を介して入力されている。加算回
路１３４は２つの入力を加算してスイッチ１２４の一方
の入力端子に供給する。スイッチ１２４の他方の入力端
子には絶対値回路１２１の出力が供給されており、スイ
ッチ１２４は２つの入力のうち大きい方を選択し、出力
する。

このようにスイッチ（１２２，１２３，１２４）、遅延
回路（１２８，１２９，１３０）及び乗算器（１２５，
１２６，１２７）からなる回路が３段に縦続接続されて
、整流平滑回路が構成されている。

原理的には１段でもよいが、１段では後述するリリース
時間を充分確保することが困難である。

ループフィルタ８３は、例えば第６図に示すように、デ
ータを１サンプリング期間だけ遅延させる遅延回路（Ｔ
ｓ）９１乃至９６と、入力されたデータに所定の係数Ｂ
（０）、Ｂ（１）、Ｂ（２）、Ｂ１（０）、Ｂｌ（１）
、Ｂｌ（２）を各々乗算して出力する乗算器１０１乃至
１０６と、入力されたデータに、所定の係数Ａ（１）、
Ａ（２）、Ａｔ（１）、Ａｌ（２）を各々乗算して出力
する乗算器１０７乃至１１０と、入力されたデータを加
算する加算回路１１１，１１２とよりなるＩＩＲフィル
タにより構成される。

入力されたデータは乗算器１０１を介して、また遅延回
路９１と乗算器１０２を介して、さらに遅延回路９１．
９２と乗算器１０３を介して、各々加算回路１１１に入
力される。加算回路１１１にはまた、その出力が遅延回
路９３と乗算器１０７を介して、さらに遅延回路９３．
９４と乗算器１０８を介して、各々入力されている。加
算回路１１１はこれらの入力を加算して出力する。

加算回路１１１の出力データは、乗算器１０４を介して
、また遅延回路９３と乗算器１０５を介して、さらに遅
延回路９３．９４と乗算器１０６を介して、各々加算回
路１１２に入力される。加算回路１１２にはまた、その
出力が遅延回路９５と乗算器１０９を介して、さらに遅
延回路９５．９６と乗算器１１０を介して、各々入力さ
れている。加算回路１１２はこれらの入力を加算して出
力する。このようにループフィルタ８３は２段のステー
ジにより構成されている。

さらに処理部８４は例えば第７図に示すように構成され
る。

遅延回路８１の出力は入力端子５１に、ループフィルタ
８３の出力は入力端子６１に、各々供給される。

入力端子５１に入力された入力信号（ディジタルデータ
）は、アッテネータ（ＡＴＴ）５２により所定レベルだ
け減衰された後、加減算回路５３に入力される。また極
性判別回路（ＳＩＧＮ）５６は入力端子５１から入力さ
れる信号の極性（正負）を判別し、その極性が正のとき
スイッチ５７を図中右側に、負のとき左側に、各々切り
換える。

入力端子６１に入力された信号は、入力信号を整流平滑
した信号であるので、入力信号のレベルＬｉｎを表わし
ている。

このレベルＬｉｎがコンパレータ６２及び６３において
基準レベルＬ１□及びＬ　Ｌ！’（Ｌ　１１　＜　Ｌ□
２）と各々比較される。レベルＬｉｎが基準レベルＬ□
１より小さいとき、コンパレータ６２は係数回路７１を
動作状態にし、乗算器６８の係数を値ｋａ（＝ｏ）に設
定させる。これにより加減算回路５３は、アッテネータ
５２により所定レベルだけ減衰された入力信号をそのま
ま出力する。その結果加減算回路５３の出力特性は第８
図（、）における領域β（線形領域）となる。

レベルＬｉｎが基準レベル孔工、より大きく、基準レベ
ルＬ１□より小さいとき（Ｌ１１≦Ｌｉｎ≦Ｌ□２）、
コンパレータ６２の出力により基準レベル発生回路６４
、係数回路５８．６９が動作状態にされる。

これにより減算回路６６からレベルＬｉｎと、基準レベ
ル発生回路６４が出力する基準レベル（ＲＥＦ　１　）
Ｌｔｈ、（＝　Ｌ、□）との差（Δ）が出力される。乗
算器６７はこの差を２乗し、乗算器６８は乗算器６７の
出力に係数によを乗算した値（ｋ１Δ２）を出力する。

加減算回路５３においてアッテネータ５２の出力と乗算
器６８の出力との差が演算されるので、その出力特性は
第８図（ａ）において領域α１（第１のコンプレッサ又
はリミッタ領域）で示すようになる。すなわち入力信号
は若干量コンプレス又はリミットされる。

レベルＬｉｎが基準レベルＬ１□より大きいとき、基準
レベル発生回路６５、係数回路５９．７０が動作状態に
される。これにより減算回路６６は、レベルＬｉｎと、
基準レベル発生回路６５が出力する基準レベル（ＲＥ　
Ｆ　２）Ｌｔｈ２（＝　Ｌ１□）との差（Δ）を出力し
、乗算器６８はこの差の２乗に係数に２を乗算して出力
する。この係数に２は係数に１より大きい値に設定され
ているので、第８図（、）の領域α２（第２のコンプレ
ッサ又はリミッタ領域）に示すように、加減算回路５３
は領域α１における場合より、入力信号をより強くコン
プレス又はリミツトして出力する。

加減算回路５３の出力は増幅器５４により所定の利得係
数ｇ１又はｇ２だけ乗算される。領域βとα□における
利得係数はｇｌ、領域α２における利得係数はｇ２とさ
れる。係数ｇ１はアッテネータ５２における減衰量（Ａ
　Ｔ　Ｔ）に対応している。−力係数ｇ２は次式で定め
られる値に設定される。

ｇ２＝ＡＴＴＸ（ｙ　ｃ／Ｌｔｈ２）ここで値ｙｃは、レベルＬｉｎが基準レベルＬ１□と等
しい場合の領域α１における加減算回路５３の出力レベ
ルである。利得係数ｇよ、ｇ２をこのように設定するこ
とにより、第８図（ｂ）に示すように、増幅器５４の出
力の特性を連続的な所望の値に設定することができる。

増幅器５４の出力はさらに乗算器５５に入力され、係数
回路６０の係数ｇ３が乗算される。この係数ｇ３により
入力信号のレベルＬｉｎに拘らず、出力信吟のレベルを
調整することができる。

基準レベル発生回路６４．６５の基準レベルや、係数回
路５８．５９．６０．６９．７０．７１の係数等のパラ
メータは、操作部１５を操作することによりパラメータ
メモリ７２に記憶させることができる。この記憶された
パラメータが読み出され、各回路に設定される。

乗算器５５の出力はオーバーフロー検出回路８５に入力
される。オーバーフロー検出回路８５は、入力された信
号のレベルが所定値未満のとき、その信号をそのまま出
力し、所定値以上になったとき（オーバーフローしたと
き）、所定の値を出力する。このようにして第８図（ｂ
）に示す如き出力特性が得られる。

処理するのが音楽信号である場合、そのレベルは時々刻
々と変化する。従ってこのレベルの変化に対応してコン
プレッサ又はリミッタ特性を時々刻々と変化させると、
音質が本来のものと異なったものになってしまう。そこ
で予め設定した一定時間は特性を変化させないようにし
ておくことができる。

一般に人は音声信号が急激に大きくなる変化に対しては
敏感であるが、急激に小さくなる変化に対しては鈍感で
ある。従って常に予め定めた一定の時間だけ特性を一定
に保持しておくと、急激に大きくなる音声信号が不自然
に聞こえる。そこで急激に大きくなる変化に対しては、
比較的短い時間で特性を変化させ、急激に小さくなる変
化に対しては比較的長い時間特性を一定にしておくのが
好ましい。

ループフィルタ８３は、このレベルが急激に大きくなる
変化に対応してアタック時間を比較的短い時間に設定す
るために、フィードフォワードループ系に挿入されたフ
ィルタである。このフィルタは信号の急激な変化を瞬時
に検出するため、信号を微分する特性を有している。そ
の結果整流平滑回路８２より、例えば第９図（ａ）に示
すような信号が入力された場合（便宜上信号はアナログ
的に表わされている）、ループフィルタ８３の出力は同
図（ｂ）に示すようになる。すなわちレベルが急激に大
きくなった部分が強調された信号になる。

この部分的に強調された信号に対応して決定された係数
ｇ１、ｇ２、ｇ３、ｋｏ、　ｋｌ、ｋ２や、レベルＬｔ
ｈ□、Ｌ　ｔｈ２等のパラメータに従って、処理部８４
で信号処理を行うと、誤った信号処理が行われることに
なる。そこで第９図（ｃ）に示すように、遅延回路８１
により入力信号を所定時間Ｔだけ遅延させる。この遅延
時間Ｔは、第９図（ｂ）に示す部分的に強調された波形
が消滅するのに充分な時間に設定しである。その結果処
理部８４において入力信号を処理するタイミングにおい
て、部分的に強調された波形は消滅していることになり
、誤った信号処理が防止される。

一方整流平滑回路８２は、ループフィルタ８３を動作さ
せるため入力信号を直流化する機能とともに、レベルが
急激に小さくなる変化に対応して、比較的長いリリース
時間を設定する機能を有している。すなわちこの回路は
信号を積分する特性を有している。

従って第１０図（ａ）に示すような入力信号は、同図（
ｂ）に示すように、遅延回路８１により所定時間Ｔだけ
遅延されるとともに、ループフィルタ８３によって規定
されるアタック時間と、整流平滑回路８２によって規定
されるリリース時間とを有するように処理される。ルー
プフィルタ８３によってもリリース時間が設定されるが
、その値はアタック時間に対応して小さいため、整流平
滑回路８２による設定が必要になる。また整流平滑回路
８２によってもアタック時間が設定されるが、その時間
はループフィルタ８３によるアタック時間に較べ充分大
きいので、ループフィルタ８３のアタック時間が優先さ
れる。

第１図は基準レベルや係数等のパラメータの設定、変更
に着目した、ＤＳＰ１４Ｌ２．１４Ｒ２の機能ブロック
図である。パラメータ制御部３１にはＣＰＵ１７からの
切換信号ＡＤ、チップセレクト信号Ｃ８、書込みイネー
ブル信号ＷＥ並びにデータＤが入力される。切換信号Ａ
Ｄはデータの転送先を指定する信号、チップセレクト信
号ＣＳはＤＳ、Ｐ１４Ｌよ乃至１４Ｒ２のいずれかを選
択する信号、書込みイネーブル信号ＷＥは転送バッファ
３６へのデータの書込みを制御する信号である。

切換信号ＡＤでＲＡＭ（スタティックＲＡＭ）３３が指
定されたとき、パラメータ制御部３１はＣＰＵ１７から
送られてきたプログラムデータをＲＡＭ３３に供給し、
記憶させる。プログラムカウンタ３２は入力されるシス
テムクロックＸＣＬＫを計数し、その計数値は同期信号
５ＹＮＣが入力されたときリセットされるようになって
いる。

ＲＡＭ３３はプログラムカウンタ３２から入力される計
数値に対応するアドレスからプログラムデータを読み出
し、デコーダ３４に出力する。デコーダ３４は入力され
たプログラムデータ（命令）をデコードし、ＤＳＰ１４
Ｌ２．１４Ｒ２内の各回路に対応する制御信号を出力す
る。制御信号の一部は制御手段の一部を構成する一致回
路３５にも出力される。

一方初期設定時には、切換信号ＡＤによりパラメータメ
モリ（スタティックＲＡＭ）３７が指定される。このと
きパラメータ制御部３１は、ＣＰＵ１７から送られてき
たパラメータデータをパラメータメモリ３７に出力し、
記憶させる。通常スイッチ３８は図中左側に切り換えら
れており、パラメータメモリ３７より読出されたパラメ
ータデータが乗算器３９又はＡＬＵ４０に出力される。

乗算器３９は図示せぬ回路から入力される入力信号にこ
のパラメータを乗算し、ＡＬ　Ｕ　４０は減算等を行い
、出力する。

また更新（アップデート）時においては、切換信号ＡＤ
により転送バッファ３６が指定される。このときパラメ
ータ制御部３１は、ＣＰＵ１７から入力されたパラメー
タデータを転送バッファ３６に出力する。転送バッファ
３６は入力されたパラメータデータを一時記憶する。こ
のＣＰ、Ｕ１７から転送バッファ３６へのパラメータデ
ータの転送は、任意の速度で行われる。

転送バッファ３６への転送が完了した後（第１１図（ａ
））、次のサンプリング周期ｆｓ（ＳＹＮＣ）が開始さ
れる１サンプリング期間（第１１図（ｂ））、−数回路
３５はデコーダ３４から入力されるプログラムアドレス
（データに含まれる）と、転送バッファ３６から入力さ
れるプログラムアドレス（データに含まれる）とを比較
する。２つのプログラムアドレスが一致したとき（第１
１図（ｃ）、（Ｃ′））、−数回路３５は次の１システ
ムクロック期間（第１１図（ｅ））、スイッチ３８を図
中右側に切り換えさせる（第１１図（ｄ）、（ｄ’））
。このときプログラムアドレスで指定されたパラメータ
メモリ３７のアドレスに、転送バッファ３６からパラメ
ータデータが転送されると同時に、スイッチ３８を介し
て乗算器３９、ＡＬＵ４０にもパラメータデータが転送
される。これにより乗算器３９は異なるパラメータで乗
算を行うことができ、ＡＬＵ４０は異なるパラメータで
減算を行うことができる。例えば転送バッファ３６から
のパラメータデータを、パラメータメモリ３７に一旦記
憶させた後、乗算器３９に出力するようにすると、パラ
メータ更新のプログラムを初期設定の場合のプログラム
と異なるものにしなければならず、好ましくない。

更新動作完了後は、前述した初期設定後の場合と同様の
動作が実行される。

尚第１図の実施例におけるパラメータメモリ３７と乗算
器３９とＡ　Ｌ　ｔＪ　４．０は、例えば第７図の実施
例におけるパラメータメモリ７２と乗算器６８と減算回
路６６に各々対応する。

〔発明の効果〕

以上の如く本発明によれば、更新時に、転送バッファの
パラメータデータを、パラメータメモリだけでなく乗算
器及びＡＬＵにも出力するようにしたので、プログラム
を変更することなく、信号を異なる特性で処理すること
が可能になる。またパラメータデータの変更が瞬時トこ
（１サンプリング期間内に）行われるので、音切れが発
生するようなことが防止される。さらにパラメータメモ
リの容量が小さくても、多くの特性を得ることが可能に
なる。

【図面の簡単な説明】

第１図は本発明のＤＳＰのパラメータに関する機能ブロ
ック図、第２図は本発明のオーディオ信号のレベル処理
装置のブロック図、第３図は本発明のＣＰＵのフローチ
ャー１−１第４図は本発明のＤＳＰの信号処理に関する
機能ブロック図、第５図は本発明の整流平滑回路の機能
ブロック図、第６図は本発明のループフィルタの機能ブ
ロック図、第７図は本発明の処理部の機能ブロック図、
第８図は第７図の装置の入出力特性図、第９図及び第１
０図は本発明のループフィルタと整流平滑回路の動作を
説明する波形図、第１１図は第１図の装置のタイミング
チャートである。１４　Ｌ、、　１４．　Ｌ２、１４　
Ｒ，、１４Ｒ２・・・ＤＳＰ、３１・・・パラメータ制
御部、３２・・・プログラムカウンタ、３３・・・ＲＡ
Ｍ、３４・・・デコータ、３５・・・−数回路、３６・
・・転送バッファ、３７．７２・・・パラメータメモリ
、３９，５５，６７．６８・・・乗算器、５１，６１・
・・入力端子、５２・・・アッテネータ、５３・・・加
減算回路、５６・・・極性判別回路、５８，５９゜６０
．６９，７０．７１・・・係数回路、６２．６３・・・
コンパレータ６４．．６５・・・基準レベル発生回路、
８１．９１乃至９６．１２８．］２９，１３０・・・遅
延回路８２・・・整流平滑回路、８３・・・ループフィ
ルタ、８４・・・処理部、８５・・・オーバーフロー検
出回路、。

Claims

【特許請求の範囲】

入力信号のレベルを処理するときに用いる複数のパラメ
ータを記憶するメモリ手段と、前記メモリ手段に記憶さ
れた前記パラメータに対応して前記入力信号を演算する
演算手段と、入力ポートを有し、前記パラメータを一時
的に記憶するバッファ手段と、前記メモリ手段に記憶さ
れている前記パラメータの変更が指令されたとき、前記
入力信号の次の１サンプリング期間内に、前記バッファ
手段に記憶されている前記パラメータを前記メモリ手段
に転送させるとともに、前記演算手段にも出力させる制
御手段と、前記入力ポートを介して所定のパラメータを
記憶させ、かつ前記制御手段にパラメータの変更を指令
する切換手段とを備えるディジタル信号のレベル処理装
置。