JP2001160736A - デジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、時分割で演算処理を実行するデジ
タルフィルタにおいて、フィルタの総次数の増加に伴っ
て、被乗数セレクタの入力語数が増加する問題を解消
し、ＬＳＩ化に適したデジタルフィルタ回路を提供す
る。 【解決手段】 フィルタ処理の過程で保持される中間デ
ータを格納するレジスタ群に代わって、各レジスタの出
力が隣接する他のレジスタの入力へ順次接続された一連
のレジスタ列を具備し、前記レジスタ列内でデータを転
送することによって、格納された各データが必要なとき
に所定のレジスタに存在している様に制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルフィルタ
回路に関し、特に演算過程のデータを保持する複数のレ
ジスタの出力から目的のデータを選択するためのセレク
タ回路の規模を削減したデジタルフィルタに関する。

【０００２】

【従来の技術】従来、デジタルフィルタ回路は一般的に
データの保持、乗算、および加算の各処理を複合的に行
う信号処理回路である。処理の内容は一様ではなく、用
途や実現しようとする特性などによって様々であるが、
概ね図５に示されるシグナルフローの様な処理を行う。
図５のシグナルフローは８次のＩＩＲフィルタ（無間イ
ンパルス応答フィルタ）の一例である。

【０００３】また図６は、一般にＢｉｑｕａｄと称され
る２次のＩＩＲフィルタであり、図５のフィルタは図６
の形態のフィルタ演算を４回続けて行うことと等価であ
る。図６において、乗算６１〜６５はそれぞれ図の近傍
に記した所定の係数ａ０、ａ１、等との乗算を表し、加
算６６、６７はそこに集まる各信号を加算することを表
し、メモリ６８、６９はサンプリング周期の時間だけデ
ータを保持することを表している。図５に示した様にＢ
ｉｑｕａｄを縦列接続した形態は、多くのデジタルフィ
ルタに使用されている。

【０００４】ところが、図５に示す処理では２０回の乗
算と１６回の加算を行っているため、これをそのままデ
ジタル回路で実現するには２０個の乗算回路と１６個の
加算回路が必要であるが、通常は１個の乗算回路と１個
の加算回路を時分割で共用している。しかし保持機能に
限っては、たとえ演算回路が時分割処理を行っていて
も、所定の時刻までデータを保持し続けなければならな
いため、時分割処理によって回路を省略することはでき
ない。

【０００５】図１３は図５に示す信号処理を時分割処理
で行う回路の一例のブロック図であり、図１４は図１３
の回路によって図５に示した処理を実行するためのフロ
ーチャートの一例である。ただし図１４において３段目
以降のＢｉｑｕａｄの演算処理は、係数が異なる点を除
けば１段目と同一演算の繰り返しなので省略している。

【０００６】この様に、従来のデジタルフィルタ回路
は、ランダムにアクセス可能なレジスタ（Ｒ０〜Ｒ７）
配列またはＲＡＭ（ランダムアクセスメモリ）、積和演
算回路、および係数入力手段または係数用ＲＯＭ（読み
出し専用メモリ）を組み合わせて実現していた。

【０００７】

【発明が解決しようとする課題】しかしながら、従来技
術には、従来のデジタルフィルタによって、更に次数の
高いフィルタや複数チャネルの信号処理を時分割で行う
場合、フィルタの総次数に等しい語数のレジスタが必要
となる。例えば電話等に用いられるＣＯＤＥＣ（双方向
のＡＤ・ＤＡ変換用デバイス）において、８次のＬＰＦ
（低域通過フィルタ）と８次のＨＰＦ（高域通過フィル
タ）の処理を送話、受話それぞれに対して行う場合に
は、合計３２語のレジスタが必要となる。ＬＳＩによっ
てこの様な機能を実現する場合、レジスタ等の保持機能
の面積削減が重要な課題となる。

【０００８】一方、レジスタに代わってＲＡＭ（ランダ
ムアクセスメモリ）を用いることも可能である。ＲＡＭ
の場合、記憶単位となるＲＡＭセルの面積がレジスタの
単位ビットの占有面積に比較して小さいので、集積度の
優れたＬＳＩチップが実現できる。しかしＲＡＭセルの
周辺には書き込み・読み出し用の回路が付加するので、
ＲＡＭセル部分の占有比率が高い、即ち語数が多い場合
に優れた集積効果得られる反面、語数が少ない場合には
かえって逆効果となる。従って、ＤＳＰ（デジタル信号
プロセッサ）の様に、元々多くのＲＡＭが搭載されてい
るシステムではＲＡＭの一部をフィルタ演算に割り当て
て用いられるが、前記ＣＯＤＥＣの様に保持機能が僅か
３２語程度のデバイスではレジスタが用いられる。

【０００９】ところが更に問題となるのが、多数のレジ
スタに保持されているデータの中から乗算回路の入力デ
ータとなるべき１語を選択するためのセレクタ回路の規
模の増大である。ＬＳＩチップ上に作り込まれるセレク
タ回路は、入力語数が少ない場合、例えば４語から１語
を選択する場合には通常の論理ゲートに比較して特に大
きな面積は必要としないが、３２語程度の入力数の場合
には、素子サイズを大きくするかピラミッド状の多段構
成としなければ、遅延特性が著しく低下してしまう。こ
のためフィルタの総次数の増加に伴い、セレクタ回路の
占有面積の増加傾向が顕著となるという問題点があっ
た。

【００１０】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、総次数の高いデジ
タルフィルタにおけるセレクタ回路の占有面積を削減す
ることによって、ＬＳＩ化に適した回路を提供する点に
ある。

【００１１】

【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、１語が複数ビットから成り所定のサンプリン
グ周期ごとに更新されるデジタル信号を入力し、入力信
号または処理途中の信号の保持、入力信号または処理途
中の信号と係数との乗算、および保持された信号と乗算
結果との加算を行う機能を有するデジタルフィルタ回路
であって、被処理信号を入力する第１のデジタル信号入
力手段と、係数を入力する第２のデジタル信号入力手段
と、少なくとも４語のデジタル信号を入力し、それらの
うちの１語を選択する第１のセレクタ回路と、少なくと
も３語のデジタル信号を入力し、それらのうちの１語を
選択する第２のセレクタ回路と、１語のデジタル信号を
入力してその値を保持するレジスタ、および該レジスタ
を含む３語以上のレジスタに渡って各々のレジスタの出
力が隣接する他のレジスタの入力へ順次接続された一連
のレジスタ列と、前記第２のセレクタ回路の出力と前記
第２のデジタル信号入力手段によって入力された信号と
の積を演算する乗算回路、および該積と前記第１のセレ
クタ回路の出力との和を演算し、その和を出力する加算
回路より構成される積和演算回路と、前記積和演算回路
の出力信号を入力し、その値を保持し出力する第１のレ
ジスタと、前記積和演算回路の出力信号を入力し、その
値を保持し出力する第２のレジスタと、前記第１のレジ
スタまたは第２のレジスタの出力を処理結果として出力
する出力手段とを備え、前記第１のセレクタ回路の少な
くとも４語の入力は、前記第１のデジタル信号入力手段
によって入力された信号、前記第１のレジスタが出力す
る信号、前記第２のレジスタが出力する信号、および値
がゼロの定数データであり、前記第２のセレクタ回路の
少なくとも３語の入力は、前記第１のレジスタが出力す
る信号、前記レジスタ列の最終段のレジスタ出力、およ
び前記レジスタ列の途中の所定のレジスタ出力であり、
前記レジスタ列の入力に前記第１のレジスタの出力が接
続されたことを特徴とするデジタルフィルタ回路に存す
る。請求項２記載の発明の要旨は、前記レジスタ列は、
１語のデジタル信号を入力してその値を保持するレジス
タ、および該レジスタを含む４語以上のレジスタに渡っ
て各々のレジスタの出力が隣接する他のレジスタの入力
へ順次接続された一連のレジスタ列であり、前記第２の
セレクタ回路の入力は、前記第１のレジスタが出力する
信号、前記レジスタ列の最終段のレジスタ出力、および
前記レジスタ列の途中の２箇所以上のレジスタ出力であ
ることを特徴とする請求項１に記載のデジタルフィルタ
回路に存する。請求項３記載の発明の要旨は、前記レジ
スタ列は、少なくとも第１のレジスタ列と第２のレジス
タ列の２系統を独立に有し、前記第２のセレクタ回路
は、少なくとも５語のデジタル信号から１語を選択する
機能を有し、前記第２のセレクタ回路の入力は、前記第
１のレジスタが出力する信号、前記第１のレジスタ列の
最終段のレジスタ出力、前記第１のレジスタ列の途中の
１箇所以上のレジスタ出力、前記第２のレジスタ列の最
終段のレジスタ出力、および前記第２のレジスタ列の途
中の１箇所以上のレジスタ出力であることを特徴とする
請求項１または２に記載のデジタルフィルタ回路に存す
る。請求項４記載の発明の要旨は、前記第２のデジタル
信号入力手段より入力される信号が読み出し専用メモリ
の出力であることを特徴とする請求項１〜３のいずれか
に記載のデジタルフィルタ回路に存する。請求項５記載
の発明の要旨は、前記第２のセレクタ回路が前記レジス
タ列の最終段のレジスタ出力を選択している期間に当該
選択信号を被乗数とする積和演算を２回連続して実行
し、それぞれの演算結果を前記第１および第２のレジス
タに保持する処理を実行し、それが完了した後、前記第
２のセレクタ回路が前記レジスタ列の途中の所定のレジ
スタ出力を選択している期間に当該選択信号を被乗数と
する積和演算を２回連続して実行し、それぞれの演算結
果を前記第１および第２のレジスタに保持する処理を実
行し、それが完了した後、前記レジスタ列に属する各レ
ジスタが保持している値を各々に入力されている値に更
新すると共に、前記第２のセレクタ回路が前記第１のレ
ジスタの出力信号を選択し、その間に当該選択信号を被
乗数とする積和演算を実行し、その結果を前記第１また
は第２のレジスタに保持する処理を実行する様に各セレ
クタおよび各レジスタが制御され、以後同じ操作を繰り
返すことを特徴とする請求項１に記載のデジタルフィル
タ回路に存する。請求項６記載の発明の要旨は、前記第
２のセレクタ回路が、前記レジスタ列の最終段のレジス
タ出力または前記レジスタ列の途中の所定の２箇所以上
のレジスタ出力を順次所定の順序で選択し、各選択状態
毎に当該選択信号を被乗数とする積和演算を２回連続し
て実行し、それぞれの演算結果を前記第１および第２の
レジスタに保持する処理を実行し、前記レジスタ列の最
終段のレジスタ出力または前記レジスタ列の途中の所定
の２箇所以上のレジスタ出力に対する処理が全て完了し
た後、前記レジスタ列に属する各レジスタが保持してい
る値を各々に入力されている値に更新すると共に、前記
第２のセレクタ回路が前記第１のレジスタの出力信号を
選択し、その間に当該選択信号を被乗数とする積和演算
を実行し、その結果を前記第１または第２のレジスタに
保持する処理を実行する様に各セレクタおよび各レジス
タが制御され、以後同じ操作を繰り返すことを特徴とす
る請求項２記載のデジタルフィルタ回路に存する。請求
項７記載の発明の要旨は、前記第１のレジスタ列に保持
されたデータに対して請求項５または請求項６に記載の
信号処理を行った後、前記第２のレジスタ列に保持され
たデータに対して請求項５または請求項６記載の信号処
理を行い、以後他のレジスタ列に対しても同様の信号処
理を行うことによって、独立した複数のデジタルフィル
タ処理を行い、以後同じ操作を繰り返すことを特徴とす
る請求項３に記載のデジタルフィルタ回路に存する。請
求項８記載の発明の要旨は、請求項１〜８のいずれかに
記載のデジタルフィルタを備えるＩＣに存する。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施例で
ある８次のＩＩＲフィルタのブロック図である。図１に
示すように、本実施の形態に係るデジタルフィルタのレ
ジスタＲ０〜Ｒ７は各々が１語長のデジタルデータを保
持するレジスタであり、これらは各々のレジスタの出力
が隣接する他のレジスタの入力へ順次接続された一連の
レジスタ列を成している。

【００１３】レジスタ列最終段のレジスタＲ０の出力
と、レジスタ列途中のレジスタＲ４の出力と、第１のレ
ジスタ回路７の出力のうちの１つが、第２のセレクタ回
路４で選択されて乗算器５の一方の入力となり、外部よ
り入力される係数２との積が演算される。

【００１４】加算器６は乗算器５より出力される積と第
１のセレクタ回路３の出力とを加算し、その和は第１の
レジスタ回路７、または第２のレジスタ回路８に保持さ
れる。また第１のセレクタ回路３は、第１のレジスタ回
路７、第２のレジスタ回路８、外部より入力される被処
理信号１、および値が０の定数のうちの１つを選択す
る。ここで乗算器５と加算器６とは積和演算回路を成し
ている。

【００１５】所定のフィルタ演算が完了した結果は一旦
第２のレジスタ回路８に格納された後、出力９より外部
に出力される。

【００１６】なお、１語のビット数は要求される演算精
度に応じて定められるべきものであり、処理の対象とな
る信号の語長に演算過程で発生・蓄積する誤差相当の余
裕を付加したビット数とすることが望ましい。従って本
発明は語長に依存するものではないが、一例として被処
理信号１の語長が１６ビットの場合の演算精度は通常２
０ビット程度が選ばれる。

【００１７】以下、本実施の形態の動作につき説明す
る。図２は図１の本実施例によって図５のシグナルフロ
ーに示される信号処理を実現するための、具体的な処理
手順を表したフローチャートであり、図３は図２に示さ
れる処理フローに従い、クロック同期で回路を動作させ
た場合のタイミングチャートである。以下、図１、図
２、図３、図５を参照しながら説明する。

【００１８】この実施例においては、最初にレジスタ列
の構成要素であるレジスタＲ０には図５に長方形の枠で
表されている保持機能のデータＤ１２が格納されてい
て、以下同様に、レジスタＲ１にはデータＤ２２が、レ
ジスタＲ２にはデータＤ３２が、レジスタＲ３にはデー
タＤ４２が、レジスタＲ４にはデータＤ１１が、レジス
タＲ５にはデータＤ２１が、レジスタＲ６にはデータＤ
３１が、レジスタＲ７にはデータＤ４１が、それぞれ格
納されているものとする。

【００１９】まず第１のセレクタ回路３によって入力さ
れた被処理データが選択され、第２のセレクタ回路４に
よってレジスタＲ０の出力が選択され、係数２にはｂ１
２が入力される。すると乗算器５および加算器６から成
る積和演算回路は、「入力＋Ｒ０×ｂ１２」を演算し、
その結果は第１のレジスタ回路７に設定・保持される。
なお、図２のフローチャート中で、第１のレジスタ回路
７を「Ａ」、第２のレジスタ回路８を「Ｂ」と表記して
いる。ここまでがフローチャートの第１ステップの処理
「Ａ＝入力＋Ｒ０×ｂ１２」であり、Ｒ０＝Ｄ１２であ
るから「Ａ＝入力＋Ｄ１２×ｂ１２」なる処理に等し
い。

【００２０】次に第１のセレクタ回路３によって定数０
が選択され、第２のセレクタ回路４は引き続きレジスタ
Ｒ０を選択し、係数２にはａ１２が入力される。すると
積和演算回路は、「０＋Ｒ０×ａ１２」を演算し、その
結果は第２のレジスタ回路８に設定・保持される。この
処理はフローチャートの第２ステップの処理「Ｂ＝０＋
Ｒ０×ａ１２」であり、前記同様に「Ｂ＝０＋Ｄ１２×
ａ１２」なる処理に等しい。

【００２１】次に第１のセレクタ回路３によって第１の
レジスタ７の出力が選択され、第２のセレクタ回路４に
よってレジスタＲ４の出力が選択され、係数２にはｂ１
１が入力される。すると積和演算回路は、「Ａ＋Ｒ４×
ｂ１１」を演算し、その結果は第１のレジスタ回路７に
設定・保持される。この処理はフローチャートの第３ス
テップの処理「Ａ＝Ａ＋Ｒ４×ｂ１１」であり、前記同
様に「Ａ＝Ａ＋Ｄ１１×ｂ１１」なる処理に等しい。

【００２２】次に第１のセレクタ回路３によって第２の
レジスタ回路８の出力が選択され、第２のセレクタ回路
４は引き続きレジスタＲ４を選択し、係数２にはａ１１
が入力される。すると積和演算回路は、「Ｂ＋Ｒ４×ａ
１１」を演算し、その結果は第２のレジスタ回路８に設
定・保持される。この処理はフローチャートの第４ステ
ップの処理「Ｂ＝Ｂ＋Ｒ４×ａ１１」であり、前記同様
に「Ｂ＝Ｂ＋Ｄ１１×ａ１１」なる処理に等しい。

【００２３】次に第１のセレクタ回路３は引き続き第２
のレジスタ回路８の出力を選択し続け、第２のセレクタ
回路４は第１のレジスタ回路７の出力を選択し、係数２
にはａ１０が入力される。

【００２４】すると積和演算回路は、「Ｂ＋Ａ×ａ１
０」を演算し、その結果は第２のレジスタ回路８に設定
・保持される。この処理はフローチャートの第５ステッ
プの処理「Ｂ＝Ｂ＋Ａ×ａ１０」である。また、この処
理と平行してレジスタ列の転送処理「Ｒ０←Ｒ１←Ｒ２
←Ｒ３←Ｒ４←Ｒ５←Ｒ６←Ｒ７←Ａ」が行われる。こ
の転送処理は、レジスタＲ０にレジスタＲ１のデータを
転送し、レジスタＲ１にレジスタＲ２のデータを転送
し、レジスタＲ２にレジスタＲ３のデータを転送し、レ
ジスタＲ３にレジスタＲ４のデータを転送し、レジスタ
Ｒ４にレジスタＲ５のデータを転送し、レジスタＲ５に
レジスタＲ６のデータを転送し、レジスタＲ６にレジス
タＲ７のデータを転送し、レジスタＲ７にＡのデータを
転送する処理を同時に行うことを表しているが、回路構
造上の制限によって同時転送ができないシステムにおい
ては、上記順序で逐次実行しても構わない。この転送処
理もまた、フローチャートの第５ステップの処理であ
る。この様に２つの処理を同一ステップで実行するよう
に記述した理由は、図３のタイミングチャートにおいて
レジスタＲ０〜Ｒ７およびレジスタＢの更新を同時に行
っていることからも理解される様に、「Ｂ＝Ｂ＋Ａ×ａ
１０」と「Ｒ０←Ｒ１←Ｒ２←Ｒ３←Ｒ４←Ｒ５←Ｒ６
←Ｒ７←Ａ」の２つの処理を同時に実行することを意味
している。ただし本実施例の場合においては、前記２つ
の処理を任意の順序で実行しても構わない。ここまで
で、図２のフローチャートに示される次の処理が終了し
た。 Ａ＝入力＋Ｄ１２×ｂ１２ Ｂ＝０＋Ｄ１２×ａ１２ Ａ＝Ａ＋Ｄ１１×ｂ１１ Ｂ＝Ｂ＋Ｄ１１×ａ１１ Ｂ＝Ｂ＋Ａ×ａ１０ および Ｒ０←Ｒ１←Ｒ２←Ｒ３←
Ｒ４←Ｒ５←Ｒ６←Ｒ７←Ａ

【００２５】この段階で図５のシグナルフローのうちの
最も入力側に位置するＢｉｑｕａｄの処理が完了したこ
とになる。また、ここで特に注目すべき点は、転送処理
「Ｒ０←Ｒ１←Ｒ２←Ｒ３←Ｒ４←Ｒ５←Ｒ６←Ｒ７←
Ａ」が実行されたことによって、これまで図５のシグナ
ルフロー上Ｄ１１およびＤ１２として表されていたデー
タを格納していたレジスタＲ４およびレジスタＲ０は、
データＤ２１およびデータＤ２２に更新されている、と
いうことである。

【００２６】即ち、転送処理「Ｒ０←Ｒ１←Ｒ２←Ｒ３
←Ｒ４←Ｒ５←Ｒ６←Ｒ７←Ａ」を行ったことによっ
て、図５の第２番目のＢｉｑｕａｄの処理でアクセスさ
れるべきデータＤ２１およびＤ２２は、第１番目のＢｉ
ｑｕａｄの処理でアクセスした時と同じレジスタＲ４お
よびレジスタＲ０に格納されているのである。従って、
第２番目のＢｉｑｕａｄの演算処理は図２に示される様
に、 Ａ＝Ｂ＋Ｒ０×ｂ２２ Ｂ＝０＋Ｒ０×ａ２２ Ａ＝Ａ＋Ｒ４×ｂ２１ Ｂ＝Ｂ＋Ｒ４×ａ２１ Ｂ＝Ｂ＋Ａ×ａ２０ および Ｒ０←Ｒ１←Ｒ２←Ｒ３←
Ｒ４←Ｒ５←Ｒ６←Ｒ７←Ａ であり、レジスタ列（Ｒ０〜Ｒ７）に対するアクセス
は、前回と同様にレジスタＲ０とレジスタＲ４のみであ
る。以後、第３番目のＢｉｑｕａｄ、第４番目のＢｉｑ
ｕａｄに関しても同様に、レジスタＲ０とレジスタＲ４
だけがアクセスされる。

【００２７】こうして図２のフローチャートの処理が最
後まで完了し、再び最初の処理に戻る時点では、レジス
タＲ０〜Ｒ３には当初レジスタＲ４〜Ｒ７にあったデー
タＤ１１、Ｄ２１、Ｄ３１、Ｄ４１が格納されていて、
これらは図５のシグナルフローから理解されるよう
に、次の入力データに対する処理サイクルにおいてＤ１
２、Ｄ２２、Ｄ３２、Ｄ４２として処理されるデータで
ある。またレジスタＲ４〜Ｒ７には次の入力データに対
する処理サイクルにおいてＤ１１、Ｄ２１、Ｄ３１、Ｄ
４１として処理されるデータが格納されている。よっ
て、再び同じ処理フローを繰り返して行くことによっ
て、図５に示されるフィルタの演算処理が達成される。

【００２８】なお図２のフローチャートにおいて処理を
終了する制御を省略しているが、具体的な終了方法はデ
ジタルフィルタの機能を実現するデバイス、装置、或い
はソフトウェアごとに任意に定められるべき事項であ
り、本発明に制限を与えるものではない。

【００２９】また、加算結果は加算の順序に依存しない
ので、図４のフローチャートの様にレジスタＲ０を被乗
数とする処理とレジスタＲ４を被乗数とする処理の順序
が、図２の場合と入れ替っていても結果が変わらないこ
とは言うまでもない。

【００３０】本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、レジスタ列を構成するレ
ジスタのうち、被乗数として選択されるレジスタの範囲
を拡大し、シグナルフローの適応形態の自由度をさらに
広げる様に工夫している。図７はその構成を示すブロッ
ク図であり、図８のシグナルフローによって表される９
次のＩＩＲフィルタの処理を実行することができる。ま
た制御手順の一例を図９のフローチャートによって示
す。

【００３１】図７において、レジスタＲ０〜Ｒ８は各々
が１語長のデジタルデータを保持するレジスタであり、
これらは各々のレジスタの出力が隣接する他のレジスタ
の入力へ順次接続された一連のレジスタ列を成してい
る。

【００３２】レジスタ列最終段のレジスタＲ０の出力
と、レジスタ列途中のレジスタＲ３の出力およびレジス
タＲ６の出力と、第１のレジスタ回路７の出力のうちの
１つが、第２のセレクタ回路７４によって選択されて乗
算器５の一方の入力となり、外部より入力される係数２
との積が演算される。上記以外の構成は図１の実施例と
相違ない。

【００３３】この実施例の場合、まず最初にレジスタ列
の構成要素であるレジスタＲ０には図８に長方形の枠で
表されている保持機能のデータＤ１３が格納されてい
て、以下同様に、 レジスタＲ１にはデータＤ２３が、
レジスタＲ２にはデータＤ３３が、レジスタＲ３にはデ
ータＤ１２が、レジスタＲ４にはデータＤ２２が、レジ
スタＲ５にはデータＤ３２が、レジスタＲ６にはデータ
Ｄ１１が、レジスタＲ７にはデータＤ２１が、レジスタ
Ｒ８にはデータＤ３１が、それぞれ格納されているもの
とする。

【００３４】基本的な処理手順は図２の場合と同様であ
るが、図２の場合においては２次のフィルタ演算を基本
処理単位としていて、２次の処理の繰り返しによって任
意の高次のフィルタ処理を実現していたが、これに対し
て本実施例では３次のフィルタ演算を基本処理単位とし
ている。このため図９のフローチャートに示される様
に、レジスタＲ０を被乗数とする演算、レジスタＲ３を
被乗数とする演算、およびレジスタＲ６を被乗数とする
演算を行った後にレジスタ列の転送処理を行う様に制御
される点が異なっている。この点を除けば図１および図
２に示した前記実施例と同様である。

【００３５】以上説明した各形態は、１つの信号入力と
１つの信号出力を有するデジタルフィルタ回路、即ち１
チャネルのデジタルフィルタ回路であったが、複数のチ
ャネルの処理を行うデジタルフィルタに対しても、本発
明によって上記各形態同様にセレクタの規模を削減する
ことが可能である。そのための構成を第３の実施の形態
として図１０に、またその処理手順を図１１のフローチ
ャートに示す。

【００３６】図１０は６次ＩＩＲフィルタを２チャネル
分搭載したデジタルフィルタの実施例を表すブロック図
であり、レジスタＲ１０〜Ｒ１５によって第１のレジス
タ列が構成され、レジスタＲ２０〜Ｒ２５によって第２
のレジスタ列が構成され、セレクタ１０４はレジスタＲ
１０の出力、レジスタＲ１３の出力、レジスタＲ２０の
出力、レジスタＲ２３の出力、および第１のレジスタ回
路７の出力のうち何れか１語を選択し、選択された信号
が被乗数として乗算器５に供給される。上記以外の構成
は図１の実施例と相違ない。

【００３７】この実施例において、各チャネルごとの処
理は図２に示される１チャネルの信号処理と同様の手順
に従って実行されるが、この実施例の場合、２チャネル
を時分割で処理するため、入力および出力信号はチャネ
ルごとに異なる時刻で入出力されることを前提としてい
る。まず第１のチャネルの入力信号が入力１より供給さ
れると、図１１の第１〜第１６ステップの処理が順次実
行され、結果が出力９に出力される。次に入力１より供
給されるデータが第２チャネルの入力信号に変わると、
図１１の第１７〜第３２ステップの処理が順次実行さ
れ、結果が出力９に出力される。

【００３８】この様に本実施例においては、乗算器５お
よび加算器６より成る積和演算回路、第１のセレクタ回
路３、第１のレジスタ回路７、および第２のレジスタ回
路８を時分割処理によって共用することにより回路規模
が削減されている。また両チャネルを合わせた総次数が
１２次であるにもかかわらず、第２のセレクタ回路１０
４の入力語数は僅か５語で実現されている。

【００３９】また、以上説明した各形態は、乗数として
乗算器に入力される係数を外部より供給する構成となっ
ていたが、図１２に示すブロック図の様に、ＲＯＭ１２
２またはこれに相当する定数発生手段よって乗算器に係
数を与えることが可能であることは言うまでもない。

【００４０】以上説明したように、本願発明によれば、
フィルタの総次数に等しい語数のレジスタ群の中から被
乗数を選択するセレクタ回路の入力語数を大幅に削減で
きるため、次数の高いデジタルフィルタや複数のチャネ
ルを時分割処理するデジタルフィルタにおいて回路規模
が削減され、特にデジタルフィルタをＬＳＩ化する場合
にはチップ上の占有面積の少ないデジタルフィルタが提
供される。

【００４１】その理由は、デジタルフィルタの演算処理
の中で実行されるレジスタへの書き込み、および読み出
し操作に一定の規則性が有るため、レジスタに対するラ
ンダムアクセスの必要が無いという特徴を利用したこと
にある。即ち、一連のレジスタ列の中でデータを転送す
ることにより、目的のデータがそれを必要とする時刻に
所定のレジスタに存在する様に制御することによって、
被乗数を選択するセレクタ回路の選択対象を特定のレジ
スタ出力だけに限定することができた。これによってセ
レクタ回路の規模が削減された。

【００４２】また、レジスタに対するデータ書き込み操
作についても、レジスタ列上のデータを所定のタイミン
グで一斉に転送することによって、目的のレジスタへの
データ設定が行われるため、書き込み制御回路がより容
易且つ小規模となる。

【００４３】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。

【００４４】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。

【００４５】なお、各図において、同一構成要素には同
一符号を付している。

【００４６】

【発明の効果】本発明は以上のように構成されているの
で、総次数の高いデジタルフィルタにおけるセレクタ回
路の占有面積を削減することによって、ＬＳＩ化に適し
た回路を提供できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明のデジタルフィルタ回路の一実施例のブ
ロック図である。

【図２】本発明のデジタルフィルタ回路の一実施例のフ
ローチャートである。

【図３】本発明のデジタルフィルタ回路の一実施例のタ
イミングチャートである。

【図４】本発明のデジタルフィルタ回路の一実施例の第
２フローチャートである。

【図５】８次ＩＩＲフィルタのシグナルフローの一例で
ある。

【図６】２次ＩＩＲフィルタのシグナルフローの一例で
ある。

【図７】本発明のデジタルフィルタ回路の第２の実施例
のブロック図である。

【図８】本発明のデジタルフィルタ回路の第２の実施例
のシグナルフローである。

【図９】本発明のデジタルフィルタ回路の第２の実施例
のフローチャートである。

【図１０】本発明のデジタルフィルタ回路の第３の実施
例のブロック図である。

【図１１】本発明のデジタルフィルタ回路の第３の実施
例のフローチャートである。

【図１２】本発明のデジタルフィルタ回路の第４の実施
例のブロック図である。

【図１３】従来のデジタルフィルタのブロック図の一例
である。

【図１４】従来のデジタルフィルタのフローチャートの
一例である。

【符号の説明】

１ 被処理信号 ２ 係数 ３ 第１のセレクタ回路 ４，７４，１０４ 第２のセレクタ回路 ５ 乗算器 ６ 加算器 ７ 第１のレジスタ回路 ８ 第２のレジスタ回路 ９ 出力 ６１〜６５ 乗算 ６６，６７ 加算 ６８，６９ メモリ １２２ ＲＯＭ Ｄ１１〜Ｄ１３ データ Ｄ２１〜Ｄ２３ データ Ｄ３１〜Ｄ３３ データ Ｄ４１，Ｄ４２ データ Ｒ０〜Ｒ７１ レジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 １語が複数ビットから成り所定のサンプ
   リング周期ごとに更新されるデジタル信号を入力し、入
   力信号または処理途中の信号の保持、入力信号または処
   理途中の信号と係数との乗算、および保持された信号と
   乗算結果との加算を行う機能を有するデジタルフィルタ
   回路であって、 被処理信号を入力する第１のデジタル信号入力手段と、 係数を入力する第２のデジタル信号入力手段と、 少なくとも４語のデジタル信号を入力し、それらのうち
   の１語を選択する第１のセレクタ回路と、 少なくとも３語のデジタル信号を入力し、それらのうち
   の１語を選択する第２のセレクタ回路と、 １語のデジタル信号を入力してその値を保持するレジス
   タ、および該レジスタを含む３語以上のレジスタに渡っ
   て各々のレジスタの出力が隣接する他のレジスタの入力
   へ順次接続された一連のレジスタ列と、 前記第２のセレクタ回路の出力と前記第２のデジタル信
   号入力手段によって入力された信号との積を演算する乗
   算回路、および該積と前記第１のセレクタ回路の出力と
   の和を演算し、その和を出力する加算回路より構成され
   る積和演算回路と、 前記積和演算回路の出力信号を入力し、その値を保持し
   出力する第１のレジスタと、 前記積和演算回路の出力信号を入力し、その値を保持し
   出力する第２のレジスタと、 前記第１のレジスタまたは第２のレジスタの出力を処理
   結果として出力する出力手段とを備え、 前記第１のセレクタ回路の少なくとも４語の入力は、前
   記第１のデジタル信号入力手段によって入力された信
   号、前記第１のレジスタが出力する信号、前記第２のレ
   ジスタが出力する信号、および値がゼロの定数データで
   あり、 前記第２のセレクタ回路の少なくとも３語の入力は、前
   記第１のレジスタが出力する信号、前記レジスタ列の最
   終段のレジスタ出力、および前記レジスタ列の途中の所
   定のレジスタ出力であり、 前記レジスタ列の入力に前記第１のレジスタの出力が接
   続されたことを特徴とするデジタルフィルタ回路。
2. 【請求項２】 前記レジスタ列は、１語のデジタル信号
   を入力してその値を保持するレジスタ、および該レジス
   タを含む４語以上のレジスタに渡って各々のレジスタの
   出力が隣接する他のレジスタの入力へ順次接続された一
   連のレジスタ列であり、 前記第２のセレクタ回路の入力は、前記第１のレジスタ
   が出力する信号、前記レジスタ列の最終段のレジスタ出
   力、および前記レジスタ列の途中の２箇所以上のレジス
   タ出力であることを特徴とする請求項１に記載のデジタ
   ルフィルタ回路。
3. 【請求項３】 前記レジスタ列は、少なくとも第１のレ
   ジスタ列と第２のレジスタ列の２系統を独立に有し、 前記第２のセレクタ回路は、少なくとも５語のデジタル
   信号から１語を選択する機能を有し、 前記第２のセレクタ回路の入力は、前記第１のレジスタ
   が出力する信号、前記第１のレジスタ列の最終段のレジ
   スタ出力、前記第１のレジスタ列の途中の１箇所以上の
   レジスタ出力、前記第２のレジスタ列の最終段のレジス
   タ出力、および前記第２のレジスタ列の途中の１箇所以
   上のレジスタ出力であることを特徴とする請求項１また
   は２に記載のデジタルフィルタ回路。
4. 【請求項４】 前記第２のデジタル信号入力手段より入
   力される信号が読み出し専用メモリの出力であることを
   特徴とする請求項１〜３のいずれかに記載のデジタルフ
   ィルタ回路。
5. 【請求項５】 前記第２のセレクタ回路が前記レジスタ
   列の最終段のレジスタ出力を選択している期間に当該選
   択信号を被乗数とする積和演算を２回連続して実行し、
   それぞれの演算結果を前記第１および第２のレジスタに
   保持する処理を実行し、それが完了した後、 前記第２のセレクタ回路が前記レジスタ列の途中の所定
   のレジスタ出力を選択している期間に当該選択信号を被
   乗数とする積和演算を２回連続して実行し、それぞれの
   演算結果を前記第１および第２のレジスタに保持する処
   理を実行し、それが完了した後、 前記レジスタ列に属する各レジスタが保持している値を
   各々に入力されている値に更新すると共に、前記第２の
   セレクタ回路が前記第１のレジスタの出力信号を選択
   し、その間に当該選択信号を被乗数とする積和演算を実
   行し、その結果を前記第１または第２のレジスタに保持
   する処理を実行する様に各セレクタおよび各レジスタが
   制御され、 以後同じ操作を繰り返すことを特徴とする請求項１に記
   載のデジタルフィルタ回路。
6. 【請求項６】 前記第２のセレクタ回路が、前記レジス
   タ列の最終段のレジスタ出力または前記レジスタ列の途
   中の所定の２箇所以上のレジスタ出力を順次所定の順序
   で選択し、各選択状態毎に当該選択信号を被乗数とする
   積和演算を２回連続して実行し、それぞれの演算結果を
   前記第１および第２のレジスタに保持する処理を実行
   し、 前記レジスタ列の最終段のレジスタ出力または前記レジ
   スタ列の途中の所定の２箇所以上のレジスタ出力に対す
   る処理が全て完了した後、 前記レジスタ列に属する各レジスタが保持している値を
   各々に入力されている値に更新すると共に、前記第２の
   セレクタ回路が前記第１のレジスタの出力信号を選択
   し、その間に当該選択信号を被乗数とする積和演算を実
   行し、その結果を前記第１または第２のレジスタに保持
   する処理を実行する様に各セレクタおよび各レジスタが
   制御され、 以後同じ操作を繰り返すことを特徴とする請求項２記載
   のデジタルフィルタ回路。
7. 【請求項７】 前記第１のレジスタ列に保持されたデー
   タに対して請求項５または請求項６に記載の信号処理を
   行った後、前記第２のレジスタ列に保持されたデータに
   対して請求項５または請求項６記載の信号処理を行い、
   以後他のレジスタ列に対しても同様の信号処理を行うこ
   とによって、独立した複数のデジタルフィルタ処理を行
   い、 以後同じ操作を繰り返すことを特徴とする請求項３に記
   載のデジタルフィルタ回路。
8. 【請求項８】 請求項１〜８のいずれかに記載のデジタ
   ルフィルタを備えるＩＣ。