CN114978210A - 一种数字信道化接收装置 - Google Patents

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Abstract

本发明公开了一种数字信道化接收装置，包括：输入排序单元、多通道数字信道化迭代处理单元和输出分离单元，输入排序单元用于接收原始输入数据和输出分离单元的反馈数据，将原始输入数据和反馈数据按照预设方式进行排序以获取M路并行数据，并将数据送至多通道数字信道化迭代处理单元，多通道数字信道化迭代处理单元用于对接收的数据进行信道化滤波和M点全并行IFFT运算以得到M路信道化处理结果，并将结果送至输出分离单元；输出分离单元用于对接收的结果进行筛选和分离，根据筛选和分离结果输出反馈数据或M2路信道化处理结果。本发明的装置能够在提供多路信道化输出的同时，显著降低原型滤波器阶数，减少乘法器开销，降低IFFT全并行计算的复杂度。

Description

一种数字信道化接收装置
技术领域
本发明涉及信号处理技术领域，具体涉及一种数字信道化接收装置。
背景技术
随着模数转化器件水平的不断提升，宽带接收机的带宽已经可以达到GHz量级，同时随着移动通信、卫星导航等应用的不断延伸和深入扩展，电磁频谱变得愈发拥挤，往往一个频段内会存在数十种不同体制的信号。而数字信道化接收是宽带接收机数字基带处理的重要操作，数字信道化接收的目的就是从接收机的宽带采样数据中，对不同频点的有用信号进行同时数字滤波、频谱搬移以及降采样，使每一种有用信号都能以合适的采样率无干扰地送入后续的信号处理单元进行分析与处理。
根据数字信道化接收的基本原理，宽带接收机首先将接收信号的频带BW划分为N个子信道，每个子信道的带宽为BW/N，然后设计通带截止频率为BW/2N的原型低通滤波器，对每一个子信道分别进行滤波。如果某个有用信号位于该子信道内，经滤波后该信号便与接收频带BW内的其他信号分离，进而对滤除的有用信号进行抽取，使其采样率由宽带接收机高达数GHz的原始采样率降低至满足信号处理要求的较低采样率。可知，为实现上述的处理过程，每一个子信道都需要配备一个滤波器，而滤波结果的抽取又使得滤波器进行了大量的无效计算。
为了解决上述技术问题，目前提出了一种基于多相滤波的数字信道化接收机，该接收机通过将“先滤波再抽取”变为“先抽取再滤波”，即将数据抽取放在滤波运算之前进行，以保证滤波器输出数据均为有效计算结果；同时，将原型滤波器分解为N个多相滤波器，每个多相滤波器的阶数仅为原型滤波器阶数的1/N，N路多相滤波器的滤波结果经过IFFT(Inverse Fast Fourier Transform，快速傅里叶逆变换)运算综合后，等效实现对N路子信道按照原型滤波器的并行滤波，能够极大地降低数字信道化接收的复杂度，成为了目前主流数字信道化接收机。
然而，随着接收机带宽的不断提升，以及频谱资源拥挤导致接收带宽内信号数量的不断增多，基于多相滤波的数字信道化接收机需要提升子信道个数N来满足应用需求。由于数字信道化接收机的原型滤波器通带截止频率为BW/2N(或归一化数字频率π/N)，当N较大时，为了满足滤波器阻带衰减和过渡带的要求，滤波器阶数会明显提升，乘法器开销也会明显增加，例如，采用Kaiser窗函数法设计通带截止频率为π/4，阻带衰减为80dB的原型滤波器，滤波器阶数为402阶；若通带截止频率缩减至π/16，其他条件不变，则滤波器阶数需要增加至1606阶，乘法器开销增加了4倍。同时，由于基于多相滤波的数字信道化接收机需要进行N点全并行IFFT运算，所需的蝶形运算单元数目正比于Nlog2N，乘法器数量正比于N，随着子信道数量的增加，全并行IFFT计算的硬件复杂度会明显增加。
发明内容
为解决上述现有技术中存在的部分或全部技术问题，本发明提供一种数字信道化接收装置。
本发明的技术方案如下：
提供了一种数字信道化接收装置，所述装置包括：
输入排序单元，用于接收原始输入数据，将原始输入数据按照预设方式进行排序以获取M路并行数据，接收输出分离单元的反馈数据，将反馈数据按照预设方式进行排序以获取M路并行数据，并在不同的时钟周期将原始输入数据对应的M路并行数据或反馈数据对应的M路并行数据送至多通道数字信道化迭代处理单元，其中，M表示所述多通道数字信道化迭代处理单元的通道数，且M为2的幂次；
所述多通道数字信道化迭代处理单元，所述多通道数字信道化迭代处理单元的输入端与所述输入排序单元的输出端连接，输出端与所述输出分离单元的输入端连接，用于对所述输入排序单元输入的M路并行数据进行信道化滤波和M点全并行IFFT运算以得到M路信道化处理结果，并将M路信道化处理结果送至所述输出分离单元；
所述输出分离单元，用于对所述多通道数字信道化迭代处理单元输入的M路信道化处理结果进行筛选和分离，确定原始输入数据对应的M路信道化处理结果和反馈数据对应的M路信道化处理结果，并将原始输入数据对应的M路信道化处理结果作为反馈数据送至所述输入排序单元，以及对反馈数据对应的M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
在一些可能的实现方式中，所述输入排序单元包括：串行延迟器、抽取模块、反馈数据重排模块和数据选择器；
所述串行延迟器包括M-1个依次连接的延迟单元，M-1个所述延迟单元中第一个延迟单元的输入端用于接收原始输入数据；
所述抽取模块包括M个，M个所述抽取模块中的M-1个抽取模块的输入端与M-1个所述延迟单元的输出端连接，另外一个抽取模块的输入端用于接收原始输入数据，M个所述抽取模块的输出端与M个所述数据选择器的输入端连接，所述抽取模块用于对所述延迟单元输出的数据进行1/M抽取，并将抽取后的数据送至所述数据选择器；
所述反馈数据重排模块的输入端与所述输出分离单元的输出端连接，输出端与M个所述数据选择器的输入端连接，用于接收所述输出分离单元发送的反馈数据，对反馈数据进行排序，并将排序后的反馈数据送至所述数据选择器；
所述数据选择器包括M个，用于在不同的时钟周期将所述抽取模块的输出数据或所述反馈数据重排模块的输出数据送至所述多通道数字信道化迭代处理单元。
在一些可能的实现方式中，所述反馈数据重排模块包括log2M级次序变换操作单元；
每级所述次序变换操作单元包括M/2个次序变换组件，第i级次序变换操作单元的第j个次序变换组件以前一级次序变换操作单元输出数据中的第j个和第j+M/2个数据为输入，用于对输入的两个数据进行次序变换操作，其中，第1级所述次序变换操作单元的第j个次序变换组件以反馈数据中的第j个和第j+M/2个数据为输入，i＝1,2,…,log2M，j＝1,2,…,M/2。
在一些可能的实现方式中，所述第i级次序变换操作单元的第j个次序变换组件包括：第一移位寄存器、第二移位寄存器、第一二选一数据选择器和第二二选一数据选择器；
所述第一移位寄存器和所述第二移位寄存器的长度均为M/2i，所述第一移位寄存器以前一级次序变换操作单元输出数据中的第j个数据为输入，输出端分别与所述第一二选一数据选择器和所述第二二选一数据选择器的输入端连接，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端以前一级次序变换操作单元输出数据中的第j+M/2个数据为输入，所述第一二选一数据选择器的输出作为第i级次序变换操作单元输出数据中的第2j-1个数据，所述第二二选一数据选择器的输出端与所述第二移位寄存器的输入端连接，所述第二移位寄存器的输出作为第i级次序变换操作单元输出数据中的第2j个数据。
在一些可能的实现方式中，所述第i级次序变换操作单元的第j个次序变换组件包括以下两种工作方式：
所述第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至所述第一二选一数据选择器和所述第二二选一数据选择器，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，所述第一二选一数据选择器输出所述第一移位寄存器发送的数据，所述第二二选一数据选择器输出前一级输出数据中的第j+M/2个数据至所述第二移位寄存器，所述第二移位寄存器接收数据并输出；
所述第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至所述第一二选一数据选择器和所述第二二选一数据选择器，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，所述第一二选一数据选择器输出前一级输出数据中的第j+M/2个数据，所述第二二选一数据选择器输出所述第一移位寄存器发送的数据至所述第二移位寄存器，所述第二移位寄存器接收数据并输出。
在一些可能的实现方式中，所述多通道数字信道化迭代处理单元包括：第一乘法器、滤波器、第二乘法器和M点全并行IFFT组件；
所述第一乘法器包括M个，M个所述第一乘法器的输入端与所述输入排序单元的输出端连接，用于接收所述输入排序单元发送的M路并行数据，并对M路并行数据进行乘以1或-1的加权处理；
所述滤波器包括M个，M个所述滤波器的输入端与M个所述第一乘法器的输出端连接，用于对M个所述第一乘法器的输出数据进行信道化滤波处理；
所述第二乘法器包括M个，M个所述第二乘法器的输入端与M个所述滤波器的输出端连接，用于对M个所述滤波器的输出数据进行加权处理，其中，M个所述第二乘法器中的第m个所述第二乘法器用于对M个所述滤波器中的第m个所述滤波器的输出数据进行乘以
Figure BDA0003594517430000041
的加权处理；
所述M点全并行IFFT组件的输入端与M个所述第二乘法器的输出端连接，用于对M个所述第二乘法器的输出数据进行M点全并行IFFT运算。
在一些可能的实现方式中，设定所述输入排序单元将原始输入数据对应的M路并行数据输入所述多通道数字信道化迭代处理单元的时刻为时钟周期T0，将反馈数据对应的M路并行数据输入所述多通道数字信道化迭代处理单元的时刻为时钟周期T1，所述第一乘法器采用以下方式进行运行：
在时钟周期T0+4k或T1+4Mk+2i，对接收到的输入数据乘以1；
在时钟周期T0+4k+2或T1+4Mk+2M+2i，对接收到的输入数据乘以-1，其中，k＝0,1,2,…，i＝0,1,…,M-1。
在一些可能的实现方式中，所述滤波器采用转置结构，包括乘法器、加法器、第一M+1选1寄存器组和第二M+1选1寄存器组；
所述乘法器包括L个，L个所述乘法器的输入端与所述多通道数字信道化迭代处理单元的第一乘法器的输出端连接，输出端分别连接一个所述第一M+1选1寄存器组，第l个所述乘法器用于对输入数据进行乘以滤波器第l个滤波系数的加权处理，l＝1,2,3,...,L；
所述第一M+1选1寄存器组包括L个，L个所述第一M+1选1寄存器组的输入端与L个所述乘法器的输出端连接，输出端与L个所述加法器的输入端连接；
所述加法器包括L个，第l个所述加法器的输入端与第l-1个所述乘法器连接的所述第一M+1选1寄存器组的输出端连接，输出端通过一个所述第二M+1选1寄存器组与第l+1个所述加法器的输入端连接；
所述第二M+1选1寄存器组包括L个，第l个所述第二M+1选1寄存器组的输入端与第l个所述加法器的输出端连接，输入端与第l+1个所述加法器的输入端连接，其中，第L个所述第二M+1选1寄存器组的输出作为滤波器的输出。
在一些可能的实现方式中，所述输出分离单元包括数据分离模块和异步FIFO；
所述数据分离模块的输入端与所述多通道数字信道化迭代处理单元的输出端连接，所述数据分离模块包括M+1个输出端口，第1个输出端口与所述输入排序单元连接，用于输出原始输入数据对应的M路信道化处理结果，第2至M+1个输出端口与所述异步FIFO的输入端连接，用于输出反馈数据对应的M路信道化处理结果；
所述异步FIFO包括M个，M个所述异步FIFO的输入端与所述数据分离模块的第2至M+1个输出端口连接，用于对M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
在一些可能的实现方式中，设定原始输入数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure BDA0003594517430000051
反馈数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure BDA0003594517430000052
所述数据分离模块采用以下端口输出方式输出数据：
在时钟周期
Figure BDA0003594517430000053
所述数据分离模块的当前输入数据从第1个端口输出，其中，k＝0,1,2,…；
在时钟周期
Figure BDA0003594517430000061
所述数据分离模块的当前输入数据从第i+2个端口输出，其中，k＝0,1,2,…，i＝0,1,…,M-1。
本发明技术方案的主要优点如下：
本发明的数字信道化接收装置能够在提供多路信道化输出的同时，显著降低装置中的原型滤波器阶数，减少装置的乘法器开销，以及显著降低装置的IFFT全并行计算的复杂度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例的数字信道化接收装置的结构示意图；
图2为本发明一实施例的一种数字信道化接收装置的信号处理过程示意图；
图3为本发明一实施例的输入排序单元的结构示意图；
图4为本发明一实施例的输入排序单元的数据时序示意图；
图5为本发明一实施例的反馈数据重排模块的结构示意图；
图6为本发明一实施例的次序变换组件的结构示意图；
图7为本发明一实施例的多通道数字信道化迭代处理单元的结构示意图；
图8为本发明一实施例的多通道数字信道化迭代处理单元中的滤波器的结构示意图；
图9为本发明一实施例的输出分离单元的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合附图，详细说明本发明实施例提供的技术方案。
参见图1，本发明一实施例提供了一种数字信道化接收装置，该装置包括：
输入排序单元，用于接收原始输入数据，将原始输入数据按照预设方式进行排序以获取M路并行数据，接收输出分离单元的反馈数据，将反馈数据按照预设方式进行排序以获取M路并行数据，并在不同的时钟周期将原始输入数据对应的M路并行数据或反馈数据对应的M路并行数据送至多通道数字信道化迭代处理单元，其中，M表示多通道数字信道化迭代处理单元的通道数，且M为2的幂次；
多通道数字信道化迭代处理单元，多通道数字信道化迭代处理单元的输入端与输入排序单元的输出端连接，输出端与输出分离单元的输入端连接，用于对输入排序单元输入的M路并行数据进行信道化滤波和M点全并行IFFT运算以得到M路信道化处理结果，并将M路信道化处理结果送至输出分离单元；
输出分离单元，用于对多通道数字信道化迭代处理单元输入的M路信道化处理结果进行筛选和分离，确定原始输入数据对应的M路信道化处理结果和反馈数据对应的M路信道化处理结果，并将原始输入数据对应的M路信道化处理结果作为反馈数据送至输入排序单元，以及对反馈数据对应的M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
以下对本发明一实施例提供的数字信道化接收装置的工作原理进行说明：
参见图2，该附图2示出了通道数M＝4的数字信道化接收装置的信号处理过程。本发明一实施例提供的数字信道化接收装置在工作时，采样带宽为BW的原始输入数据经过输入排序单元进行排序后送入多通道数字信道化迭代处理单元，经过多通道数字信道化迭代处理单元的处理后，输入信号频带被等间隔分为带宽为BW/M的M个子信道，而后输出分离单元将原始输入数据对应的M路信道化处理结果反馈至输入排序单元，由输入排序单元进行次序变换后，再一次送入多通道数字信道化迭代处理单元进行处理，使得每个带宽为BW/M的子信道进一步被划分为M份，使子信道数量增加至M2，每个子信道带宽缩减至BW/M2。
其中，多通道数字信道化迭代处理单元的通道数M的具体数值可以根据实际待分离信号的带宽特点进行设置，以保证BW/M2不小于多个待分离信号的最大带宽，确保信道化接收处理不会引发信号失真。
以下对本发明一实施例提供的数字信道化接收装置中的各个单元的结构、功能及原理进行具体说明。
参见图3，附图3中，D表示延迟单元，MUX表示数据选择器，本发明一实施例中，输入排序单元包括：串行延迟器、抽取模块、反馈数据重排模块和数据选择器；
串行延迟器包括M-1个依次连接的延迟单元，M-1个延迟单元中第一个延迟单元的输入端用于接收原始输入数据；
抽取模块包括M个，M个抽取模块中的M-1个抽取模块的输入端与M-1个延迟单元的输出端连接，另外一个抽取模块的输入端用于接收原始输入数据，M个抽取模块的输出端与M个数据选择器的输入端连接，抽取模块用于对延迟单元输出的数据进行1/M抽取，并将抽取后的数据送至数据选择器；
反馈数据重排模块的输入端与输出分离单元的输出端连接，输出端与M个数据选择器的输入端连接，用于接收输出分离单元发送的反馈数据，对反馈数据进行排序，并将排序后的反馈数据送至数据选择器；
数据选择器包括M个，用于在不同的时钟周期将抽取模块的输出数据或反馈数据重排模块的输出数据送至多通道数字信道化迭代处理单元。
具体地，该输入排序单元在工作时，原始输入数据送入串行延迟器，串行延迟器中每个延迟单元的输出，连同原始输入数据构成M个并行支路，M个抽取模块对M个并行支路的数据同时进行1/M抽取，并将抽取后的数据送至数据选择器，以作为多通道数字信道化迭代处理单元的输入。反馈数据重排模块接收原始输入数据对应的连续M组M路信道化处理结果，对接收的数据进行转置排序，并将转置排序后的数据送至数据选择器，数据选择器在工作时钟的驱动下，在特定时钟周期将抽取模块发送的原始输入数据送至多通道数字信道化迭代处理单元，并在原始输入数据送入多通道数字信道化迭代处理单元时空闲的时钟周期，将反馈数据送入多通道数字信道化迭代处理单元进行二次处理。
参见图4，该附图4示出了通道数M＝4时的输入排序单元的数据时序。以x0(1),x0(2),x0(3),…,x0(i),…表示原始输入数据，在经过串行延迟器和抽取模块操作后，原始输入数据重新排列为：
Figure BDA0003594517430000081
其中，上述矩阵每一列的M个元素表示同一时钟周期并行送入多通道数字信道化迭代处理单元的数据，“0”表示该时钟周期空闲，即无数据送入多通道数字信道化迭代处理单元，上述矩阵中，输入数据x0(i)只分布在第2k+1,k＝0,1,2,…列。
由于反馈数据为原始输入数据对应的M路信道化处理结果，以ym(i),m＝1,2,…,M,i＝1,2,3,…表示原始输入数据经多通道数字信道化迭代处理单元处理后，在第m个支路输出的有效数据，则反馈数据重排模块接收的原始输入数据对应的连续M组M路信道化处理结果为：
Figure BDA0003594517430000091
反馈数据重排模块对接收到的M×M数据矩阵进行转置，得到：
Figure BDA0003594517430000092
在工作时钟驱动下，利用原始输入数据送入多通道数字信道化迭代处理单元时空闲的时钟周期，将上述转置后的数据矩阵的各列送入多通道数字信道化迭代处理单元进行二次处理。其中，当原始输入数据的采样带宽为BW时，该输入排序单元的工作时钟为2BW/M。
本发明一实施例中，反馈数据重排模块用于对反馈数据进行排序，即用于实现M×M数据矩阵的转置。对于反馈数据重排模块采用何种结构以实现上述功能，以下进行示例说明：
参见图5，附图5示出了通道数M＝8时的反馈数据重排模块的结构，该附图5中，S(1)、S(2)、S(4)表示次序变换组件。
本发明一实施例中，反馈数据重排模块包括log2M级次序变换操作单元；
每级次序变换操作单元包括M/2个次序变换组件，第i级次序变换操作单元的第j个次序变换组件以前一级次序变换操作单元输出数据中的第j个和第j+M/2个数据为输入，次序变换组件用于对输入的两个数据进行次序变换操作，其中，第1级次序变换操作单元的第j个次序变换组件以反馈数据中的第j个和第j+M/2个数据为输入，i＝1,2,…,log2M，j＝1,2,…,M/2。
进一步地，参见图6，附图6示出了次序变换组件的硬件结构，该附图6中，rD表示移位寄存器，MUX表示数据选择器。
以第i级次序变换操作单元的第j个次序变换组件为例，本发明一实施例提供的次序变换组件包括：第一移位寄存器、第二移位寄存器、第一二选一数据选择器和第二二选一数据选择器；
第一移位寄存器和第二移位寄存器的长度均为M/2i，第一移位寄存器以前一级次序变换操作单元输出数据中的第j个数据为输入，输出端分别与第一二选一数据选择器和第二二选一数据选择器的输入端连接，第一二选一数据选择器和第二二选一数据选择器的另一个输入端以前一级次序变换操作单元输出数据中的第j+M/2个数据为输入，第一二选一数据选择器的输出作为第i级次序变换操作单元输出数据中的第2j-1个数据，第二二选一数据选择器的输出端与第二移位寄存器的输入端连接，第二移位寄存器的输出作为第i级次序变换操作单元输出数据中的第2j个数据。
以第i级次序变换操作单元的第j个次序变换组件为例，本发明一实施例提供的次序变换组件包括以下两种工作方式：
第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至第一二选一数据选择器和第二二选一数据选择器，第一二选一数据选择器和第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，第一二选一数据选择器输出第一移位寄存器发送的数据，第二二选一数据选择器输出前一级输出数据中的第j+M/2个数据至第二移位寄存器，第二移位寄存器接收数据并输出；
第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至第一二选一数据选择器和第二二选一数据选择器，第一二选一数据选择器和第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，第一二选一数据选择器输出前一级输出数据中的第j+M/2个数据，第二二选一数据选择器输出第一移位寄存器发送的数据至第二移位寄存器，第二移位寄存器接收数据并输出。
随着反馈数据的不断输入，反馈数据重排模块中的次序变换组件按照以上两种操作方式循环交替工作，从而对反馈数据进行排序。
进一步地，参见图7，本发明一实施例中，多通道数字信道化迭代处理单元包括：第一乘法器、滤波器、第二乘法器和M点全并行IFFT组件；
第一乘法器包括M个，M个第一乘法器的输入端与输入排序单元的输出端连接，用于接收输入排序单元发送的M路并行数据，并对M路并行数据进行乘以1或-1的加权处理；
滤波器包括M个，M个滤波器的输入端与M个第一乘法器的输出端连接，用于对M个第一乘法器的输出数据进行信道化滤波处理；
第二乘法器包括M个，M个第二乘法器的输入端与M个滤波器的输出端连接，用于对M个滤波器的输出数据进行加权处理，其中，M个第二乘法器中的第m个第二乘法器用于对M个滤波器中的第m个滤波器的输出数据进行乘以
Figure BDA0003594517430000111
的加权处理；
M点全并行IFFT组件的输入端与M个第二乘法器的输出端连接，用于对M个第二乘法器的输出数据进行M点全并行IFFT运算。
本发明一实施例中，多通道数字信道化迭代处理单元接收输入排序单元输出的M路并行数据，完成M路并行数据的信道化滤波和频谱搬移。该多通道数字信道化迭代处理单元的工作时钟与输入排序单元相同，例如当原始输入数据的采样带宽为BW时，该多通道数字信道化迭代处理单元和输入排序单元的工作时钟均为2BW/M。
具体地，设定输入排序单元将原始输入数据对应的M路并行数据输入多通道数字信道化迭代处理单元的时刻为时钟周期T0，将反馈数据对应的M路并行数据输入多通道数字信道化迭代处理单元的时刻为时钟周期T1，第一乘法器采用以下方式进行运行：
在时钟周期T0+4k或T1+4Mk+2i，对接收到的输入数据乘以1；
在时钟周期T0+4k+2或T1+4Mk+2M+2i，对接收到的输入数据乘以-1，其中，k＝0,1,2,…，i＝0,1,…,M-1。
本发明一实施例中，M个滤波器的阶数均为L-1，但每个滤波器的L个滤波系数各不相同。其中，为了确定每个滤波器的滤波系数，可以先设计阶数为ML-1，通带截止频率为π/M的数字低通原型滤波器，将数字低通原型滤波器相应的滤波系数记作h(1),h(2),…,h(ML)，则多通道数字信道化迭代处理单元中第m(m＝1,2,…,M)个滤波器的滤波系数hm(1),hm(2),…,hm(L)与原型滤波器的滤波系数的对应关系可设置为：hm(l)＝h((l-1)M+m)。
其中，L的数值可以根据实际要求的原型滤波器性能和电路复杂度进行设置，可以为任意一个值。当L较大时，ML-1阶原型滤波器的阶数较高，此时通带平坦度好，过渡带窄，但电路中消耗的乘法器多；当L较小时，ML-1阶原型滤波器的阶数较低，原型滤波器性能会有一定的损失，但电路中消耗的乘法器少。
进一步地，参见图8，该附图8示出了多通道数字信道化迭代处理单元中第1个滤波器的结构，本发明一实施例中，滤波器采用转置结构，包括乘法器、加法器、第一M+1选1寄存器组和第二M+1选1寄存器组；
乘法器包括L个，L个乘法器的输入端与多通道数字信道化迭代处理单元的第一乘法器的输出端连接，输出端分别连接一个第一M+1选1寄存器组，第l个乘法器用于对输入数据进行乘以滤波器第l个滤波系数的加权处理，l＝1,2,3,...,L；
第一M+1选1寄存器组包括L个，L个第一M+1选1寄存器组的输入端与L个乘法器的输出端连接，输出端与L个加法器的输入端连接；
加法器包括L个，第l个加法器的输入端与第l-1个乘法器连接的第一M+1选1寄存器组的输出端连接，输出端通过一个第二M+1选1寄存器组与第l+1个加法器的输入端连接；
第二M+1选1寄存器组包括L个，第l个第二M+1选1寄存器组的输入端与第l个加法器的输出端连接，输入端与第l+1个加法器的输入端连接，其中，第L个第二M+1选1寄存器组的输出作为滤波器的输出。
本发明一实施例提供的滤波器采用转置结构，滤波器内的乘法器、加法器均与M+1选1寄存器组相连，用于在实现对第一乘法器输出的数据进行滤波处理的同时，实现对原始输入数据和反馈数据的滤波中间计算结果分开缓存。
其中，滤波器在工作时，滤波器的所有寄存器组同步进行切换。
具体地，对于第m个滤波器，假设原始输入数据经过第一乘法器加权处理后输入滤波器的时刻为时钟周期T0′，反馈数据经过第一乘法器加权处理后输入滤波器的时刻为时钟周期T1′，滤波器的寄存器组采用以下方式进行切换：
在时钟周期T0′+2k，切换到第1个寄存器，其中，k＝0,1,2,…；
在时钟周期T1′+2Mk+2i，切换到第i+2个寄存器，其中，k＝0,1,2,…，i＝0,1,…,M-1。
进一步地，本发明一实施例中，由于M为2的幂次，M点全并行IFFT组件的M点全并行IFFT运算可以采用传统的radix-2算法，此时M点全并行IFFT组件按照radix-2信号流图来实现，IFFT运算结果作为多通道数字信道化迭代处理单元的输出。
进一步地，参见图9，本发明一实施例中，输出分离单元包括数据分离模块和异步FIFO；
数据分离模块的输入端与多通道数字信道化迭代处理单元的输出端连接，数据分离模块包括M+1个输出端口，第1个输出端口与输入排序单元连接，用于输出原始输入数据对应的M路信道化处理结果，第2至M+1个输出端口与异步FIFO的输入端连接，用于输出反馈数据对应的M路信道化处理结果；
异步FIFO包括M个，M个异步FIFO的输入端与数据分离模块的第2至M+1个输出端口连接，用于对M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
具体地，该输出分离单元在工作时，数据分离模块接收多通道数字信道化迭代处理单元发送的M路信道化处理结果数据，若数据为原始输入数据对应的M路信道化处理结果，则数据分离模块将数据从第1个输出端口输出，以作为反馈数据送至输入排序单元，若数据为反馈数据对应的M路信道化处理结果，则数据分离模块将数据从第2至M+1个输出端口中的一个输出端口输出，以将M路信道化处理结果送至异步FIFO，异步FIFO对接收到的M路信道化处理结果进行数据速率变换，获取并输出M路数据，M组反馈数据对应的M路信道化处理结果依次从第2至M+1个输出端口中输出，M个异步FIFO分别对接收到的M路信道化处理结果进行数据速率变换处理以获取M路数据，M个异步FIFO输出M2路数据，即M2路信道化处理结果。
本发明一实施例中，该输出分离单元的工作时钟与输入排序单元相同，例如当原始输入数据的采样带宽为BW时，该输出分离单元和输入排序单元的工作时钟均为2BW/M。
进一步地，为了保证数据分离模块能够快速区分并输出原始输入数据对应的M路信道化处理结果和反馈数据对应的M路信道化处理结果，数据分离模块以预设端口输出方式输出数据。
具体地，设定原始输入数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure BDA0003594517430000131
反馈数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure BDA0003594517430000132
数据分离模块采用以下端口输出方式输出数据：
在时钟周期
Figure BDA0003594517430000141
数据分离模块的当前输入数据从第1个端口输出，其中，k＝0,1,2,…；
在时钟周期
Figure BDA0003594517430000142
数据分离模块的当前输入数据从第i+2个端口输出，其中，k＝0,1,2,…，i＝0,1,…,M-1。
进一步地，当原始输入数据的采样带宽为BW时，该输出分离单元的异步FIFO最终输出M2路带宽为BW/M2的信号，因此，此时异步FIFO输出端的时钟频率为BW/M2，输入端的时钟频率为2BW/M。设
Figure BDA0003594517430000143
和
Figure BDA0003594517430000144
分别为异步FIFO输入端与输出端的时钟周期长度，从数据分离模块的端口输出方式可以看出，每个异步FIFO在每2M个时钟周期内只写入一次数据，相应的数据写入速率为
Figure BDA0003594517430000145
与数据读出速率
Figure BDA0003594517430000146
相同，因此，本发明一实施例中，异步FIFO的存储深度最小可以设置为2，此时即可满足数据速率转换的要求。
本发明一实施例提供的数字信道化接收装置能够在提供多路信道化输出的同时，显著降低装置中的原型滤波器阶数，减少装置的乘法器开销，以及显著降低装置的IFFT全并行计算的复杂度。例如，当数字信道化接收装置提供M2路信道化输出时，该装置中的原型低通滤波器的通带截止频率为π/M，该装置只需要完成M点全并行IFFT运算。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是：以上实施例仅用于说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种数字信道化接收装置，其特征在于，包括：
输入排序单元，用于接收原始输入数据，将原始输入数据按照预设方式进行排序以获取M路并行数据，接收输出分离单元的反馈数据，将反馈数据按照预设方式进行排序以获取M路并行数据，并在不同的时钟周期将原始输入数据对应的M路并行数据或反馈数据对应的M路并行数据送至多通道数字信道化迭代处理单元，其中，M表示所述多通道数字信道化迭代处理单元的通道数，且M为2的幂次；
所述多通道数字信道化迭代处理单元，所述多通道数字信道化迭代处理单元的输入端与所述输入排序单元的输出端连接，输出端与所述输出分离单元的输入端连接，用于对所述输入排序单元输入的M路并行数据进行信道化滤波和M点全并行IFFT运算以得到M路信道化处理结果，并将M路信道化处理结果送至所述输出分离单元；
所述输出分离单元，用于对所述多通道数字信道化迭代处理单元输入的M路信道化处理结果进行筛选和分离，确定原始输入数据对应的M路信道化处理结果和反馈数据对应的M路信道化处理结果，并将原始输入数据对应的M路信道化处理结果作为反馈数据送至所述输入排序单元，以及对反馈数据对应的M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
2.根据权利要求1所述的数字信道化接收装置，其特征在于，所述输入排序单元包括：串行延迟器、抽取模块、反馈数据重排模块和数据选择器；
所述串行延迟器包括M-1个依次连接的延迟单元，M-1个所述延迟单元中第一个延迟单元的输入端用于接收原始输入数据；
所述抽取模块包括M个，M个所述抽取模块中的M-1个抽取模块的输入端与M-1个所述延迟单元的输出端连接，另外一个抽取模块的输入端用于接收原始输入数据，M个所述抽取模块的输出端与M个所述数据选择器的输入端连接，所述抽取模块用于对所述延迟单元输出的数据进行1/M抽取，并将抽取后的数据送至所述数据选择器；
所述反馈数据重排模块的输入端与所述输出分离单元的输出端连接，输出端与M个所述数据选择器的输入端连接，用于接收所述输出分离单元发送的反馈数据，对反馈数据进行排序，并将排序后的反馈数据送至所述数据选择器；
所述数据选择器包括M个，用于在不同的时钟周期将所述抽取模块的输出数据或所述反馈数据重排模块的输出数据送至所述多通道数字信道化迭代处理单元。
3.根据权利要求2所述的数字信道化接收装置，其特征在于，所述反馈数据重排模块包括log2M级次序变换操作单元；
每级所述次序变换操作单元包括M/2个次序变换组件，第i级次序变换操作单元的第j个次序变换组件以前一级次序变换操作单元输出数据中的第j个和第j+M/2个数据为输入，用于对输入的两个数据进行次序变换操作，其中，第1级所述次序变换操作单元的第j个次序变换组件以反馈数据中的第j个和第j+M/2个数据为输入，i＝1,2,…,log2M，j＝1,2,…,M/2。
4.根据权利要求3所述的数字信道化接收装置，其特征在于，所述第i级次序变换操作单元的第j个次序变换组件包括：第一移位寄存器、第二移位寄存器、第一二选一数据选择器和第二二选一数据选择器；
所述第一移位寄存器和所述第二移位寄存器的长度均为M/2i，所述第一移位寄存器以前一级次序变换操作单元输出数据中的第j个数据为输入，输出端分别与所述第一二选一数据选择器和所述第二二选一数据选择器的输入端连接，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端以前一级次序变换操作单元输出数据中的第j+M/2个数据为输入，所述第一二选一数据选择器的输出作为第i级次序变换操作单元输出数据中的第2j-1个数据，所述第二二选一数据选择器的输出端与所述第二移位寄存器的输入端连接，所述第二移位寄存器的输出作为第i级次序变换操作单元输出数据中的第2j个数据。
5.根据权利要求4所述的数字信道化接收装置，其特征在于，所述第i级次序变换操作单元的第j个次序变换组件包括以下两种工作方式：
所述第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至所述第一二选一数据选择器和所述第二二选一数据选择器，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，所述第一二选一数据选择器输出所述第一移位寄存器发送的数据，所述第二二选一数据选择器输出前一级输出数据中的第j+M/2个数据至所述第二移位寄存器，所述第二移位寄存器接收数据并输出；
所述第一移位寄存器接收前一级输出数据中的第j个数据，并输出数据至所述第一二选一数据选择器和所述第二二选一数据选择器，所述第一二选一数据选择器和所述第二二选一数据选择器的另一个输入端接收前一级输出数据中的第j+M/2个数据，所述第一二选一数据选择器输出前一级输出数据中的第j+M/2个数据，所述第二二选一数据选择器输出所述第一移位寄存器发送的数据至所述第二移位寄存器，所述第二移位寄存器接收数据并输出。
6.根据权利要求1-5中任一项所述的数字信道化接收装置，其特征在于，所述多通道数字信道化迭代处理单元包括：第一乘法器、滤波器、第二乘法器和M点全并行IFFT组件；
所述第一乘法器包括M个，M个所述第一乘法器的输入端与所述输入排序单元的输出端连接，用于接收所述输入排序单元发送的M路并行数据，并对M路并行数据进行乘以1或-1的加权处理；
所述滤波器包括M个，M个所述滤波器的输入端与M个所述第一乘法器的输出端连接，用于对M个所述第一乘法器的输出数据进行信道化滤波处理；
所述第二乘法器包括M个，M个所述第二乘法器的输入端与M个所述滤波器的输出端连接，用于对M个所述滤波器的输出数据进行加权处理，其中，M个所述第二乘法器中的第m个所述第二乘法器用于对M个所述滤波器中的第m个所述滤波器的输出数据进行乘以
Figure FDA0003594517420000031
的加权处理；
所述M点全并行IFFT组件的输入端与M个所述第二乘法器的输出端连接，用于对M个所述第二乘法器的输出数据进行M点全并行IFFT运算。
7.根据权利要求6所述的数字信道化接收装置，其特征在于，设定所述输入排序单元将原始输入数据对应的M路并行数据输入所述多通道数字信道化迭代处理单元的时刻为时钟周期T0，将反馈数据对应的M路并行数据输入所述多通道数字信道化迭代处理单元的时刻为时钟周期T1，所述第一乘法器采用以下方式进行运行：
在时钟周期T0+4k或T1+4Mk+2i，对接收到的输入数据乘以1；
在时钟周期T0+4k+2或T1+4Mk+2M+2i，对接收到的输入数据乘以-1，其中，k＝0,1,2,…，i＝0,1,…,M-1。
8.根据权利要求6或7所述的数字信道化接收装置，其特征在于，所述滤波器采用转置结构，包括乘法器、加法器、第一M+1选1寄存器组和第二M+1选1寄存器组；
所述乘法器包括L个，L个所述乘法器的输入端与所述多通道数字信道化迭代处理单元的第一乘法器的输出端连接，输出端分别连接一个所述第一M+1选1寄存器组，第l个所述乘法器用于对输入数据进行乘以滤波器第l个滤波系数的加权处理，l＝1,2,3,...,L；
所述第一M+1选1寄存器组包括L个，L个所述第一M+1选1寄存器组的输入端与L个所述乘法器的输出端连接，输出端与L个所述加法器的输入端连接；
所述加法器包括L个，第l个所述加法器的输入端与第l-1个所述乘法器连接的所述第一M+1选1寄存器组的输出端连接，输出端通过一个所述第二M+1选1寄存器组与第l+1个所述加法器的输入端连接；
所述第二M+1选1寄存器组包括L个，第l个所述第二M+1选1寄存器组的输入端与第l个所述加法器的输出端连接，输入端与第l+1个所述加法器的输入端连接，其中，第L个所述第二M+1选1寄存器组的输出作为滤波器的输出。
9.根据权利要求1-8中任一项所述的数字信道化接收装置，其特征在于，所述输出分离单元包括数据分离模块和异步FIFO；
所述数据分离模块的输入端与所述多通道数字信道化迭代处理单元的输出端连接，所述数据分离模块包括M+1个输出端口，第1个输出端口与所述输入排序单元连接，用于输出原始输入数据对应的M路信道化处理结果，第2至M+1个输出端口与所述异步FIFO的输入端连接，用于输出反馈数据对应的M路信道化处理结果；
所述异步FIFO包括M个，M个所述异步FIFO的输入端与所述数据分离模块的第2至M+1个输出端口连接，用于对M路信道化处理结果进行数据速率变换处理，获取并输出M2路信道化处理结果。
10.根据权利要求9所述的数字信道化接收装置，其特征在于，设定原始输入数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure FDA0003594517420000041
反馈数据对应的M路信道化处理结果开始送入输出分离单元的时刻为时钟周期
Figure FDA0003594517420000042
所述数据分离模块采用以下端口输出方式输出数据：
在时钟周期
Figure FDA0003594517420000043
所述数据分离模块的当前输入数据从第1个端口输出，其中，k＝0,1,2,…；
在时钟周期
Figure FDA0003594517420000044
所述数据分离模块的当前输入数据从第i+2个端口输出，其中，k＝0,1,2,…，i＝0,1,…,M-1。
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