KR100576520B1

KR100576520B1 - 반복 연산 기법을 이용한 가변 고속 푸리에 변환프로세서

Info

Publication number: KR100576520B1
Application number: KR1020030086284A
Authority: KR
Inventors: 김동순; 전원기; 권기원; 위정욱; 서정욱
Original assignee: 전자부품연구원
Priority date: 2003-12-01
Filing date: 2003-12-01
Publication date: 2006-05-03
Also published as: KR20050052740A

Abstract

본 발명은 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서에 관한 것이다.

본 발명의 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서는 Spilt radix-2/4/8부; 상기 Spilt radix-2/4/8부에 연결되며 상기 Spilt radix-2/4/8부로부터의 출력 데이터를 복소수 곱셈을 해주는 복소수 곱셈부 및 상기 복소수 곱셈부에 연결되는 연이은 두 개의 radix-2 SDF로 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서는 radix-2/4/8과 radix-2를 이용하여 설계된 가변 FFT 알고리즘을 반복적으로 사용함으로써 하나의 모듈로 다양한 사이즈의 FFT를 설계하여 칩 면적을 최소화 할 수 있는 효과가 있다.

가변 FFT, Split radix-2/4/8, radix-2 SDF

Description

반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서 {Variable fast fourier transform processor using iteration algorithm}

도 1은 종래의 radix-2 알고리즘의 흐름도.

도 2는 종래의 radix-4 알고리즘의 흐름도.

도 3은 본 발명의 일실시예에 의한 radix-2/4/8 알고리즘의 신호 흐름도.

도 4는 본 발명의 일실시예에 의한 가변 고속 푸리에 변환 프로세서의 구조도.

<도면의 주요부분에 대한 부호의 설명>

310 : radix-2 320 : radix-2/4

330 : radix-2/8

410 : radix-2 SDF 440 : Split radix-2/4/8

본 발명은 반복 연산 기법을 이용한 가변 FFT(Fast Fourier Transform ; 고속 푸리에 변환) 프로세서 구현 방법 관한 것으로, 보다 자세하게는 하나의 모듈로 다양한 사이즈의 FFT 알고리즘을 설계하기 위한 구조를 제안한다.

FFT는 주지의 기술로서 시간 변화 신호를 주파수 변화 신호로 변환시키는 기술이고 역푸리에 변환은 주파수 변화 신호를 시간 변화 신호로 변환하는 기술이다.

실시간에서 고속 디지털 신호의 FFT연산을 수행하기 위해 고속 푸리에 변환 연산은 프로그래머블 DSP(Digital signal processor)에 구현된 소프트웨어 또는 전용 FFT 프로세서에 의해 수행된다.

FFT 방식을 이용한 전송기술의 예로서는 무선랜, ADSL(Asymmetric Digital Subscriber Line), DAB(Digital Audio Broadcasting), OFDM(Orthogonal Frequency Division Multiplexing) 등이 있다.

최근 디지털 기술의 발전에 따라 방송 방식이 아날로그 방식에서 디지털 방식으로 전환되고 있는 추세이다. 디지털 오디오 방송은 전송 방식으로 OFDM을 사용하고 있는데 OFDM은 높은 대역 효율성. 다중경로 페이딩과 같은 이점으로 인해 고속 무선 데이터통신 시스템의 변조기로 각광받고 있다.

OFDM 전송방식의 기본 개념은 직렬로 입력되는 데이터열을 N개의 병렬 데이터열로 변환하여 각각 분리된 부반송파에 실어 전송함으로써 데이터율을 높이는 것이다. 이 때, 부반송파는 직교성을 유지할 수 있도록 적절히 선택되어야 하며 상기 부반송파는 송수신단에서 FFT와 IFFT를 사용하여 생성 가능하다.

따라서 고속이동환경에서 OFDM 전송 방식을 사용할 경우 FFT를 이용한 연산 이 필수적이며 이동 채널 환경에 적합한 FFT의 크기는 1024 포인트 이상의 고성능 FFT 연산을 필요로 한다.

FFT는 DFT(Discrete Fourier Transform)를 보다 빨리 수행하기 위한 알고리즘이다.

의 포인트에 대해서 수행하는 것이 일반적이며, N-포인트 푸리에 트랜스퍼(N-point Fourier transfer)의 경우에, 하기 표 1과 같은 연산량의 차이가 남을 알 수 있다.

N-point DFT의 식을 FFT 알고리즘의 형태로 변환하는 과정을 수학식 1에 나타냈다.

수학식 1에서 보면

를 수학식 2와 같이 다른 값으로 변환이 가능하며, 이를 이용하여 대입하면 수학식 3을 얻을 수 있게 된다.

먼저 k가 짝수인 경우에는 k=2r로 나타낼 수 있으며, 수학식 3에 k=2r을 대 입하면 수학식 4와 같이 정리할 수 있다. 그리고 k가 홀수인 경우에는 k=2r+1로 나타낼 수 있으므로, 짝수인 경우와 마찬가지로 수학식 3에 k=2r+1을 대입하면 수학식 5로 정리된다. 결과적으로 k가 짝수인 경우와 홀수인 경우에 대한 것을 하나로 묶어서 정리하면 수학식 6과 같이 정리된다.

도 1은 종래의 Radix-2의 알고리즘 흐름도를 나타낸다. 도 1을 참조하면, Radix-2 구조는 FFT의 입출력이 2ⁿ으로 구성될 때 사용되는 구조이다. Radix-2 구조는 2개의 입력(in0, in1)을 처리하는 구조로서, 덧셈기, 뺄셈기, 그리고 곱셈기가 하나씩만 필요한 간단한 구조이다. 도 2는 종래의 Radix-4의 알고리즘 흐름도를 나타낸다. 도 2를 참조하면, Radix-4의 구조는 FFT의 입출력이 4ⁿ으로 구성될 때 사용되는 구조이다. Radix-4의 구조는 Radix-2 구조에 비해 구현하기가 복잡하지만 4개의 입력(in0, in1, in2, in3)에 대해 한번에 처리할 수 있는 구조이다.

도 1, 2 에 도시된 바와 같이, FFT를 구현하는 데는 Radix-2와 Radix-4가 주로 사용된다. Radix-2의 경우 그 구현을 간단하게 할 수 있는 장점이 있다. 2n의 입력에서 어떤 번지의 입력이 그 번지의 출력이 나올 때까지 도 1에 도시된 바와 같은 구조를 n번 거치게 된다. 또한 도 2에 도시된 바와 같이 Radix-4의 경우에는 구현이 Radix-2의 경우보다 복잡하지만, 같은 양의 데이터를 처리할 경우 빨리 처 리할 수 있다는 장점이 있다. Radix-4의 경우도 4n의 입력에서 어떤 번지의 입력이 그 번지의 출력이 나올 때까지 도 2에 도시된 바와 같은 구조를 n번 거치게 된다.

예를 들어 설명하면, 4개의 입력에 대해 Radix-2의 경우 도 1의 구조가 4번 불려지게 된다. 즉 덧셈, 뺄셈, 곱셈의 과정이 4번 불려지게 된다. 그런데 한번에 처리될 수 없고 2(=log₂4)단계를 거친다. Radix-4의 경우는 도 2의 구조가 한번만 불려지게 되며 덧셈을 4번, 곱셈을 3번 부른다. 그리고 단 한번(=log₄4)의 단계로 처리가 된다. Radix-4 구조가 빠른 처리를 할 수 있는 이유는 연산에서 처리시간이 문제가 되는 회전인자(twiddle factor) 연산이 줄어든다는 것이다. 4개의 입력에 대해 Radix-2의 구조는 회전인자를 가지고 4번의 복소수 곱셈을 수행하지만 Radix-4 구조는 3번의 복소수 곱셈을 수행한다.

Radix-2의 구조는 256, 512, 1024, 2048 등의 2ⁿ으로 구성되는 모든 입력을 처리할 수 있으나 상대적으로 처리속도가 느린 단점이 있으며 Radix-4의 구조는 512, 2048 등과 같이 4ⁿ의 형태가 아닌 입력 모드에 대해서는 처리할 수 없다는 단점이 있다.

종래기술인 대한민국 공개특허 10-2002-0080789호의 패스트퓨리에 변환장치는 메모리와, 메모리에 저장된 처리대상 데이터에 대해 radix 연산기 중 단위처리 비트수가 많은 radix 연산기 순서로 부여된 우선순위에 따라 대응하는 데이터 처리군을 분류하고 분류된 데이터 처리군 순서에 따라 대응하는 radix 연산기에 의해 처리되도록 메모리를 제어하되 radix 연산기에 의해 연산처리되어 메모리에 저장된 데이터 처리군을 연산처리순서에 대응되게 설정된 역전방식에 의해 재배열 처리하여 복원시키는 연산처리부를 갖는 패스트퓨리에 변환장치에 관한 것이다.

그러나 상기와 같은 방법은 radix 알고리즘을 재구성하는 것이 아니라 디지트 역전용 어드레스 발생기를 사용하여 처리속도를 향상시킨다는 점이 본 발명과 다르며 각 포인트의 크기마다 다른 모듈을 설계해야 하므로 칩 면적이 커진다는 문제점이 있었다.

종래기술인 대한민국 공개특허 10-2002-0022349호의 디지털 오디오 방송 수신기에서의 고속 푸리에 변환 장치 및 그 방법은 종래의 유럽형 DAB를 위한 FFT를 설계할 경우의 처리속도가 느리다는 단점을 보완하기 위해 radix-2와 radix-4 구조의 특성을 이용하여 여러 단으로 이루어지는 FFT의 마지막 단을 변경하는 장치와 방법에 관한 것이다.

그러나 상기와 같은 방법은 radix 알고리즘을 재구성하는 것이 아니라 기존의 radix 알고리즘의 마지막 단만을 변경한다는 점이 본 발명과 다르고 각 포인트의 크기마다 다른 모듈을 설계해야 하므로 칩 면적이 커진다는 문제점이 있었다.

종래기술인 대한민국 공개특허 10-2002-0034746호의 고속 및 면적 효율적인 알고리즘을 적용한 고속 프리에 변환 프로세서는 4개의 입력신호가 인가되어 버터플라이 연산을 행하는 radix-4 버터플라이 모듈; 및 상기 radix-4 버터플라이 모듈의 다음에 연결되어 상기 radix-4 버터플라이 모듈에서 출력된 신호에 버터플라이 연산을 행하는 radix-2 버터플라이모듈을 포함하는 알고리즘을 적용한 고속 프리에변환 프로세서에 관한 것이다.

그러나 상기와 같은 방법은 64 포인트에 사용하는 파이프라인 구조에만 국한된다는 점이 본 발명과 다르고 radix 알고리즘을 반복하여 사용하는 것이 아니기 때문에 각 포인트의 크기마다 하나의 모듈이 아닌 다른 모듈을 설계해야 한다는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, Split radix-2/4/8과 radix-2를 이용한 파이프라인 구조를 사용하여 하나의 모듈로 다양한 크기의 FFT를 설계함으로써 칩 면적을 줄일 수 있도록 하는 반복 연산 기법을 이용한 가변 FFT 프로세서를 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 Spilt radix-2/4/8부; 상기 Spilt radix-2/4/8부에 연결되며 상기 Spilt radix-2/4/8부로부터의 출력 데이터를 복소수 곱셈을 해주는 복소수 곱셈부 및 상기 복소수 곱셈부에 연결되는 연이은 두 개의 radix-2 SDF로 이루어진 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서에 의해 달성된다.

상기 Spilt radix-2/4/8부는 2ⁿ개의 입력 신호가 인가되어 버터 플라이 연산 을 수행하며 한 개의 레지스터, 세 개의 멀티플렉서 및 네 개의 덧셈기로 이루어진 세 개의 radix-2 SDF와 상기 radix-2 SDF 중 두 번째 radix-2 SDF에 연결되어 상기 radix-2 SDF에서 출력된 데이터를 곱셈하여 주며, 한 개의 멀티플렉서와 두 개의 곱셈기로 이루어진 정수 곱셈부를 포함한다.

또한 상기 복소수 곱셈부는 한 개의 멀티플렉서와 네 개의 곱셈기와 두 개의 덧셈기로 이루어진다.

FFT를 설계할 때 면적, 속도, 전력에 가장 큰 영향을 미치는 것은 곱셈의 수이다. FFT 알고리즘 중, 주어진 조건에서 가장 적은 곱셈이 사용되는 것은 Split(분할)-radix이므로 이 방식을 기본적인 알고리즘으로 선택한다. 하지만, Split-radix 알고리즘은 다른 알고리즘에 비해 복잡성이 크고, 각 단계마다 곱셈기를 사용하여야 하는 단점이 있다. 이것을 보완하기 위해 도 3에 나타낸 Split radix-2/4/8 알고리즘을 사용한다.

도 3은 본 발명의 일실시예에 의한 Split radix-2/4/8 알고리즘의 신호 흐름도이다. 도 3에서와 같이 radix-2(310), Split radix-2/4(320), Split radix-2/8(330)를 이용하여 Split radix-2/4/8을 구성할 수 있다.

결과값 8개 중에서 짝수 인덱스를 갖는 항의 결과는 수학식 7과 같이 표현할 수 있으며, 홀수 인덱스를 갖는 항의 결과는 수학식 8, 9, 10, 11로 표현할 수 있다.

이러한 Split radix-2/4/8을 사용하면, 세 개의 단계 중에 두 번째 단계에서 정수 곱셈기(constant multiplier)를 사용하고, 3번째 단계에서 복소수 곱셈기 (complex multiplier)를 사용하면 된다. 참고로 각 포인트의 사이즈에서의 곱셈수와 덧셈수를 비교하여 표 2와 표 3에 나타내었다.

상기의 두 표에서 볼 수 있듯이 본 발명의 Split radix-2/4/8은 radix-2와 radix-4에 비해서는 곱셈 수와 덧셈 수가 상당히 감소하는 것을 볼 수 있으며, Split radix-2/4와 Split radix-2/8에 비해서는 약간 증가하는 것을 볼 수 있다. 하지만, 각 단계에서 복소수 곱셈기가 쓰이는 Split radix-2/4와 Split radix-2/8에 비해, Split radix-2/4/8은 3단계마다 정수 곱셈기 하나와 복소수 곱셈기 하나가 쓰이고, 복잡성이 크게 감소하므로 곱셈과 덧셈의 약간의 증가는 충분히 보상할 수 있다.

표 4는 각 사이즈에서 필요한 곱셈기의 수를 비교한 것이다. 괄호의 숫자는 전체 곱셈기 중 정수 곱셈기의 수이다.

N-포인트 DFT(Discrete Fourier Transform)는 수학식 12와 같이 표현할 수 있다.

기본적인 알고리즘인 Split radix-2/4/8을 가장 큰 사이즈인 2048 포인트를 기본으로 분할법을 적용하면 N=8×8×8×2×2가 된다. 이 형식을 기본으로 32 포인트에서 2048 포인트를 정수의 곱으로 표현하면 수학식 13과 같이 된다.

상기 수학식 13에서

을

으로,

를

으로 가정한다면, k=r₄r₃r₂r₁k₄+r₄r ₃r₂k₃+r₄rk₂+r₄k₁+k ₀으로, n=r₃r₂r₁r₀n₄+r₂r₁r₀n₃+r₁r₀n₂+

r₀n₁+n₀으로 정의할 수 있다. 이 때 수학식 12는 다음과 같이 표현할 수 있다.

여기서, k₄=0~r_0-1, k₃=0~r_1-1, k₂=0~r_2-1, k₁=0~r_3-1, k₀=0~r_4-1

n₄=0~r_4-1, n₃=0~r_3-1, n₂=0~r_2-1, n₁=0~r_1-1, n₀=0~r_0-1이다.

수학식 14와 같은 DFT의 식은 다음의 수학식 15와 같은 DIF(Decimal In Frequency) 알고리즘 방식을 사용하여 연산을 할 수 있다.

다양한 크기의 FFT 구조(32 포인트에서 2048 포인트까지)에서 모두 사용이 가능한 DAB 시스템의 경우, 수학식 13에서 보인 것처럼 8 사이즈와 2 사이즈의 반복으로 구현할 수 있다. 8 사이즈는 앞에서 이미 언급한 Split radix-2/4/8로 구현하고 2 사이즈는 radix-2를 사용하여 구현할 수 있다. 그리고, 각 사이즈마다 각각의 모듈을 만들지 않고 한 모듈에서 다양한 사이즈의 FFT를 구현하기 위해서는, 2048 포인트와 같이 Split radix-2/4/8을 세 번 사용할 때와 32 포인트에서와 같이 Split radix-2/4/8을 한 번 사용할 때 모두를 고려하여야 한다. 이에 칩 면적을 줄이고 Split radix-2/4/8의 활용도를 높이기 위해 Split radix-2/4/8 하나만을 사용하여 큰 사이즈 같은 경우는 Split radix-2/4/8을 반복적으로 사용한다.

가변 FFT 모듈은 32 포인트부터 2048 포인트까지 모두 사용할 수 있어야 하므로 가장 큰 2048을 기준으로 설계하여야 한다. 하지만 2048 파이프라인으로 연결하려면 하드웨어의 사이즈는 그만큼 커지게 되고 작은 포인트에서 하드웨어의 활용도가 낮아지게 된다. 따라서 이 점을 보완하기 위하여 Split radix-2/4/8 구조를 표 5의 횟수만큼 반복적으로 사용하여 하드웨어의 사이즈를 줄이고 활용도를 높여야 한다.

상기 표 5에서 괄호 안의 숫자는 각 단계의 수이다.

도 4는 본 발명의 일실시예에 의한 가변 FFT 프로세서의 구조도이다. 도 4를 살펴보면 가변 FFT 모듈의 구조는 radix-2를 기본으로 하는 SDF(Single Delay Feedback)를 사용하였다. radix-2 SDF(410) 구조는 직렬로 들어오는 입력 중 정해진 FFT 사이즈의 반은 레지스터(register)에 보내어 다음 반의 사이즈에 해당하는 데이터와 연산(덧셈, 뺄셈)을 한다. 연산된 값의 반은 출력되고, 반은 다시 레지스 터를 거친 후 출력이 되어 입력처럼 출력도 직렬로 되게 한다. 이 radix-2 SDF 과정을 3번 사용하게 되면 radix-2/4/8(420)이 된다. 한번의 radix-2/4/8의 과정은 두 번째 SDF 출력후 8 포인트마다 2번의 정수 곱셈(2번의 실수 곱셈과 2번의 실수 덧셈)을 한다. 또한 한 번의 radix-2/4/8의 과정이 끝나면 복소수 곱셈(4번의 실수 곱셈과 2번의 실수 덧셈)을 한다.

radix-2/4/8과 곱셈의 과정을 거친 후 표 5의 radix-2/4/8의 사용횟수에 따라, 위와 같은 과정을 반복하게 된다. 상기 과정이 끝나고 남은 단계에서는 2개의 radix-2 SDF를 사용하면 모든 FFT 과정이 끝나게 된다.

하기의 표 6과 표 7에는 FFT 사이즈에서의 레지스터와 비트수를 나타내었다.

FFT에서는 구현되는 비트수에 따라 오차 값이 바뀌므로, 최적의 비트 수를 결정하기 위해 본 발명에서는 매트랩(matlab)을 이용하여 비트 시뮬레이션을 하였다. 설계는 고정된 포인트(fixed point)를 사용 하였고, 매트랩으로 시뮬레이션 한 결과 표 7과 같이 가장 최적화된 비트를 얻을 수 있었다. 시뮬레이션은 정수부와 소수부로 나누어 정수부는 오버플로우(overflow), 언더플로우(underflow)가 일어나지 않을 정도의 충분한 비트를 주었고, 소수 부분은 비트를 변화시키면서 시뮬레이션을 하였다.

표 6과 표 7의 결과를 바탕으로 레지스터와 비트수의 결정은 가장 큰 사이즈인 2048을 기준으로 하여 18비트로 하였다.

따라서, 본 발명의 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서는 radix-2/4/8과 radix-2를 이용하여 설계된 가변 FFT 알고리즘을 반복적으로 사용함으로써 하나의 모듈로 다양한 사이즈의 FFT를 설계하여 칩 면적을 최소화할 수 있는 효과가 있다.

Claims

반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서에 있어서,

Spilt radix-2/4/8부;

상기 Spilt radix-2/4/8부에 연결되며 상기 Spilt radix-2/4/8부로부터의 출력 데이터를 복소수 곱셈을 해주는 복소수 곱셈부; 및

상기 복소수 곱셈부에 연결되는 연이은 두 개의 radix-2 SDF

를 포함하는 것을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 1항에 있어서,

상기 Spilt radix-2/4/8부는

2ⁿ개의 입력 신호가 인가되어 버터 플라이 연산을 수행하는 세 개의 radix-2 SDF; 및

상기 radix-2 SDF 중 두 번째 radix-2 SDF에 연결되어 상기 radix-2 SDF에서 출력된 데이터를 곱셈하여 주는 정수 곱셈부;

를 가짐을 특징으로하는 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 2항에 있어서,

상기 radix-2 SDF는 한 개의 레지스터와 세 개의 멀티플렉서와 네 개의 덧셈기를 포함함을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 2항에 있어서,

상기 radix-2 SDF는 입력된 FFT 사이즈의 반을 레지스터에 보내어 남은 반의 사이즈에 해당하는 데이터와 연산하는 것을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 2항에 있어서,

상기 정수 곱셈부는 한 개의 멀티플렉서와 두 개의 곱셈기를 가짐을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 1항에 있어서,

상기 복소수 곱셈부는 한 개의 멀티플렉서와 네 개의 곱셈기와 두 개의 덧셈 기를 가짐을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.
제 1항에 있어서,

상기 복소수 곱셈부는 두 번의 실수 곱셈과 두번의 실수 덧셈을 하는 것을 특징으로 하는 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서.