CN1152981A

CN1152981A - 宽带fft信道分路器

Info

Publication number: CN1152981A
Application number: CN95193439.2A
Authority: CN
Inventors: R·R·卡尼; T·L·威廉斯
Original assignee: AirNet Communications Corp
Current assignee: AirNet Communications Corp
Priority date: 1994-04-08
Filing date: 1995-03-13
Publication date: 1997-06-25
Anticipated expiration: 2015-03-13
Also published as: CA2187343C; CA2187343A1; WO1995028045A1; AU706263B2; AU1994395A; US5537435A; ES2197198T3; EP0774181A1; CN1069468C; DE69530774T2; KR100366751B1; ATE240616T1; JPH09511880A; DE69530774D1; EP0774181B1

Abstract

一个外观紧凑、多信道的无线通信收发机结构为了宽带信号处理，使用了重叠相加或多相位的信号处理功能，带有一个抽样速率。接收机部分接收多个多频通信信道并输出代表多个多频通信信道内容的数字信号。接收机部分包括一个基于FFT的信道分路器，处理宽带数字接收机输出的数字信号并将相应的信道输出连接到第一组多个数字信号处理单元，该多个单元处理(例如，解调)相应几个数字信道信号并将处理过的几个数字信道信号在相应的输出端口提供，以便分配到一个跟随的话音/数字网络中。在发射方面，发射部分包括多个数字信号处理器，分别与相应的要分别在不同频道上发射的多个入(话音/数据)通信信号中的几个相关联。它们处理(调制，编码)过的输出提供给一个逆FFT合路器。FFT合路器给发射多频通信信道信号的宽带发射机提供一个合成的多信道信号。信道分路器和合路器中的每一个都可用重叠相加或多相滤波来实现。

Description

宽带FFT信道分路器

发明的领域

本发明一般涉及无线通信网络(例如蜂窝和个人通信系统(PCS))并且更具体地是面向一种新的改进的收发机装置，其接收机部分包括一个宽带的、基于快速傅立叶变换(FFT)的信道分路器，以便从数字化的中频(IF)信号中提取多个信道，并包括一组数字抽样率变换器，对每个信道进行最佳的抽样定时调整，其发射机部分包括一个宽带、基于逆FFT的合路器，以便将多个数字化的基带信道合成一个单一的IF信号用于发射。

发明的背景

为了在一个广阔的地理区域上提供多信道的话音和数据通信，无线(例如，蜂窝)通信业务提供者目前在有保护及可维护的设施(例如，建筑物)中安装收发器基站。因为目前用来实现用于单个蜂窝信道的信号处理设备的大量的硬件，每个基站一般要为提供给业务提供者的只是很有限的一部分频谱而配置成具有多信道通信的能力。典型的基站可包括三到五个设备架，容纳多套独立的接收机和发射机信号处理组件，以便为可用的带宽(例如，12MHz)内的总信道数(例如，400-30kHz)中规定的一部分(例如，48)服务。基站的多个(例如，48)窄带(30kHz)信道单元中典型的一个的接收机部分在图1中示意性地说明为包括一组专用的信号处理组件，包括前端或下变频部分10、中频(IF)部分20和基带部分30。

前端部分10由收发机站点处的天线12所连接的低噪声放大器11、射频到中频(RF-IF)下变频转换混频器13和有关的IF本振15组成。IF部分20由混频器13的输出所连接的带通滤波器21、放大器23、IF-基带混频器25以及有关的基带本振27组成。带通滤波器21的中心在12MHz宽蜂窝话音/数据通信频段的400-30kHz的子部分中相应的一个上，带宽为100kHz，在图2的多信道频谱分布图中示意性地说明。

基带部分30包括低通(抗混淆)滤波器31、模数(A-D)转换器33、用作解调器和纠错器的数字信号处理单元35以及有关的电话(例如T1载体)单元37，处理过的信道信号通过该单元连接到辅助的电话系统设备中。A-D变换器33的抽样率典型地在75K抽样/秒的量级上。通过A-D变换器33数字化的窄带信道信号由数字信号处理(DSP)单元35解调，恢复其中的话音/数据信号用于电话载体单元37。(连接一个类似的专用信号处理发射机部分，作为接收机部分的补充，以便接收来自电话系统设备的数字馈入并给收发机站点处的天线输出一个上变频的RF信号。)

对于一个典型的城市服务区，为了在提供给业务提供者的整个带宽(例如，12MHz)内使业务覆盖最佳化，并且为了保证在基站所处的分散的收发机站点之间无干扰的覆盖，蜂窝收发机站点地理分布习惯上处于彼此相邻的六角形网眼中(七个网眼组成一组)。因此，每个网眼有它自己的容量有限的多架基站，为可用的400个信道的各自不同的一个子集服务，藉此，在广阔的地理区域上，可以规定相应网眼内的频率分配和相邻网眼组之间的划分以便有效地防止网络的任何信道间的相互干扰。

很容易理解的是，由于每个信道具有分散在多个设备架上的组件，例如上面参考图1描述的组成一个典型信道接收机部分的那些组件，因此地理上选址、安装和维护这样的设备所用的成本及人力就不是微不足道的。确实，无论是在所处的位置的意义上还是相应的收发机站点可以提供的可用带宽覆盖范围的意义上，业务提供者都希望使用更灵活的设备。在非城市地区更是如此，这里所希望的蜂窝覆盖可能集中在高速公路沿线，一般的48信道收发机站点的有限容量就不够用了，而且在这里不一定很容易提供多架设备所需的相对较大的、安全的且具有保护性的结构。

尽管宽带发射机在过去曾用于某些其它的应用中，但是可能有几个原因使它们未在诸如蜂窝和其它PCS系统这样的多信道系统中找到广泛的应用。其一与每个被接收的信道信号是包括一串符号的数字编码信号这个事实有关。在这样的情况下，数字信号处理器35所使用的恢复算法典型地需要A-D变换器33提供的抽样在每个符号的峰值幅度时间处或附近来提取，以便最大化正确检测每个符号的概率。

在如上所述的现有技术系统中，本地时钟同步到最佳的抽样时间是相当简单的。这是因为每个信道是分别处理的，因此A-D变换器33的信道信号的输出代表了只是来自一个信道的信息。因此，本地接收机时钟可以使用常见的锁相环(PLL)技术来同步，为同步到符号率的A-D变换器33产生一个时钟选通脉冲。

但是如果系统使用一个宽带的前端，例如低通滤波器31覆盖几个信道所占的带宽，那么来自多个信道的信号将出现在A-D变换器33的输出中。在一个典型的蜂窝或其它PCS系统中，信道信号没有彼此同步的需要。因此，没有唯一的最佳抽样时间，而且传统的锁相技术也不能用于同步A-D变换器33。

此外，即使可以独立地控制多数字信道信号所采样的速率，这个速率一般不能保证是符号率的一个整倍数。这就使在每个数字信道信号中恰当地同步符号抽样的问题变恶化了，因为甚至数字符号率中的一个很小差别会很快地在即使是短时信道信号的持续时间中累积，因此使抽样定时再次偏离。

发明的概述

根据本发明，有限信道容量和与多信道无线通信业务提供者目前所使用的信号处理结构有关的相当大的硬件需求，以及上面所描述的抽样率同步问题，通过一种新的改进的、相当紧凑的多信道收发机装置得以有效地避免，使得相当大地降低无线(话音和数据)通信网络收发机站点的大小和硬件复杂性变为可能。

因此收发机可以很容易地安置在多种安装站点上，例如办公楼的吊顶上或电器设施的杆子上，同时具有提供跨越业务提供者所提供的整个信道容量的多信道通信业务(例如，大于100条信道)的能力，而不是可用信道的一个子集。

因此，本发明的收发机装置包括具有宽带离散傅立叶变换(DFT)信道分路器的接收机部分，处理多个信道的数字化的接收信号，并包括含有宽带逆DFT合路器的发射机部分，处理多个数字化的发射信道信号。依据优选的实施例，DFT信道分路器和DFT合路器可以、但不限于用一个快速傅立叶变换(FFT)来实现，因为当变换的大小是二的方幂时快速傅立叶变换是计算离散傅立叶变换的一个有效算法。

多信道接收机单元的工作是接收多个输入的通信信道信号并输出代表多个输入的通信信道信号内容的数字信号。连接一个基于DFT的信道分路器单元，以接收多信道接收机单元输出的数字信号并输出代表多信道接收机单元接收的相应的几个通信信道的内容的相应的数字信道信号。

基于DFT的信道分路器所输出的数字信道信号随后馈入一组抽样率变换器，每个相应的通信信道有一个抽样率变换器。速率变换器通过确定在每个信道产生最佳抽样的时间位置上插值的数字信道信号值来工作，即使用该速率的数字信道分路器提供的输出抽样不是符号率的整数倍。

在优选的实施例中，每个速率变换器用抽取的、线性相位、低通数字滤波器来实现，例如有限冲击响应(FIR)滤波器，这里每个信道的滤波器系数通过在每个数字信道信号的前导部分期间确定抽样相位差来分别选择。

然后相应的插值的数字信道输出提供给第一组多个数字信号处理器单元，信道分路器输出的每一个数字信道信号输出都有一个相应的数字信号处理器单元与之关联。数字信号处理器单元处理(例如，解调)相应的数字信道信号，然后将处理过的数字信道信号在相应的输出端口提供，以便发布到辅助的话音/数据网络。

在发射一边，收发机包括第二套数字信号处理器单元，分别关联于将分别在不同频道上发射的多个入(话音/数据)通信信号中相应的几个，而且其工作是处理多个入通信信号中相应的几个并在相应的输出端口提供这几个处理过的通信信道信号，供逆DFT处理合成器单元使用。连接基于逆DFT的合成器单元以接收第二组多个数字信号处理器单元处理的通信信道信号并输出代表第二组多个数字信号处理器单元处理的通信信道信号内容的合成信号。

然后多信道发射机单元再根据基于离散傅立叶变换的合路器单元输出的合成信号发射一个多频通信信道信号。

更具体地是，根据本发明，在发射和接收通道上采用的基于DFT的信道分路器和合路器使用了卷积和消卷积滤波器，可用重叠和相加滤波器单元或多相滤波器单元来实现。

根据本发明的第一个实施例，宽带信道分路器使用了一个重叠和相加滤波器结构，与FFT处理器一起产生数字信道信号。在这个实施例中，宽带接收机中高速A-D变换器输出的数字化的数据抽样首先提供给重叠和相加单元。当接收到的数据抽样馈入一个输入速率缓冲器中时，为对输入信号提供增益控制并保证完全利用A-D变换器的动态范围，一个幅度监视单元对数据进行监视。(为了这个目的，幅度监视单元的输出反馈到宽带接收机，控制A-D变换器前面的衰减器。)

当速率缓冲器包含M个数据抽样组成的一个完整的“块”时，它对控制单元发信号，以便开始处理该块。一个块中数据抽样的个数，M，等于信道分路器的抽取率，它由输入抽样率除以两倍的复信道抽样率所得的最接近的整数来给出。

当输入抽样率较大时(30MHz的量级上)，也可使用半带宽滤波器降低数据的时钟速率。半带宽滤波器执行数据实数到复数的变换，且以2抽取数据和时钟速率。降低时钟对用目前的集成电路实现滤波结构是很必要的。如果输入的时钟速率相当低，或当将来技术提供的处理能力提高时，半带宽滤波器可能就不必要了。

M个抽样以高于输入抽样时钟率的速率、成组地按时钟节拍移出速率缓冲器进入半带宽滤波器，以便适应需要N个抽样的FFT处理器的大小，这里N大于M。这就意味着重叠和相加滤波器必须以高于输入抽样率一半的时钟速率工作。

来自半带宽滤波器的复数数据值按时钟节拍进入重叠和相加滤波器中所用的移位寄存器。重叠和相加滤波器是一个截止频率为信道带宽一半的实数值的低通滤波器。重叠和相加滤波器的基本结构类似于有限脉冲响应(FIR)滤波器。但是，本发明的滤波器与一般的FIR滤波器不同在于使用了反馈复用器和滤波器抽头之间的长延迟线单元。

更具体的是，重叠和相加滤波器中的移位寄存器优选地用级连的延迟存储器单元组并交织以“反馈”复用器来实现。相应的抽头、或滤波器的级由一对串联的存储器部分、一个反馈复用器、一个系数存储器和一个系数乘法器组成。每个系数存储器存储相应的一组滤波器系数，个数与重叠和相加滤波器的输出要发送到的FFT处理器的大小相对应。

在信道分路器滤波器结构的一个示范实施例中，可以使用四个重叠和相加滤波器抽头级。相应的抽头级的乘法器输出相加在一起。在一个存储器部分中，输入存储器级的长度等于抽取率M；输出存储器级的长度表示滤波器“重叠”等于N-M，这里N是FFT处理器的大小。

为了使FFT处理器处理每个M输入抽样块，需要N个时钟信号，以便提供足够数目的数据抽样给FFT处理器用于FFT处理。在N个时钟信号的前M个中，M个抽样按时钟节拍通过速率缓冲器和半带宽滤波器并通过滤波器的存储器级，后者实际上是一个移位寄存器。在这个时间段中，数据从左到右移位通过移位寄存器的每个存储器部分。对于N个数据抽样中剩下的N-M个样值，数据没有按时钟节拍移出速率缓冲存储器，而且没有数据移位通过每个抽头级的输入存储器。换句话说，数据没有移位通过移位寄存器，只有输出存储器仍按时钟节拍工作。输出存储器的这种时钟关系是使所要求的重叠相加操作有效而使用的机制。

当滤波器抽头级产生的相应的系数权重数据抽样相加时，在重叠和相加滤波器的输出产生N-抽样、被混淆的、被卷积的输出数据序列。这个数据序列又存入随机访问存储器(RAM)中，准备用于FFT处理器。

为了保持通过量达到高处理速率，FFT处理器一般包括多个FFT机(engine)，以适当的FFT大小对它们编程，该大小与感兴趣的信号处理参数有关。用多个FFT机实现FFT处理器保证了数据通过量，因为单个引擎的处理时间一般比收集处理所需的N个抽样所需要的时间要长些。

根据一种实用的实施例，FFT机可以使用一种FFT大小是四的幂的4-基(块浮点)算法。对于512点的FFT处理器，所有512频率点(bin)的产生是通过使用施加了频率抽取的2-基蝶形运算的两个256点FFT来实现的。对于512点的FFT，抽样从RAM读出并提供给算术逻辑单元(ALU)，后者将连续的偶数据抽样对相加并减去连续的奇数据抽样对。对于偶数据抽样的处理，ALU输出的求和值直接提供给FFT处理器引擎。为了产生512点FFT的奇数点(bin)，当奇数点(bin)数据抽样从RAM中读出时，ALU提供的数据抽样间的差被数控振荡器、调制器乘以W_N ⁿ，并按时钟节拍入FFT处理器。

由于FFT机使用了块浮点运算(随复FFT数据输出四比特标度因子)，使用了一种标度逻辑电路控制桶形移位电路，FFT机的输出连接到该移位电路。当数据从FFT机读出时桶形移位电路根据标度因子对其进行调整，以便保证连续的FFT按相同标度校准。桶形移位电路的输出连接到输出RAM。

FFT处理器的输出必须乘以一个复指数，W_N ^-kmM，这里m是抽取率，k是FFT点(bin)数，M是FFT(块)数。信道分路器的重叠相加实施例使用以下恒等式执行等价操作：

x[(n-r)N]＝FFT(W_N ^-rk*X[k])

这里x[n]是FFT输入序列，x[(n-r)N]是x[n]模N循环移位r次的结果。这个循环移位按照使FFT输入数据序列循环移位的顺序以存取处理过的数据值的方式寻址双口输出RAM。

因此FFT输出若干数字信道信号，每个数字信道信号包括与特定信道有关的信号的一串抽样。当每个信道(频率点(bin))FFT处理过的数据已经写入输出RAM时，一个跟随的时分复用(TDM)的总线接口电路确定数据在TDM总线上，因此可以提供给总线上的数字信号处理器，该处理器用于插值、随后解调并从信道数据中提取话音或数据。TDM总线上的数据优选地分成多个时隙。连接处理器的总线通过常规的组帧信号同步到TDM总线，因此处理器将知道从中读取数据的正确时隙。

在解调和从每个信道信号中提取话音和/或数据之前，数字信号处理器首先处理经过由线性相位、插值低通数字滤波器组成的速率变换器的每个数字信道信号。通过适当地抽取插值数字滤波器的输出，速率变换器在每个数字信道信号中调整抽样值的有效时序。插值和抽取滤波器优选地使用多速率数字信号处理技术，以最小化必要的运算功能总数。

与每个输入信道信号有关的相应的速率变换器确定对应于该信道最佳抽样的插值数字信号值。具体地，每个速率变换器在峰值符号幅度的位置处或附近提供相应数字信道信号的抽样。算法上，速率变换器的功能等价于产生相应FFT信道所对应的输出的零-填充扩展，用低通、线形相位、有限脉冲响应(FIR)滤波器对零填充的信号滤波，然后抽取FIR滤波器的输出信号，以便只选择处于最接近峰值符号幅度的抽样。

但是，实际上不是每个这样的等价操作都要在算法上执行，本发明利用某些多速率信号处理技术的优势减少得到同样结果所需的操作次数。具体地，速率变换器由一个低通滤波器组成，该低通滤波器具有几组可能的滤波器系数中的一个。各种有效的滤波器系数组代表在零-填充数字信道信号上操作的插值低通滤波器各种可能的相移。产生最佳输出信号相位的特定的滤波器系数组在从数字信道信号中滤出实际数据前确定。例如，当接收的数字信道信号的期望值预先知道时，典型地在数字信道信号的前导部分过程中完成这个任务。这就允许使用相关器确定通过FIR滤波器每个可能相移检测的每个输出信号能量。滤波器的最佳相移因此是具有最大相关功率电平的那一个。

因此，每个速率变换器也包括一个滤波器相位选择机制，在检测到相应数字信道信号的前导部分目前正被接收时，该机制将滤波接收信道信号的结果与每个可能的插值低通滤波器相比较，确定可能的低通滤波器系数组中哪一个产生了正确检测数字信道信号的数据部分中符号的最大概率。

可选地，速率变换器也可执行抽样率差值调整，以便作用于离散傅立叶变换提供的抽样率和解调器期望的最佳抽样率中必要的差值。为了进行必要的抽样定时调整，抽样通过插值低通滤波器的时间通过以期望的输出抽样率操作的输出抽样计数器精确地控制。这个输出抽样计数器提供一个抽样索引号，该号再与抽样率调整因子相乘。这个乘法的结果用于控制插值滤波器目前处理哪个输入抽样，并且及时地调整在任意给定的瞬间使用的特定的滤波器系数组的索引。用这种方式，可以适应输入数字信道信号的期望抽样率和输出数字信道信号中的任意差值。来自信道分路器的插值数字信道输出信号随后提供给数字信号处理器执行的解调器功能。

作为上述具有重叠和相加滤波器结构的宽带信道分路器的互补，多信道合路器的信号处理结构使用了一个定制的TDM总线，在相当高的数据率上收集大量信道上的数据，因为来自所有信道的总和数据率一般要超过标准总线协议(例如，VMEbus^TM)的总线带宽。

确定在TDM总线上的按信道分的(话音/数据)信号的来源是DSP处理器，它将来自辅助的电话网络的话音或数据信号格式化(例如，根据蜂窝标准)并调制，因此提供一个基带的分解信号。每个数据源指定一个或多个时隙，当合路器请求时在时隙中传输一个单个复抽样。两个源不能分配同一个时隙。时隙由系统控制器在系统初始化过程中(在VMEbus^TM上的一个独立的中心处理单元(CPU))分配。系统控制器也对合路器编程以便规定包含有效数据的所有时隙。

来自每个DSP处理器的抽样通过来自TDM总线控制器和有关的缓冲器/驱动器的控制信号的请求提供给TDM总线。这个抽样写入一个输入(RAM)缓冲器。TDM总线控制器将RAM缓冲器的寻址同步到TDM总线的组帧信号，因此保证每个信道写入双口RAM的适当的地址处。当合路器已从所有操作中的信道收集了数据时，TDM总线控制器将控制信号连接到FFT控制逻辑单元，使FFT控制逻辑单元启动FFT处理。

作为重叠相加信道分路器的前向FFT处理器功能的互补，重叠相加合路器进行逆FFT处理。从实际应用的观点来看，逆FFT的产生使用前向FFT实现。FFT处理器的大小配置为比要合成的信道数大的一个2的方幂。为了保证通过量，FFT处理器包括多个FFT机，用与感兴趣的信号处理参数有关的合适的FFT大小为其编程。用多个机实现FFT处理器保证了数据通过量，因为单个机的处理时间一般比收集处理所需的N个抽样所需的时间要长。

对规定(比较有限)数目的频率点(bin)零按顺序写入一个FFT机。对于后续的多个点(bin)，数据从激活信道的输入双口RAM中读出。如果信道不是激活信道，控制逻辑单元将零写入点(bin)中。这些激活信道的标识在系统初始化期间编入控制逻辑单元中。其余(比较有限)数目的点(bin)，写入零。

为了使用前向FFT产生逆FFT，使用下列标识：

x[n]＝K^*FFT(X[((-k))_K)，这里x[n]是x[k]的逆FFT，n是抽样数，k是FFT点(bin)数，K是FFT大小，而X[((-k))_K]等于序列x[k]的逆顺序，模K。通过产生到FFT的输入数据关于点(bin)0的镜像，前向FFT成为以FFT大小标度的逆FFT。当向FFT机写入数据时，FFT控制逻辑单元以逆顺序寻址输入RAM。

在重叠相加信道分路器中，为了在合路器结构中产生512点FFT，FFT机使用一种FFT大小为四的方幂的基-4(块浮点)算法。使用基-2时域抽取蝶形算法，N/2点FFT从512点输入序列的偶和奇抽样中产生。奇抽样FFT数据值的乘法通过一个数控振荡器、调制器(NCOM)实现。为了处理512点FFT的前256个点(bin)，通过一个ALU，双口RAM的前一半的输出与该RAM的后一半输出相加。对于后256个点(bin)，两个RAM一半的输出彼此相减。为了容忍通过NCOM的传播时延并保证适当的抽样对由ALU处理，在从RAM到ALU的输出通道中连接一组延迟寄存器。

合路器算法需要逆FFT的输入序列乘上一个复指数，

V_K ^kmR，这里k是输入频率点(bin)数，K是逆FFT大小，m是逆FFT数，R是合路器的插值率，且

W_{k} = e^{- j * 2 * π / K}

。

使用一个数学恒等，这个乘法运算可以通过逆FFT的输出抽样的循环移位进行，即：

x[((n-r))_k]＝逆FFT(W^rk*X[k])，这里r等于-mR。通过将逆FFT输出抽样循环-mR次，就产生了复指数的相移。这种循环通过FFT输出寻址逻辑实现。

由于FFT机使用浮点块算法产生FFT，该算法根据输入数据的特性提供一个标度因子，在到ALU的信号流的输入通道中连接桶形移位电路，以便将FFT数据调整到相同的标度，为了后续处理恰当地校准数据。

类似信道分路器，合路器的重叠和相加滤波器包括多个滤波器抽头级。FFT大小和级数设定了滤波器的总长度。该滤波器设计为实低通滤波器，截止频率等于信道带宽的一半。该滤波器的相应级由移位寄存器的一对延迟存储器单元中的一个或两个、反馈复用器、系数存储器、乘法器和内部加法器组成。每个系数存储器存储N个滤波器(权重)系数中相应的一组，其数目对应于FFT处理器的大小。来自ALU的FFT处理器的输出分布到所有滤波器级的乘法器中并被每级的系数同时相乘。一个抽头级乘法器的输出与被累加的数据求和并通过抽头级加法器中的延迟存储器移位，以便用于滤波器的下一级。

滤波器的第一个抽头级不需要输入延迟存储器部分，因为零首先移入第一滤波器级。每个延迟存储器的长度通过滤波器插值率确定，插值率根据信道和输出抽样率定义。滤波器插值率，R，是和输出和信道抽样率的商的最接近的整数：

R＝round(输出抽样率/信道抽样率)

每个输出延迟存储器部分的长度是R，而每个输入延迟存储器部分的长度，也就是滤波器的重叠，是N-R。

插值率R也规定了重叠和相加滤波器所需的信号处理速率。为保证通过率，滤波器处理数据必须的最小时钟速率如下给出：

滤波器处理速率＝输出率^*N/R。

对于逆FFT处理器输出的每N个抽样，重叠和相加滤波器输出R个抽样。对于每个逆FFT的前R个抽样，选择通过复用器的第一输入口。在这段时间中，所有数据按时钟节拍输入，滤波器最后一级中的加法器产生的求和值输入到一个半带宽滤波器。其余的N-R个抽样，选择每个复用器的第二端口，而且相应级的内部加法器的输出反馈到它们的延迟存储器部分。在这段时间中，输入存储器部分不移位，来自最后一级中加法器的数据不按时钟节拍进入半带宽滤波器。与信道分路器中的重叠和相加滤波器一样，最后N-R个抽样的反馈提供滤波器的重叠。

半带宽滤波器配置为一个提供复数到实数转换的集成电路，将输出抽样率加倍。尽管整个合路器可以作为一个完全的实系统实现，但是这需要所有的抽样率、处理速率和FFT大小都加倍，增加了复杂性和成本。速率缓冲器连接到半带宽滤波器的输出端，以容纳来自合路器的连续数据流。存储在速率缓冲器中的数据通过输出驱动单元连接到输出数据链路，用于收发机站点发射一边的D-A变换器。速率缓冲器的半满标志通过控制信号线提供给控制逻辑电路，当请求数据时向TDM总线接口单元发指示。当存储在速率缓冲器中的数据量降到容量的一半以下时，标志变为无效，通知TDM总线接口从其激活信道请求信道数据以保持连续的输出数据流。

同重叠和信道分路器结构中一样，为每个需要的输出抽样率提供相应的振荡器。要包括另一组逻辑电路以产生合路器使用的附加的时钟信号。高速率振荡器的时钟输出通过计数器分频以产生必要的滤波器处理时钟、TDM总线时钟、以及FFT机系统时钟。

本发明宽带信道分路器的第二个实施例配置为多相滤波器结构。与重叠相加信道分路器实施例中一样，基于FFT的多相滤波器阵列分解(信道分路器)系统结构接收实时宽带IF(中频)信号并进行频率变换、分割成多个单独的窄基带分解信号。多相滤波信道分路器通过标准的VMEbus^tm接口(由电子电气工程师协会(IEEE)规定，标准Std1014-1987)提供对系统参数的完全可编程控制并将分布在自定制、时分复用(TDM)数据总线上的数据信道化。

在多相信道分路器结构中，输入抽样率是信道抽样率的整数倍，意味着信道抽样率必须是信道带宽的倍数。信道化的数据通过信道分路器分为分解的基带信号。信道分路器的输入与来自上行宽带数字接收机的A-D变换器的数字数据输出链路接口。输入抽样时钟速率通过接收的信道数和这些信道的带宽来决定。与重叠和相加实施例一样，幅度监视逻辑电路监视输入数据，以便提供对输入信号的自动增益控制，并保证接收机中A-D变换器的整个动态范围都能利用。

输入抽样按时钟节拍进入半带宽滤波器，进行输入数据实数-到-复数的转换。半带宽滤波器也以二抽取数据，使数据的时钟速率减半。然后复数据抽样馈入多相滤波器的移位寄存器中，特别是，按时钟节拍进入第一滤波器级内组成移位寄存器一部分的延迟存储器中。每个延迟存储器的长度等于信道分路器中FFT的大小。每个延迟存储器的输出提供给系数乘法器，该乘法器以移位寄存器时钟速率的I倍速率操作，这里I是过抽样因子2。这表示延迟存储器输出端的每个抽样在按时钟节拍进入下一个延迟存储器之前，被乘以2(I＝2)滤波器系数。

在多相滤波器结构的示范实施例中，使用了四个滤波器级。FFT大小、过抽样因子、以及级数构成了滤波器的总长度。N滤波器系数存储在每个滤波器抽头级的系数RAM中。当写入系数RAM时，滤波器系数通过抽头数(例如，四)抽取。相应系数的输出、数据乘数被求和并写入双口RAM中，以用于多相信道分路器的FFT处理器。

多相信道分路器的FFT处理器与上述重叠和相加信道分路器的FFT处理器有着相同配置并按实际上相同的方式操作。一旦每个信道(频率点(bin))FFT处理过的数据被写入输出RAM，FFT控制逻辑单元就通知跟随的TDM总线接口电路将数据放到TDM总线上，以便可用于总线上跟随的数字信号处理器，该处理器用于解调并从信道数据中提取话音或数据。多相信道分路器也可配置为将一个或多个信道的数据写入一个测试存储器，允许VMEbus^tm上的CPU收集并分析信道数据，而不需与自定义的TDM总线接口。

多相合路器的信号处理结构，是上述具有多相滤波器结构的宽带信道分路器的互补，也允许实时处理多路数字话音或数据信号，进行频率变换并将信号合成为IF(中频)输出抽样率，也通过VMEbus^tm接口提供对系统参数的完全可编程控制并将自定义的、时分复用(TDM)数据总线上收集的数据信道化。

多相合路器的前端(FFT处理器)与上述重叠和相加结构中的一样，但是使用了不同的滤波器结构，其中相加器不是象重叠的相加合路器滤波器一样在内部与相应的延迟存储器级连。多相合路器滤波器结构则是与多相信道分路器中所使用的相对应。多相滤波器的输出连接到半带宽滤波器，提供复数到实数据的转换，将输出抽样率加倍。半带宽滤波器到输出数据链路的输出，提供给收发机站点发射一侧的D-A变换器。

当然，即使使用多相结构实现卷积滤波器，上述的插值滤波器仍然要使用，以便实现所产生的数字信道信号的最佳抽样。

附图的简单描述

图1图示说明常规蜂窝通信基站信道单元的接收机部分；

图2是12MHz宽话音/数据通信频带的四百个30kHz子部分的多信道频谱分布图；

图3图示说明根据本发明的宽带多信道收发机装置；

图4A图示说明多信道收发机装置的信道分路器部分；

图4B图示说明多信道收发机装置的合路器部分；

图5A图示说明根据本发明的第一个实施例可用于图4A的信道分路器装置中的卷积滤波器的重叠和相加实施例的配置；

图5B图示说明可与图5A的重叠和相加滤波器一起用于信道分路器的快速傅立叶变换(FFT)的配置；

图6是与图5A的重叠和相加信道分路器执行的信号处理机制有关的功能图；

图7图示说明了一个插值滤波器，与卷积滤波器和FFT一起构成图4A的信道分路器的组成部分；

图8A和8B表示示范数字信道信号x(n)、示范速率变换器输出信号z(n)、以及示范插值滤波器h(n)的时域响应的几个离散时间线；

图9是与图7中所示的插值滤波器一起工作的滤波器索引选择器的优选实施例的功能图；

图10是在每个信道中期望收到的一串符号的时域曲线，符号串由包括前导部分和数据部分的一个帧组成；

图11A和11B是表示数字信道信号x(n)和插值的信道信号z(n)的相对定时关系的离散时间线，分所希望的每符号大约一个抽样和每符号两个抽样的两种情况。

图12是插值滤波器机制和当x(n)的抽样率不是z(n)的抽样率的精确整数倍时所使用的滤波器时钟产生器电路的功能图；

图13图示说明可用于保持与插值滤波器恰当的定时关系的抽样相位跟踪功能。

图14A图示说明多信道重叠和相加消卷积滤波器的信号处理结构，该滤波器构成图4B中合路器的一部分，功能是图5A中重叠和相加卷积滤波器的互补；

图14B图示说明构成图4B中合路器一部分的逆快速傅立叶变换处理器，它是图5B中FFT处理器的互补；

图15A和15B分别图示说明根据本发明的另一个实施例使用多相卷积滤波器的信道分路器的配置；

图16A和16B分别图示说明，根据本发明的第二实施例，使用逆FFT和多相消卷积滤波器的合路器的配置；以及

图17是与图14B的重叠和相加合路器的多相实施所执行的信号处理机制有关的功能图。

详细描述

在详细地描述根据本发明特别改进的宽带多信道收发机之前，应该注意到本发明主要着眼于已商品化的通信和信号处理电路以及元件的新颖组合，而不是它们本身的特别详细的结构。因此，这些常规电路及元件的结构、控制和排列是用比较容易理解的框图来说明的，只表示了与本发明有关的特殊细节，以便不会因为那些对在这里享受这种描述的好处的本领域技术人员非常显然的结构性细节使本公开变得不清晰。因此，图中的框图说明不一定代表示范系统的机械结构排列，而主要是试图以方便的功能组形式表示该系统的主结构性元件，这样可以更容易地理解本发明。

现在参考图3，本发明的收发机装置被示意性地图解为包括接收机部分100和发射机部分200。接收机部分100连接在天线38和能够接收通信业务提供者提供的任何信道的宽带接收机101之间。作为非限制性例子，宽带接收机101可以包括WJ-9104接收机，Watkins-Johnson公司制造，700 Quince Orchard Road，Gaithersburg Maryland20878-1794。

首先描述有关的无线频谱，例如，包括四百个信道的12兆赫兹(MHz)频带，每个宽30千赫兹(kHz)。但是应该注意到，本发明不限于用这样或任何其它的通信系统参数来使用。这里给出的值只是提供一个说明性的例子。而且，“宽带”这个术语也不限于特定的频谱范围，应理解其含义为至少是覆盖系统可操作的通信范围的整个有用部分的频谱(例如12MHz)。另一方面，窄带表示只是频谱的一部分，例如，单个信道的宽度(例如30kHz)。

宽带接收机101的输出是一个下变频的、多信道(基带)信号，包括有关的通信系统或网络中目前可操作的所有30kHz话音/数据信道的内容。这个多信道基带信号连接到高速A-D变换器103，例如ModelAD9032 A-D变换器，Analog Devices制造，one Technology Way，Norwood，Massachusetts 02062-9106。有利的是，目前商品化的A-D变换器，例如上面提到的，其动态范围和抽样速率能力是足够高的(例如，抽样率可以在每秒25兆抽样(Msps)的量级上)，可以使下行的数字信号处理(DSP)元件一包括离散傅立叶变换(DFT)信道分路器111，将在下面参考图4A-B描述一处理系统的400个30kHz信道中任一个的信号并将这样的信号输出到连接电话网载波接口(例如，T1载波数字接口)的相应信道链路上。

快速傅立叶变换(FFT)信道分路器111处理A-D变换器103的输出，该变换器通过数字同相/正交(I/Q)转换器107与之连接。I/Q转换器107分别通过I和Q链路107I和107Q输出相应的I和Q信道(即，复数的)数字格式化的信号。然后FFT信道分路器111从复合的数字化多信道(I/Q)信号中提取代表宽带接收机101接收的相应(30kHz)通信信道内容的相应的窄带信道信号。相应的信道信号通过N个输出链路(例如，在本例中N＝400)连接到相应的数字接收机处理单元113-1，…，113-N，每个单元解调并执行调制信号中嵌入的有关的纠错处理，如同图1中的常规收发机单元。因此，每个数字接收机处理单元113可以包括一个Texas Instruments TMS320C50数字信号处理器，Texas Instruments制造，Post Office Box 655303，Dallas，Texas75265。数字接收机处理单元113得到的解调信号通过相应的信道链路115-1，…，115-N连接到跟随的电话网(未表示)的电话载波接口(例如，T1载波数字接口)。

发射机部分200包括第二组多个数字信号处理单元，确切地说是发射机信号处理单元121-1，…，121-N，连接这些单元接收来自电话网的分别通过多信道网络不同的窄带(30kHz)频率信道发射的多个信道中相应几个的数字话音/数据通信信号。类似接收机部分100中的接收机数字信号处理单元113，相应的发射机数字信号处理单元121可以包括一个Texas Instruments制造的TMS320C50型号的数字信号处理器。发射机信号处理单元121对多个入通信信号中相应的几个进行调制并进行发射前的纠错处理，将处理过的几个窄带通信信道信号提供在相应的输出端口123-1，…，123-N上。来自发射机信号处理单元121的输出端口123-1，…，123-N、经过调制的窄带信道信号通过信道链路125-1，…，125-N连接到基于逆FFT的多信道合路器单元131的相应输入端口，如下所述，合路器单元输出一个合成的信号。这个合成信号代表由输入到数字发射机信号处理单元121的相应窄带通信信道信号组成的宽带信号的内容。多信道合路器单元131的输出连接到I/Q转换器单元132。I/Q转换器在链路131I和131Q上接收来自合路器131的同相和正交的信号分量，并向数模(D-A)变换器133提供合成的输出信号。数模(D-A)变换器133，类似接收机部分100中的高速A-D变换器，优选地包括一个目前已商品化的元件，例如Analog Devices制造的AD9712A型号的D-A变换器。D-A变换器133的输出连接到宽带(多信道)发射机单元141，发射宽带(多信道)的通信信道信号，该信号包含由基于逆快速傅立叶变换的合路器单元131输出的合成信号。发射机单元141的输出连接到天线39以供发射。

本发明减少为增加了(满频带)容量的蜂窝收发机站点提供宽带覆盖所需的硬件数量，其特性之一是对宽带多信道信号提取结构(信道分路器111)和宽带多信道信号合成结构(合路器131)中的每一个使用了卷积-抽取频谱分析技术。因为业务提供者可以使用的可操作的通信频带中的所有信道都可以用以很高的、足以容纳当今无线通信系统实际带宽的数据率工作的数字处理元件进行处理，而不必再为每个信道建立单个的窄带信号处理单元，也不必将每个站点的信道个数限制在网络的满容量以下。

更具体的是，本发明通过使用重叠和相加或多相信道分路器及合路器结构使显著降低无线通信网络收发机站点的大小和硬件复杂性成为可能，这种结构的基本信号处理机能在R.E.Crochiere等人所著、Prentice-HaH Inc.出版的教材“Multirate Digital Signal Processing”的第7章中做详细的数学描述。由于这两种滤波器变换功能中每一个的算法都在Crochiere的教材中严格地提出，这里就不做重复了。对于重叠和相加和多相信号处理、以及有关内容的详细描述，注意Crochiere的教材即可。

下面的描述将详述重叠和相加及多相的实用实施例、在所发明的收发器装置中使用的每个信道分路器和合路器的实现，为了进行实时的宽带无线IF信号处理，该装置对多个单个的窄基带信号进行频率变换和信道分割。

此外，下面的描述包括对抽样定时调整滤波器的详细讨论，该滤波器使用了插值和抽取数字信号处理技术，实现信道分路器输出的每个数字信道信号中的最佳抽样定时，同时使执行快速离散傅立叶变换必须的速率最小化。

信道分路器和合路器概述(图4A和4B)

图4A是根据本发明的信道分路器111的一个高层框图，包括卷积滤波器40、FFT处理器42、以及多个抽样速率变换器43-1、43-2，…，43-N。信道分路器111提供的N个输出信道的每一个都关联一个速率变换器。

卷积滤波器40从前向I/Q转换器107中接收I和Q抽样(图3)并执行一组操作中的第一部分，这组操作对于将宽带数字输入分成独立的数字信道信号很必要，每个这样的信号代表宽带多信道接收机101(图3)接收的通信信道中相应一个的内容。正如下面将详细描述的那样，卷积滤波器40可以用重叠和相加结构或多相结构来体现。下面分别结合图5A和图14A对卷积滤波器40的这些实现的每一个做更完整的讨论。

简单地说，卷积滤波器40作为一个滑动分析窗口，将转换器107输出的I和Q抽样107I和107Q的连续短时部分选出并加上权重。然后FFT所提供的序列的离散离散傅立叶变换产生短时谱，例如，用一种特定的抽样频率。分析窗口的大小，即滤波器40的抽头长度，以及离散傅立叶变换的抽样数目分别决定了所产生的短时谱的时间和频率分辨率。重叠和相加结构，正如结合图5A详细描述的那样，通过利用信道间共享滤波器计算这个有效方法的好处有效地实现了这些功能。

卷积滤波器40的输出是一个复数值的数字信号，该信号传给离散傅立叶变换单元，该单元典型地、但并不局限于用一个快速傅立叶变换(FFT)单元42来实现。FFT单元42产生N个输出信号，称做数字信道信号。FFT单元42输出的N个数字信道信号中的每一个代表多信道接收机101接收的通信信道中相应一个的内容。

FFT单元42的优选实施例，对于重叠相加实施例，结合图5B详细描述；对于多相实施例，在图14B中描述。

然后FFT单元42输出的数字信道信号馈入多个速率变换器43-1，…，43-N。相应每个输入信道信号都关联一个速率变换器43。速率变换器43-1，…，43-N通过确定对应于每个数字信道信号最佳抽样的插值数字信号值来操作。

特别是，每个速率变换器43在峰值符号幅度或附近位置提供它所对应的数字信道信号的抽样。数学上讲，这种操作等价于产生FFT单元42相应输出点(bin)的零-填充扩展，并随后以低通、线性相位、有限脉冲响应(FIR)滤波器对零填充的信号滤波。然后确定最接近这种低通滤波信号峰值幅度的抽样位置。随后用适当的定时对滤波器的输出进行抽取，以便只保留最接近峰值幅度位置的抽样。

可选地，速率变换器43-1，…，43-N也可进行抽样速率差别调整，使FFT 42提供的抽样速率和解调器113期望的抽样速率之间产生必要的差别。

速率变换器43-1，…，43-N在下面结合图7到图13做更详细的讨论。在速率变换之后，N个数字信道信号馈入图3中的数字信号处理器113-1，…，113-N执行的解调器功能。

重叠和相加信道分路器(图5A、5B和6)

在讨论图5A和5B中所示的重叠和相加信道分路器的具体实施例之前，应该参考图6，该图说明了实现DFT滤波器阵列分析器的加权重叠相加结构所必须的操作序列。输入数据，x(n)，以M个抽样为一组首先移入N_(h)位抽样移位寄存器422，这里N_h是分析窗口H(n)中抽头的数目。在这里假设N_h等于四K；即窗口的大小是变换大小的四倍。移位寄存器中的数据随后用时域逆窗H(-R)加权，产生短时序列y_m(r)。然后这个序列分成自r＝0始、K个抽样一组的块，做时间混淆产生K个抽样混淆的序列x_m(r)。随后计算x_m(r)的K点DFT，得到短时傅立叶变换x_k(m)，称为滑动时间帧。最后，这个变换乘以因子W_K-KnM，转换成所需的固定时间帧变换x_k(m)。这个特定滤波算法更多的细节应参考上面提到的Crochiere等人的教材。

图5A和5B中描绘的这种重叠和相加滤波器的实现通过标准VMEbus^tm接口提供了对系统参数的完全可编程控制，以及在自定制的时分复用(TDM)数据总线上信道化数据的分布。为了提供不受限制的说明性的例子，将描述四百(400)个信道、30kHz的系统(可在North American Digital Celluar(NADC)中使用，如电子工业委员会及电信工业委员会标准(TIA/EIA IS-54)蜂窝系统所定义)以及五十(50)个信道、200kHz的系统(可与Pan-European Groupe SpecialeMobile(GSM)蜂窝标准一起使用)，以便有利于理解系统参数(信道带宽、信道数、抽样和处理速率、等等)和信道分路器本身的控制参数之间的关系。对于400个信道、30kHz的系统，假设FFT输出抽样率为50kHz。对于200kHz的系统，假设FFT输出抽样率为300kHz。信道化的数据作为分解的基带信号由信道分路器输出，而且信道抽样率将依赖于信道分路器的滤波器设计，正如将要讨论的那样。

如上面所指出的，信道分路器111所操作的原始数据从宽带接收机101(图3)得到。该接收机所关联的A-D变换器103的抽样率通过链路401提供的、来自控制单元405控制之下的缓冲/驱动接口403的抽样速率时钟信号控制。控制单元405优选地包括一组组合逻辑以及通过有关的时钟源407驱动的触发器，以便实现将要描述的状态机序列控制功能。输入的抽样时钟速率由接收的信道数和接收信道的带宽确定。

将要描述的滤波器系统、FFT处理器以及输出TDM总线的时钟信号从高速的(例如，200MHz)参考振荡器412以及有关的向下计数器414和416得到。

由于信道分路器111是基于FFT的，信道的总数必须是二的方幂。由于宽带接收机中所含的抗混淆滤波器的特性，接近频带边缘的信道一般是不能使用的。为了处理400个30kHz的信道，FFT信道分路器的大小必须为512点处理器。为了处理50个200kHz的信道，需要64点的FFT处理器。

被抽样的总输入带宽是信道带宽的N倍，这里N是FFT处理器的大小。信道分路器算法需要输入抽样速率等于2^*N^*信道带宽，这是等于奈奎斯特抽样定律所要求的最小速率的抽样速率。

因此，对于30kHz的信道分路器，最小的时钟速率是25.62MHz，而200kHz的信道分路器滤波器的最小时钟速率是19.05MHz。在本例中，为了适应每种抽样速率，时钟单元407可分别包括专用的振荡器407-1和407-2，如图所示。使用哪个振荡器在初始化过程中由系统控制器(例如，一个连接到系统VMEbus^tm410的CPU(未表示出来))确定。

对于30kHz的信道，512点FFT信道分路器覆盖了15.36MHz的带宽，400个30kHz的信道则覆盖了12MHz。因此，接收机必须在15.36MHz频带的中央集中400个30kHz的信道，这样频带的两端提供了56个信道或1.68MHz的保护频带以允许混淆。类似，对于200kHz的信道，64点FFT信道分路器覆盖了12.8MHz的带宽。将50个信道置于中央在频带的两端提供了7个信道或1.4MHz的保护频带以允许混淆。

通过双向链路415上来自控制器405的控制信号，接收机高速A-D变换器输出的数字化数据抽样顺序地在链路411上按时钟节拍通过缓冲/驱动器接口403并载入速率缓冲器FIFO(先入、先出)存储器413。当数据馈入速率缓冲器FIFO时，它的两个最高有效比特被用做幅度监视单元的逻辑电路416所监视，为了提供输入信号的增益控制并保证完全利用A-D变换器的动态范围。单元416的输出反馈到宽带接收机，控制位于A-D变换器之前的一个衰减器(未表示出来)。

当FIFO速率缓冲器413包括了一个M个抽样的块时，它就对控制单元405发出信号，开始处理该数据块。随后这M个抽样以高于输入抽样时钟率的速率、突发式地在链路417上按时钟节拍移出FIFO 413，进入半带宽滤波器419，以便适应FFT处理器的大小，FFT处理器需要N个抽样。正如下面将详细解释的，N＞M意味着重叠和相加滤波器必须以高于输入抽样率一半的时钟速率操作。

半带宽滤波器419对输入数据进行实数到复数变换并以因子2对数据进行抽取，因此将时钟速率除以2。这些复数据值在链路421上按时钟节拍进入重叠和相加滤波器420内使用的移位寄存器422。滤波器420包括两个实低通滤波器，截止频率为信道带宽的一半。滤波器420的整个长度如下给出：

滤波器长度＝N^*滤波器抽头的数目

移位寄存器422优选地通过级连的延迟存储器单元431与交织的“反馈”复用器433来实现，如图所示。滤波器420相应的抽头级430由存储器元件431A和431B、反馈复用器433、系数存储器435以及乘法器437构成。每个系数存储器435存储相应的一组滤波器系数，系数的个数对应于FFT处理器的大小。在初始化过程中，系统控制器通过20VMEbus^tm410将系数下载到系数存储器。

在所说明的实施例中，有四个抽头级430-1，…，430-4。相应抽头级的乘法器437的输出通过求和级432、434、436加在一起。因此，如图5中功能性说明的那样，移位寄存器422可以认为是由一组J个级连的K级移位寄存器构成(在优选实施例中J等于四)，或是由长度为J^*K级的单个移位寄存器构成，数字数据抽样输出提供给移位寄存器。移位寄存器422的总长度(J^*K)由卷积滤波器所需的(时域)窗口长度给出，这样寄存器越长(级数越多)，滤波器的特性就越尖锐。对于本例中30kHz的信道分路器，50kHz信道抽样率每20微秒必须产生512点FFT，而对于300kHz抽样率200kHz的信道分路器，每3.333微秒就必须产生64点FFT。对于使用64点FFT处理器的200kHz信道分路器，滤波器420的总长度为256级。

如图5A中所示，重叠和相加滤波器420的基本结构类似于有限脉冲响应(FIR)滤波器。但是，本发明的滤波器由于在滤波器抽头间使用了反馈复用器433和长延迟线元件(存储器431)而与常规的FIR滤波器有所不同。存储器431的长度由系统控制器在初始化过程中配置并根据滤波器抽取率M来确定，见上述。抽取率定义为：

M＝取整(输入抽样率/2^*信道抽样率)对于30kHz信道分路器的例子，则抽取率为：

M＝3.072^*10⁷/(2^*5.0^*10⁴)＝307对于200kHz信道分路器的例子，抽取率为：

M＝2.56^*10⁷/(2^*3^*10⁵)＝43

在存储器431内，存储器431B的长度为抽取率M；代表滤波器“重叠”的存储器431A的长度等于N-M，这里N是FFT处理器的大小。因此，对于30kHz信道分路器的例子，相应存储器431A的长度或“重叠”为512-307＝205个抽样，而在200kHz信道的情况下，存储器431A的重叠长度是64-43＝21个抽样。

正如上面所指出的，输入数据按M个数据抽样的“块”进行处理，它们以高于输入抽样时钟速率的突发形式按时钟节拍移出FIFO 413，为了适应需要N个抽样的FFT处理器的大小。也就是说，N＞M意味着重叠和相加滤波器必须以高于输入抽样率一半的时钟速率操作。滤波器的最小时钟速率定义为：

滤波器抽样率＝输入抽样率^*N/(2^*M)

因此，对于30kHz的信道分路器，最小抽样率是25.62MHz，而200kHz的信道分路器的最小抽样率为19.05MHz。

为了处理每块M个输入抽样，需要N个时钟信号提供给FFT 42(图4A)足够数目的数据抽样以供FFT处理。在N个时钟信号的前M个中，M个抽样按时钟节拍通过速率缓冲器431和半带宽滤波器419并进入移位寄存器422。在这个时间帧中，以状态机实现的滤波器控制单元440通过链路442将选择控制信号加到复用器433的选择输入端口433S选出它的上端口433-，通过链路444将时钟信号加到延迟存储器431，使得数据从左至右通过每个延迟存储器431移位。对于N个数据抽样余下的N-M个，门控单元440使每个复用器433选择它的下端口433-2，使得数据不按时钟节拍移出速率缓冲存储器413并且没有数据移位通过延迟存储器431B。也就是说，数据不再从左至右移位通过移位寄存器，只有存储器431A仍按时钟运转。存储器431A的这种定时是一种机制，用于产生图6的功能流图中示意性说明的滤波器重叠。

更具体的是，在N个时钟时间内，延迟存储器431A的输出被存储在四个抽头级430-1，…，430-4的系数存储器435中的滤波器系数相乘。第一组N个系数存储在抽头级430-1的系数存储器435中；第二组N个系数存储在抽头级430-2的系数存储器435中；第三组N个系数存储在抽头级430-3的系数存储器435中；第四组N个系数存储在抽头级430-4的系数存储器435中。应该注意的是抽头级的数目不限于四或任何其它数。可以使用更多的级增加滤波器的长度，以便减少信道间的混淆，增加信道的选择性并允许信道抽样率的降低。也就是说，数据移入卷积滤波器操作的速率对应于滤波器的抽取率M，并因此控制了滤波器滚降的尖锐度。为最佳系统性能的设置M依赖于FFT处理能力和数字化元件(A-D变换器103)的可用抽样率。

重叠和相加FFT处理器(图5B)

当滤波器级430-1，…，430-4产生的四组系数加权的数据抽样通过求和级432、434和436加在一起时，产生N个抽样混淆的卷积数据序列，存储在包括RAM部分451A和451B的双口RAM451中，以便用于FFT 42。如图5B中所示，FFT 42的优选实现因此包括双口RAM451、算术逻辑单元(ALU)453、数控振荡器/调制器(NCOM)455、FFT机460、标度逻辑466、桶形移位471、双口输出473以及其它元件。双口RAM 451和FFT 42其它部分的寻址由状态机控制，优选地用逻辑门阵列468实现。

FFT 42的处理速率定义为：

FFT速率＝1/(信道抽样率)

对于所考虑的30kHz信道分路器例子，50kHz信道抽样率的512点FFT的产生需要20微秒，而对于200kHz的信道分路器、300kHz信道抽样率，64点FFT必须以3.333微秒的速率产生。由于目前可用的一般FFT设备不能以这样的速率工作，那么为了保证通过量，FFT单元42(图4A)包含图5B所示的多个FFT机(例中为三个-461、462、463)，用与有关的信号处理参数相关联的恰当的FFT大小对它们进行编程。用三个FFT机实现FFT 42，将512点FFT处理器的FFT重访问时间减少到60微秒，64点FFT处理器减少到10微秒，用目前可用的集成电路就可使FFT处理器保持实时的数据通过量。

根据优选的实施例，FFT机使用FFT大小是4的方幂的基-4(块浮点)算法。对于512点FFT处理器，所有512频率点(bin)的产生是通过使用施加了频率抽取的2-基蝶形运算的两个256点FFT来实现的。为了用N/2点FFT产生N点FFT的偶数点(bin)，必须：

X[2k]＝FFT(x[n]+x[n+N/2])，这里x[n]是FFT的N点输入序列，k是FFT点(bin)数，X[k]是FFT点(bin)抽样。

在512点FFT的情况下，抽样从双口RAM 451中读出并提供给算术逻辑单元(ALU)453，在FFT控制逻辑单元468的控制下，单元453将数据抽样x[n]和x[n+N/2]相加。此时下游的数控振荡调制器455-其输出可以被ALU 453的输出驱动-被FFT控制逻辑门阵列468禁止。求和值提供给产生偶数频率点(bin)FFT的FFT处理器460，即上面所提出的

X[2k]＝FFT(x[n]+x[n+N/2])，

为了产生N点FFT的奇数点(bin)，使用下面的等式：

X[2k+1]＝FFT((x[n]-x[n+N/2])^*W_N ⁿ)这里

W_{N} = e^{- j * 2 * π / N}

为了对于奇数点(bin)产生512点FFT，当奇数点(bin)数据抽样从双口RAM 451中读出时，FFT控制逻辑单元468控制算术逻辑单元(ALU)451取数据抽样x[n]和x[n+N/2]之差。这个差被数控振荡器、调制器455相乘，按时钟节拍进入FFT处理器460，产生奇数频率点(bin)的FFT，即

X[2k+1]＝FFT((x[n]-x[n+N/2])^*W_N ⁿ)。

在使用64点、四的方幂FFT机的200kHz信道分路器的情况下，既不需要ALU 453也不需要振荡器455，因此它们被FFT控制逻辑单元468禁止。

如前所述，FFT机460使用了块浮点算法，与复FFT数据一起输出四比特标度因子。这个标度因子反馈到标度逻辑电路466控制桶形移位电路470，FFT机的输出连接到该移位电路。当数据从FFT机读出时，桶形移位电路470对其进行调整，以便保证连续的FFT校准到同一个标度上。桶形移位电路471的输出连接到双口RAM 473上。

如上面提到的Crochiere的教材中所述，傅立叶变换算符(这里是处理器460的FFT机)的输出乘上复指数W_N ^-kmM，这里M是抽取率，k是FFT点(bin)数，m是FFT(块)数(即，对于产生的第一个FFT，m＝0；下一个FFT，m＝1；第三个FFT，m＝2；等等)。抽取率M在初始化过程中被编程入FFT控制逻辑单元468。为了执行等价的运算，图5B的FFT单元42使用了下面的恒等式：

x[(n-r)N]＝FFT(W_N ^-rk*X[k])，

这里x[n]是FFT的输入序列，如上面提到的，x[(n-r)_N]是x[n]模N循环移位r次。在图5B所示的实施例中，r等于mM。

取代执行FFT下游的复数乘法，控制逻辑单元468可控地寻址双口RAM 473，以便按照产生FFT输入数据序列循环移位的顺序存取处理过的数据值。

一旦每个信道经FFT处理的数据(频率点(bin))写入输出双口RAM473，FFT控制逻辑单元468向跟随的时分复用(TDM)总线接口电路475发出信号确保数据在TDM总线480上，这样数据就可加到TDM总线上跟随的处理器113。这样的处理器与以前提到的处理器113相对应，而且可包括数字信号处理器，其作用是从信道数据中解调并提取话音或数据，也执行插值器43-1，…，43-N的功能，正如将要简要描述的那样。

TDM总线480上的数据分成多个时隙(例如，每个TDM帧400个时隙)。TDM总线可以用20MHz的时钟驱动，允许单个时隙用于输出达50kHz抽样率的单信道数据。如果需要较高的信道抽样率，可以将多个时隙指定给一个单个信道。例如，300kHz抽样率可分配六个时隙。时隙可以通过系统控制器动态分配，控制器用所有激活的时隙配置信道分路器。如果数据已在双口RAM 473中而且时隙是激活的，信道分路器通过缓冲电路481输出数据并将数据就绪信号一起放在TDM总线480上。所有从该时隙收集数据的数字信号处理器将从TDM总线上读数据。连接处理器的总线通过常规的帧信号同步到TDM总线，这样处理器113(图3)就可以知道从中读数据的正确时隙。

插值滤波器(图7到13)

正如上面关于图4A简单提到的那样，在优选的实施例中，FFT 42提供的数字信道信号不直接提供给数字信号处理器113-1，…，113-N执行的解调和/或纠错算法。这是因为，为了最佳检测概率，DSP处理器113使用的解调算法希望在每个符号的峰值幅度处或附近对每个信道信号抽样。一般，这个峰值幅度在每个符号的中间或其附近出现。

在现有技术的单信道系统中，每个信道是单独处理的，因此每个数字化信道只代表来自一个信道的信息。在这样的方法中，A-D变换器103(图3)的输出包含只属于一个信道的信息，一般使用锁相环技术就可保证来自FFT 42输出的抽样具有最佳相位。

但是，对于诸如图4A中所示的宽带的信道分路器111来说，出现在A-D变换器103输出的是来自多个信道的信号。此外，这些信道信号不一定能保证彼此同步。因此，对于A-D变换器103来说没有单一的最佳抽样时间，因为每个单个的信道信号不能保证是同相位的。所以，不可能通过简单调整A-D变换器103的抽样时间来提供每个信道的最佳抽样。

在这种情况下一个可能的解决方法是通过一个插值因子L增加FFT 42输出的数字抽样数，这样至少有一个抽样能保证出现在每个数字信道信号的每个符号的峰值处或附近。通过这种增加FFT 42输出抽样率的方法，保证每个信道存在一个足够接近最佳点的抽样是可能的。

但是，增加FFT的大小要求计算复杂性增加得相当多。例如，只要以因子4增加FFT的大小，以此保证一个抽样点可以在最佳点的至少九十度(90°)范围内抽取，那么需要大约八倍的计算资源。这是因为FFT计算的复杂度以下述量级增加

(N/2)log₂(N)

因此作为例子，在上面讨论的图5B的实施例中，用二十四个FFT机代替三个FFT机461、462和463，使抽样率增加四倍。

因此，不是大量增加FFT计算能力的总量，而使用速率变换器43-1，…，43-N。速率变换器43使用有效的插值和抽取技术对FFT输出的抽样有效地进行插值，然后只在最佳抽样点对这些抽样进行抽取。

图8A中最上面的图说明速率变换器43-i的一个示范在数字信道信号x(n)上执行的信号处理，该信号由FFT 42的一个输出提供。正如通过实曲线所看到的，信道信号x(n)由一串交流符号组成，第一个符号的幅度为正1，第二个符号幅度为负1，而第三个符号幅度为正1。作为数字信道信号x(n)而提供的实际抽样由较深的沿水平、离散的时间轴标以“x”的垂直抽样线表示。这些实际的抽样以输入抽样率f_i抽取。

抽样率变换器43-I确定以速率fs抽取的插值抽样的位置，f_s是输入抽样率f_i的整数倍。然后这些插值抽样的一个子集，也就是那些最接近每个符号中间的插值抽样，作为最佳抽样被选出。最佳抽样位于双箭头所示的时间处。图8A中下面的图表示速率变换器43-i的输出z(n)，它只包括以输出抽样率f_o抽取的最佳位置的那些抽样。

为了在输入抽样之间进行这种最佳插值，首先要在实际抽样之间有效地用附加的零值抽样填充数字信道信号x(n)。这些附加的零值抽样的位置在x(n)的图中用在x轴上标“o”表示的抽样来指示。一般，这种零填充在x(n)实际抽样率f_i的一些整数倍处产生。在所说明的例子中，插值因子L设为8。

为了在每个实际抽样之间产生L-1个插值抽样中每一个的值，零填充的信号可以用具有线性相位响应的低通滤波器滤波，例如FIR滤波器。一个这种线性相位滤波器的例子的时域脉冲响应h(n)，在图8B最上面的图中表示。该脉冲响应h(n)具有一个时间周期，也称为抽头数，等于N’，这里N’由所要求的滤波器参数，例如响应时间、截止频率以及尖峰来决定。

但是，因为在任意给定的时间插值输出抽样中只有一些有用，因此整个脉冲响应h(n)中只有某些部分需要计算。换句话说，在任意给定的时间L个可能的抽取滤波器中只有特定的一个需要作用在数字信道信号x(n)上。L个可能的抽取滤波器代表速率变换器43-i的L种可能的相移。

在任意给定时间，速率变换器43-i实现的L个抽取滤波器中特定的一个由滤波器索引号参数“p”来确定。

因此一个示范性的速率变换器43-i可以用一个具有可选择的相位输入参数“p”的数字滤波器装置实现，如图7所示。来自FFT 42输出的数字信道信号x(n)馈入实现了L个可能抽取滤波器之一的低通滤波器结构71。滤波器结构71中单个的抽取滤波器有“g”个抽头，这里“g”由h(n)的总脉冲响应长度N’与插值率L的比值决定。在所示的例子中，N’等于32而L等于8，因此g等于4。(请注意在对速率变换器的这个讨论中，尽管N’值为了方便用于表示滤波器h(n)的长度，但是这个N’值与上面联系FFT处理器的描述所讨论的N值毫无关系。)

为了理解如何确定实现L个滤波器所需的L组滤波器系数，现在注意图8B，并考虑下面的关系所给出的L个可能的抽取滤波器的时域响应：

h₀(n)＝h(n)，对于n＝0，2L，3L，，…，

h₁(n)＝h(n)，对于n＝1，L+1，2L+1，3L+1，，…，

h₂(n)＝h(n)，对于n＝2，L+2，2L+2，3L+2，，…，

h_k(n)＝h(n)，对于n＝k，L+k，2L+k，3L+k，，…，

h_L-1(n)＝h(n)，对于n＝L-1，2L-1，3L-1，，…，

每个这样的滤波器的时域响应在图8B的下面部分绘出。

选择器72基于因子数确定所需的滤波器索引p。一般，选择器72执行一次初始化定时同步处理，以找到最佳可能的“p”作为起始点。然后，通过精确跟踪输入抽样率f_i和输出抽样率f_o之间比例的任何微小差别所引起的抽样定时的偏差，可以按需要调整参数p，而且速率变换器43-i将总是具有合适的相位。

为了同步定时的目的，使用了一些以速率f_s抽取的中间抽样。这些中间抽样的位置由图8A中的单箭头指示。中间抽样率f_s，等于所需的输出速率f_o乘上一个因子M’。应该注意到，这个同步因子M’不一定等于或是插值因子L的整数倍。(请注意这里为了在讨论速率变换器的上下文中方便起见将插值因子标为M’，但是这个M’值与联系FFT处理器的操作所讨论的M毫无关系。)

图9是选择器72的详细框图，选择器72通过产生一组M个中间输出信号z0(n)到zM’-1(n)确定中间抽样值。每个中间输出信号以所需的输出符号率f_o提供抽样，但是针对一种不同可能的相位。因此其结果是对于输出信号z(n)中的每个符号产生整数M’个抽样。

在对选择器72的操作做详细讨论之前，考虑图10中所示的一个典型的信道信号x(n)，它包括前导部分，s(n)和数据部分d(n)。在前导部分s(n)中，信道信号x(n)由一个预先确定且熟知的数据符号序列组成，例如所示的一串负和正符号值的交变序列。选择器72操作的基本概念是确定M’个可能的滤波器部分中每一个相对这个前导部分的实际响应。由于所需的对前导的响应是已知的，M’个滤波器响应中每个的品质因数可以通过将M’个实际响应与理想的响应做相关、或比较来确定。然后选出具有对理想前导响应的最佳相关的滤波器部分，在速率变换器43-i接收数据部分d(n)时作为所使用的滤波器部分。

如图9中所示，示范的速率变换器43-i包括多个-M’个滤波器结构部分92-0，…，92-M’-1、同样多个相关器93-0，…，93-M’-1、同样多个解调器91-0，…，91-M’-1、相位选择和跟踪电路94、以及峰值检测器和比较电路95。所说明的实施例既执行图7中滤波器结构71的功能也执行选择器72的功能。

为了执行选择器72的功能，数字信道信号x(n)首先并行地馈入M’个滤波器部分92-0，…，92-M’-1中的每一个，部分92中的每一个对应于M’个可能的相位中的一个。一个给定滤波器92的特定相位作为参数u输入。M’个滤波器部分92中的每一个在数字信道信号x(n)上操作以提供M’个滤波的信号z0(n)，…，zM’-1(n)。

这M’个滤波的信号接着馈入解调器91-0，…，91-M’-1中相应的一个，去掉诸如相位编码这样的任何符号调制。例如，被去掉的一种这样的编码是已知的π/4DQPSK(差分正交相移键控)，按照“EIA/TIAInterim Standard Cellular System Dual Mode Mobile Station BaseStation Compatibility Standard IS-54-B”的规定，日期1992年四月，电信工业委员会颁布。

M’个解调器的输出然后馈入相关器93-0，…，93-M’-1，相关器的其它输入是理想的前导序列s(n)。在所描述的例子中，理想的前导由交替变化的一串正和负符号构成。每个相关器电路93-0，…，93-M’输出表示相应的中间滤波信号z0(n)，…，zM’-1(n)与理想的符号序列s(n)之间相关的值。这种相关可以用任意适当的方式完成，例如通过将前导的方向上两个信号之间的差求积分。

峰值检测和比较95随后处理每个相关器的输出。特别是，当在相关器93-0，…，93-M’-1之一的输出中检测到一个峰值时，就比较所有相关器输出的大小。当速率变换器在数字信道信号x(n)的数据部分操作时，对应于最大输出相关器93的特定滤波器部分92被选中作为所需的滤波器部分92使用。这通过输出一个参数x来表示。

速率变换器43-i随后进入跟踪模式，所选的中间信号z_x(n)作为选择和跟踪电路94所需的输出信号z(n)被保持。因此，在这种模式中，只有所选的滤波器部分92需要是可操作的。这种跟踪模式维持到再次进入前导模式，一般是检测到另一个前导的时候。

正如将简单讨论的那样，选择和跟踪电路94也可以通过将所选的滤波器部分92-x的响应和滤波器部分92-0，…，92-M’-1所有响应的一个子集做比较，主动地调整参数x，基于一个误差检测准则确定另一种相位的滤波器部分何时可提供较好的抽样值。

M’个滤波器部分92-u的一个示范的信号流图在图12中表示。在所描述的例子中，抽头数g等于4。因此，滤波器部分92-u包括四个延迟单元125-0，…，125-3、四个滤波器系数存储器126-0，…，126-3、四个乘法器127-0，…，127-3、以及三个加法器128-1，…，128-3。滤波器92-u是标准的数字滤波器结构，其中每个输入抽样x(n)首先馈入第一延迟单元125-0，然后在随后的以时钟信号129所表示的抽样计数、或时钟周期出现时进入后面的延迟单元125-1、125-2和125-3。时钟信号129在输入数字信道信号x(n)的每个抽样提供一个或多个时钟脉冲。

滤波器92-u的第一级也包括一个乘法器127-0，将延迟单元125-0的输出接收作为它的一个输入。乘法器127-0的另一个输入来自系数存储器126-0，126-0为L个可能的滤波器部分中的每一个存储以0编号的系数h_p(0)。因此前面描述的滤波器系数参数p，也输入到系数存储器126-0，用于所需的h_p(0)的选择。第一滤波器级的输出是随后提供给加法器128-1的乘法器127-0。

类似地，第二滤波器级包括延迟单元125-1、为L个可能的滤波器的每一个存储系数h_p(1)的系数存储器126-1、以及乘法器127-1。第二滤波器级的输出与第一滤波器级的输出一起馈入加法器128-1。后面的第三和第四滤波器级类似实现。

包括滤波器部分92-u的z_u(n)的输出抽样从最后级的输出提取出来，在所说明的例子中最后级是第三级加法器128-3。

为了进行抽样定时调整以便产生最大可能的正确符号检测，也必须保持正确的滤波器系数参数p。如果输入抽样率f_o、也就是输入数字信道信号x(n)的抽样率等于输出信号z(n)的抽样率，或至少是该速率的整数倍的话，这可能是比较简单的事。在这种情况下，初始的相位差不随所通过的输入数字信道信号而改变。但是，在大多数实际系统中，不是这种情况，而且一个抽样率可能大于或小于另一个，而且比例不一定是整数。本发明因此也提供了一种方便的调整这种非整数抽样率差的方法。

特别是，通过恰当地控制输入到滤波器部分92-u的时钟信号129的频率以及参数p，可以精确地调整任何抽样率差值。为了理解如何完成这个过程，考虑一个典型的示范输入信道信号序列x(n)和输出信号z(n)，如图11A所示。从n＝-2到n＝5的x(n)的抽样沿着水平时间线的上部表示。所需的输出抽样z(n)沿着时间线的下部表示。用标号116表示的那种杂散的标志，表示插值抽样的可能位置。在所描述的例子中，由于L＝8，每个插值抽样有八种可能的位置。输出数字信道信号z(0)的第一个抽样相对于最近的输出抽样x(0)定时的延迟也表示出来了。这种延迟是参数p的初始估计。

对于给定的x(n)和给定的z(n)，可以确定抽样率调整因子，μ，它等于每个序列的频率比值。在图11A所示的例子中，数字信道信号x(n)的抽样频率是每秒45千抽样(ksps)，所需的插值输出信号抽样率z(n)是24.3ksps。速率调整因子μ因此等于1.851。所以，对于每个所需的输出序列抽样z(n)，大约有2个、但不很精确地为2个输入序列抽样x(n)。

实际需要的输出抽样率f_o一般由接收机100所实现的特定信令标准的符号率所规定。例如，上述的输出抽样率24.3ksps由蜂窝系统的示范时分多址(TDMA)实现所规定，例如前面提到的IS-54-B标准中的描述。(应该理解这种技术的用途不限于IS-54-B。)

但是，回顾速率变换器43-i实际上包括M’个滤波器部分92-0，…，92-M’-1。为了确定如何在输入数字信道信号x(n)和输出数字信道信号z(n)之间最佳地调整抽样率差值μ，考虑滤波器部分92-u所需的抽样输出的时间由下式给出：

t_{u} (n) = (n + \frac{u}{M'}) T

这里u是滤波器部分92-u的系数，M’是滤波器部分92的总数，T是符号间隔。已知输入抽样间隔，

T_{i} = \frac{1}{f_{i}},

则速率调整因子μ由下式给出：

μ = \frac{T}{T_{i}},

而且在离散时间n处的特定输入抽样的系数vu由下式给出：

v_{u} (n) = integer (\frac{t_{n} (n)}{T_{i}}) = integer [(n + \frac{u}{M'}) \frac{T}{T_{i}}],

参数p为

p_{u} (n) = round L (\frac{t_{u} (n)}{T_{i}} - v_{u} (n))

。对于输出序列z(n)的每个抽样将输入序列x(n)移位的抽样数就是输入抽样系数之间的差值：

q_u(n)＝v_u(n)-v_u(n-1)。

图12表示如何确定驱动滤波器部分92-u的时钟129以及参数p。计数器140对z-抽样的个数计数，同步到输出信号z(n)所需的输出速率f_o上。z-抽样计数器140的内容因此提供了等于当前输出抽样系数的抽样系数号n_z。

乘法器141随后确定比值

而且加法器142将该值加到当前的抽样系数号n_z上。为了确定由于输入和输出抽样率的差别带来的适当偏差，这个值再由乘法器143乘上速率调整因子μ。然后乘法器143的输出馈入一个整数部分选择器144以及减法器145。因此整数部分选择器144的输出提供了v_u(n)。

随后这个v_u(n)值馈入减法器149和延迟单元148。减法器149的输出是号码q_u(n)，表示用于产生以前的输出抽样z(n)的x(n)以前抽样的系数与目前需要的z(n)输出抽样所用的x(n)抽样的系数之间的差别。在图11A中讨论的例子中，这里μ＝1.851，q_u(n)将有一个为2的值或为1的值，根据当前时间n_z而定。

为了保持适当的输出抽样定时，这个q_u(n)值馈入一个时钟脉冲产生器150，向滤波器部分92-u的延迟单元125-0，…，125-g-1输出所指示的时钟脉冲数。

为了确定滤波器系数参数p，在输入和输出抽样速率不同的情况下，来自乘法器143的相乘的结果与索引v_u(n)一起馈入减法器145。通过将这个结果在乘法器146中乘以插值因子L，然后在块147中将结果取整，就确定了参数p。

因此，当z符号计数器140运行且得到了输出序列z(n)随后的抽样时，调整系数p和时钟信号149以保证恰当地选择L个可能的滤波器。

在迄今为止的讨论中，假设输出选择器94(图12)只是简单的M取一选择器，从来自峰值比较器95的参数x所给出的中间信号z_x(n)中选出一个。因此，当处于跟踪模式时，仅需要实现滤波器部分92-x。然而，如果要求动态调整滤波器部分的系数，可以通过执行一种延迟锁定环路确定来增强跟踪功能94。

如图13所示，这包括确定三个滤波器部分92-x-1、92-x、92-x+1的输出。这三个滤波器部分中每个的输出随后转发到确定调整因子x_adj的峰值偏移检测电路132。

如图13所示，如果来自当前选择的或者准时的滤波器部分92-x的抽样的幅度大于来自落后的滤波器部分92-x-1的抽样和来自超前的滤波器部分92-x+1这二者，就不需要调整。在这种情况下，x_adi因子设为0，并且x不调整。

然而，如果来自超前的滤波器部分92-x+1的抽样幅度大于准时的滤波器部分92-x的值及落后的滤波器部分92-x-1的值，表示必须进行相位调整，将速率变换器43-i的输出靠近符号的中间。因此，输出调整因子+1，并在用于选择激活的滤波器部分92-x之前加到来自峰值检测和比较95的x参数上。

类似的，当来自落后的滤波器部分92-x-1的抽样幅度大于准时的滤波器部分92-x的值及超前的滤波器部分92-x+1这二者时，就表示需要在相反的方向上调整。

速率变换器43-i的前述操作一般在与特定的信道i有关的相应的DSP113-u中实现。但是，应该理解，速率变换器43-i的操作也可以通过恰当排列的硬件来执行。此外，有专用于对多个信道执行速率变换器43-i功能的DSP单元113。

重叠和相加合路器(图14A和14B)

图14A和14B图解说明了与上面描述的具有图5A重叠和相加滤波器结构的宽带信道分路器111互补的多信道合路器131的信号处理结构。与信道分路器的情况一样，多信道合路器的信号处理功能本质上对应并且功能上等价于图17所示的对应于上面提到的Crochiere文本的图7.20的信号处理流程图。

象上面描述的图5A所示的重叠和相加信道分路器那样，合路器单元131使用的实际实现能够实时处理多个数字语音或数据信号，并且进行频率变换并将信号合路为一个IF(intermediatefrequency中频)输出抽样速率。图14A的实现通过标准VMEbus^TM接口601、603提供对系统参数的全可编程控制并且在一个定制的、时分复用(TDM)数据总线605上提供分信道的数据采集。

如上面描述的图5A和5B的信道分路器，图14A和14B的重叠和相加合路器将描述为一个可用于NADC(TDMA)蜂窝系统的400信道/30kHz系统，和一个可用于欧洲GSM蜂窝系统的50信道/200kHz系统的非限制例子。对于30kHz信道，假设抽样速率是50kHz。对于200kHz，假设抽样速率是300kHz。分信道的数据是由合路器作为分解的基带信号接收的。信道抽样速率依合路器的滤波器设计而不同。

由于在典型情况下，所有信道的总计数据率超过VMEbus^TM605和其它标准总线协议的总线带宽，图14A和14B的合路器结构使用一个定制的TDM总线610在相对高的数据率上采集大量信道的数据。TDM总线610的时钟设为20MHz，以允许每帧400时隙。每个时隙能够在上至上面提到的50kHz的抽样速率上传输一个单一信道的数据。对于更高的速率，可以为一个信号源分配每帧多个时隙。如上面参考图4合路器的TDM总线提到的，由于每个时隙处理50kHz的抽样速率(并且6×50kHz是300kHz)，300kHz的抽样速率将要求每帧6个时隙。

确定在TDM总线上的分信道的数据源是格式化(例如，成为蜂窝标准)并且调制来自伴随电话网的入语音或数据信号以提供基带分解信号的DSP处理器113(图3)。每个数据源分配一个或多个时隙，在其间一旦合路器请求它将传输一个单一的复数抽样。没有两个源会被分配同一个时隙。时隙是系统控制器(在VMEbus^TM605上的独立的CPU)在系统初始化期间分配的。系统控制器还编程合路器以指定包括有效数据的全部时隙。

来自每个DSP处理器的抽样是通过从TDM总线控制器611(逻辑阵列实现的状态机)和相关的缓冲器/驱动器613加到TDM总线610上的控制信号请求的。这个抽样通过总线缓冲单元617写入一个双端口RAM缓冲器615。TDM总线控制逻辑单元611将RAM缓冲器615的寻址同步到TDM总线的帧信号，以确保每个信道被写入双端口RAM615中的正确地址。当合路器已经从全部工作信道采集数据之后，TDM总线控制器611通过链路612将控制信号耦合到FFT控制逻辑单元620，使得FFT控制逻辑单元620初始化FFT处理。象在信道分路器中的逻辑门阵列468那样，FFT控制逻辑单元620是一个作为逻辑门阵列优选实现的状态机。与图4信道分路器的前向FFT处理器功能互补，图6的合路器实现一个逆FFT。然而，在实现方面，如将要描述的，逆FFT的产生是使用一个前向FFT完成的。

FFT处理器

示于图14A中630处的FFT处理器配置为大小等于下一个“2的幂”大于被合路的信道数。如上面提到的，400个30kHz信道要求512点的FFT，而50个200kHz信道要求64点的FFT。FFT的大小是在初始化期间编程到FFT机中的。信道速率也根据下面的恒等式指定了FFT处理速率：

FFT速率＝1/(信道抽样速率)

如以前说明的，用于30kHz信道的50kHz抽样速率要求每20毫秒产生一个512点FFT，而300kHz抽样速率要求每3.333毫秒产生一个64点FFT。由于当前可用的典型的FFT装置并不工作在这些速度上，为了获得通过量，FFT处理器630包括已经用与信号处理参数有关的正确FFT大小编程的多个FFT机(例如，在说明的例子中是3个-631、632、633)。实现具有多个机的FFT处理器630将512点FFT处理器的FFT再访问时间减小60毫秒，和64点FFT处理器10毫秒。

一个512点逆FFT要求512个抽样；但是只有400个时隙。这400个时隙居于FFT处理器630的512点(bin)窗口中间。控制逻辑单元620将0顺序写入到FFT机的前56点(bin)中。下面的400点(bin)，对于活动信道数据可以是从双端口RAM 615中读出的。如果信道是一个非活动信道，控制逻辑单元620将向那些点(bin)写入0。那些活动信道的标识是5，是在系统初始化期间编程到控制逻辑单元620中的。对于最后的56点(bin)，向它们写入0。(对于64点FFT，0被写入前和后7个FFT点(bin)以允许50个200kHz信道。)

为了提供内置测试能力，测试数据可以通过VMEbus^TM605写入一个或多个点(bin)。为了这个目的，专用于测试能力的先入先出(FIFO)存储器635通过收发机单元601连接到总线605，使VMEbus^TM605上的CPU能够将测试信号写入合路器。另外，系统控制器可以将FFT控制逻辑单元620编程为对于特殊的点(bin)从FIFO存储器635而不是双端口RAM 615读取数据。测试数据可以写入头和尾7个FFT点(bin)，而留下50个200kHz信道用于入活动数据信道。

用下面的恒等式，使用前向FFT产生逆FFT：

x[n]＝K^*FFT(X[((-k))_K])，

其中x[n]是X[k]的逆FFT，n是抽样数，k是FFT点(bin)数，K是FFT的大小，而X[((-k))_K]代表序列X[k]模K的逆序列。通过产生到FFT的输入数据关于0号点(bin)的镜像，前向FFT变成了一个由FFT大小标度的逆FFT。控制逻辑单元620在将数据写入FFT机时按逆序寻址输入双端口RAM 615。

与图5A和5B的信道分路器实现一样，为了在图14A和14B的合路器结构中产生一个512点的FFT，FFT机使用了FFT大小是4的幂次的基4(块浮点)算法。使用N^*2点FFT产生N点FFT的偶点(bin)需要：

X[k]＝G[k]+H[k]^*W_N ^k，

其中X[k]是输入序列x[n]的N点FFT，k是FFT点(bin)数，N是FFT大小(512)，G[k]是x[n]的偶抽样的N/2点FFT，H[k]是x[n]的奇抽样的N/2点FFT，而

W_{N} = e^{- j * 2 * π / N}

。

与图5A和5B的信道分路器一样，用于合路器的512点FFT也是用两个256点FFT产生的。

N/2点FFT产生于512点输入序列的偶抽样和奇抽样。在图6的结构中，第一(图中上边)FFT数据双端口RAM 641存储G[k]。第二(图中下边)FFT数据双端口RAM 642存储H[k]^*W_N ^K。H[k]和W_N ^K的乘法由数控振荡器/调制器(NCOM)651进行，k从0到255。为了处理512点FFT的前256点(bin)，算术逻辑单元(ALU)655将RAM641的输出与RAM 642的输出相加。因为

W_N ^k＝-W_N ^k-N/2，k从256到511，

对于512点FFT的余下的256点(bin)，RAM 642的输出N被从RAM 641的输出中减去。

为了调整通过NCOM 651的传播延迟并且确保ALU 655处理正确的抽样对，一组延迟寄存器657连接在从双端口RAM 641到ALU的输出路径上。(对于200kHz信道，使用64点FFT。由于64是4的幂，因此不需要NCOM 651、双端口RAM 642和ALU 655并且通过来自控制单元620的控制信号将它们禁止。)

与在上面提到的Crochiere文本中描述的，以及图17中所示的一样，合路器算法要求逆FFT的输入序列乘上一个复指数W_K ^kmR其中k等于输入频率点(bin)数，K等于逆FFT大小，m是逆FFT数(即，对于第一个产生的逆FFT，m＝0；对于下一个FFT，m＝1；等等。)，R是合路器的插值率，而

W_{K} = e^{- j * 2 * π / K}

。

使用数学恒等式，这个乘法运算可以通过逆FFT输出抽样的循环移位实现，即：

x[((n-r))k]＝逆FFT(W_K ^-rk*X[k])，

其中r等于-mR。通过将逆FFT输出抽样移位-mR，就产生了复指数的相移。这个移位由FFT控制逻辑门阵列620中的FFT输出寻址逻辑进行。移位计数在合路器的初始化期间编程。

如前面提到的，FFT机使用块浮点算法产生FFT。块浮点FFT提供依输入数据特性而定的标度因子。因为用于产生一个512点FFT的两个256点FFT可能不具有同样的标度因子或连续FFT可能不具有同样的标度因子，所以将桶形移位电路658、659连接在到ALU 655的信号流输入路径上。如前面结合图4信道分路器的操作描述的，桶形移位器将FFT数据调整到同样的标度以正确地对准数据用于后续处理。

重叠和相加滤波

与图5A和5B的信道分路器一样，在图14B的660处所示的图6的合路器的消卷积重叠和相加滤波器，包括四个滤波器抽头级660-1、660-2、660-3、660-4。FFT大小和级数设置了滤波器的总长度，如下式定义：

滤波器长度＝N^*级数，

其中N是FFT大小。

滤波器620实际设计为截止频率等于信道带宽之半的低通滤波器。应该观察到，滤波器并不限于4级滤波器，如果需要可以使用更多级，这将提高信道选择性、减少信道中的混淆并且降低信道抽样速率。滤波器630的各级630-I是由存储器组件631A和631B中的一个或两个、一个反馈复用器633、一个系数存储器635和一个乘法器637组成的。每个系数存储器分别存储一组N滤波器(权重)系数，它的数目对应于FFT处理器的大小。系数是初始化期间通过VMEbus^TM605下载到系数存储器635中的。系数存储器的地址输入是通过链路629从(门阵列逻辑实现的)滤波器控制状态机670提供的，而数据输入是通过数据链路连接的。

第一个N个系数加载到第一或最左级630-1的系数存储器635，第二个N个系数存储在抽头级630-2的系数存储器635中，第三个N个系数存储在抽头级630-3的系数存储器635中，而第四个N个系数存储在抽头级630-4的系数存储器635中。来自ALU 655的FFT处理器的输出通过链路656分发到所有滤波器级的乘法器637并且同时被每个级的系数乘。乘法器637的输出连接到加法器639，与被延迟存储器累加并移位的数据相加。

与图4的信道分路器的滤波器一样，除去第一级630-1的每级延迟存储器都被分为两个存储器部分631A和631B。第一滤波器抽头级630-1不需要延迟存储器部分631B，因为移入第一滤波器级的是通过到复用器633的链路632提供的0。每个延迟存储器的长度是由滤波器插值率决定的，它根据信道和输出抽样速率确义。合路器的输出抽样速率由下式给出：

输出抽样速率＝N^*信道带宽。

对于30kHz信道，输出抽样速率是3.0^*10^4*512＝15.36MHz。对于200kHz信道，输出抽样速率是2.0^*10^5*64＝12.8MHz。滤波器插值率R是下述商的最接近整数：

R＝取整(输出抽样速率/信道抽样速率)

如上面提到的，对于使用具有50kHz信道抽样速率的30kHz信道的例子，插值率是R＝307；对于具有300kHz信道抽样速率的200kHz信道，插值率是R＝43。每个延迟存储器部分631A的长度是R，而延迟存储器部分631B的长度，也称为滤波器重叠，由下式给出：

重叠＝(N-R)。

因此，对于30kHz信道，滤波器重叠是205；对于200kHz信道，滤波器重叠是21。插值率R也规定了重叠和相加滤波器所要求的信号处理速率。最小时钟速率，滤波器必须能处理数据以维持下式给出的通过量：

滤波器处理速率＝输出速率^*N/R。

对于30kHz信道系统，最小速率是25.62MHz。对于200kHz信道系统，该速率是19.05MHz。

对于逆FFT处理器输出的每N个抽样，重叠和相加滤波器660输出R个抽样。对于每个逆FFT的前R个抽样，滤波器控制状态机670，通过选择控制链路671选择通过复用器633的第一个或上边的输入端口633-1。在这期间，全部数据通过时钟控制链路669从左向右移或由时钟从左到右定时，如图6所示，并且将滤波器的最后级630-4中由加法器639产生的和输出到半频带滤波器672。

对于余下的N-R个抽样，每个复用器633的第二或下边的端口633-2被选中，并且加法器639的输出通过链路638反馈到延迟存储器部分631A。在这期间，存储器部分631B并不移位并且在最后级630-4中的数据并不被时钟定时到半频带滤波器。另外，与信道分路器滤波器一样，最后N-R个抽样的反馈提供滤波器重叠。

半频带滤波器和速率缓冲器

由于典型地RF收发器激励源要求一个实信号而不是一个复信号，所以滤波器630的输出连接到半频带滤波器672。半频带滤波器630被配置为一个提供复数到实数数据变换的集成电路，它加倍了输出抽样速率。虽然图6的合路器的整体能够作为一个彻底的实系统实现，但这要求所有的抽样速率、处理速率和FFT大小都要加倍，增加了复杂性和成本。速率缓冲器FIFO存储器674连接到半频带滤波器672的输出以允许来自合路器的连续的数据流。存储在FIFO存储器674中的数据通过输出驱动器单元675连接到输出数据链路690供收发机站点发射端的D-A变换器133(图3)使用。

如前面提到的，重叠和相加滤波器630提供每N个时钟周期R个抽样的突发，并且FIFO 674的输出在实际的输出抽样速率上提供连续的数据流。另外，来自FIFO的半满标志通过控制信号线673提供给控制逻辑电路，通过在各自的状态机之间分布的控制链路，指示TDM总线接口单元611何时请求数据。当存储在FIFO674中的数据量掉到FIFO的容量的一半之下时，该标志失效，这表明TDM总线接口要请求来自活动的信道的信道数据并且进行处理以维持输出数据流的连续。

与图5A和5B的信道分路器结构一样，每个所要求的输出抽样速率由各自的振荡器提供。对于当前这个既能处理30kHz又能处理200kHz信道的合路器例子而言，分别提供30.72MHz和25.6MHz(2^*输出抽样速率)时钟676和677。在系统控制器对合路器进行初始化期间，正确的振荡器由相关联的控制逻辑单元678选择。

包含另一组逻辑电路集以产生合路器使用的额外的时钟信号。与图5A和5B的信道分路器结构一样，高速率(大约200MHz)振荡器681的时钟输出被计数器682和683分频以产生所需的滤波器处理时钟、TDM总线时钟和FFT机系统时钟。

使用多相滤波器的信道分路器(图15A和15B)

本发明的宽带信道分路器的第二个实施例配置为一个多相滤波器结构，它的功能用上面提到的Crochiere文本的图7.15中所示的信号处理流程图表示。另外，由于每个滤波器变换函数(由图3的信道分路器111和合路器131中包含的滤波器结构的多相实现分别使用的)的算法都在该Crochiere文本中有精确地阐述，就不在这里重复了。

与图5A的重叠和相加信道分路器一样，图15A的基于FFT的多相滤波器组分析(信道分路器)系统的结构也接受实时宽带IF(中频)信号并进行频率变换以及将信道分割为多个独立的窄基带分解信号。多相滤波器信道分路器通过标准VMEbus^TM接口提供系统参数的全可编程控制并且在一个自定制的、时分复用(TDM)数据总线上提供分信道的数据分发。(与前面的例子一样，下面的多相滤波器实现的描述将强调特定的400信道/30kHz系统，和50信道/200kHz系统。)

多相信道分路器结构的特性是，输入抽样速率是信道抽样速率的整数倍。这就意味着，信道抽样速率必须是信道带宽的倍数。在本描述中，信道被因子2过抽样；因此，假设30kHz信道的抽样速率是60kHz，而200kHz信道的抽样速率是400kHz。信道化的数据被信道分路器作为分解的基带信号分发。

半频带滤波器和幅度监视

现在更具体地参考图15A，信道分路器的输入通过缓冲器/驱动器单元701与上游的宽带数字接收机接口，特别是与来自图3的A-D变换器103的数字数据输出链路703接口。时钟线705提供用于变换器的编码时钟的抽样时钟。输入抽样时钟速率取决于接收的信道数和那些信道的带宽。幅度监视逻辑电路708监视数据链路703上来自数字接收机的A-D变换器的输入数据的最高两个有效比特，以提供输入信号的自动增益控制。这确保了在接收器中的A-D变换器103的全部动态范围被利用。幅度监视逻辑电路在链路709上向接收机输出一个控制字，用于控制A-D变换器上游的数字衰减器。

对每个信道分路器可能使用的输入速率提供各自的振荡器702、704。选择和二分频逻辑电路706在滤波器状态机707的控制下，与振荡器702、704相连。在初始化期间，系统控制器(VMEbus^TM上的CPU)配置信道分路器选择正确的振荡器。振荡器时钟也下分频以在输出时钟链路712上产生一个时钟去驱动将要描述的信道分路器的移位寄存器延迟存储器。数据链路703上的输入抽样被时钟定时到半频带滤波器711，该滤波器被配置为一个进行输入数据实域-复域变换的有限脉冲响应(FIR)滤波器。半频带滤波器711也被2除，将数据的时钟速率减半。然后复抽样被馈入多相滤波器715的移位寄存器713。特别地，半带滤波器711的输出被时钟定时到滤波器715的第一滤波器级715-1的移位寄存器713的延迟存储器721。每个延迟存储器721的长度等于信道分路器中的FFT大小。每个延迟存储器721的输出供系数乘法器723使用。系数乘法器723和其它硬件部件都工作在移位寄存器713的时钟速率的I倍的速率上，其中I是过抽样因子。如上面提到的，过抽样因子等于2。这意味着在延迟存储器的输出处的每个抽样在被时钟定时到一个延迟存储器之前都被乘以2(I＝2)滤波器系数。

在图15A的滤波器结构中，多相滤波器715包括四个滤波器级715-1、715-2、715-3和715-4。FFT大小、过抽样因子和级数确定了滤波器的总长度。滤波器的长度是：

滤波器长度＝I^*N^*S

其中S是滤波器抽头数。如前面提到，更多的滤波器级提高信道选择性并且减少信道中的混淆。当通过总线收发机731从VMEbus^TM接口710提供滤波器系数时，系数由控制门阵列707下载到系数RAM 725。每级715-i的RAM 725存储N个系数。当根据下面的抽取恒等式加载系数RAM 725时，滤波器系数被抽头数(这里是4)抽取：

Ca[n]＝c[S^*n+a]，n从0到N^*I-1

其中c(n)是滤波器系数序列，a是抽头数(a从0到S-1)，而c_a是加载到抽头中的系数。例如，第一滤波器抽头级715-1的系数RAM 725被下列系数加载：

c₀[n]＝{c[0]，c[4]，c[8]，c[12]…c[I^*N-S]}

然后系数乘法器723的输出被加法器732、734和736求和并写入包括存储器部分741和742的双端口RAM 740。

用于多相滤波器的FFT处理器(图15B)

如上面描述的，图15B所示的多相合路器的FFT处理器与图5B的重叠和相加信道分路器的FFT处理器实际上有相同的配置并且大体上按同样的方法工作。在N个抽样写入双端口RAM 740之后，滤波器控制单元707通过链路719将控制信号耦合到(门阵列逻辑实现的状态机)FFT控制单元735以开始FFT处理。在FFT处理器7’50中，一组三个FFT机751、752、753已经在初始化期间预先用正确的FFT大小编程。

与图5B的重叠和相加实现中一样，多相合路器使用的FFT机使用基4算法并且产生4的幂次的FFT大小。在图15B的结构中，FFT的全部512点(bin)都是通过将基2频率抽取FFT蝶形算法作用于256点FFT产生的。

在产生偶数FFT点(bin)的过程中，数据抽样从双端口RAM 740读出并馈入算术逻辑单元(ALU)743。ALU 743对x[n]和x[n+N/2]求和并且将这个和直接送到FFT处理器，做为数控振荡器，调制器(NCOM)745在偶点(bin)处理期间被禁止。对于奇点(bin)处理，FFT控制逻辑电路735通过控制链路744配置ALU 743，得到x[n]和x[n+N/2]的差值。这个差值被NCOM 745拿来与W_N ⁿ乘并定时到产生512点FFT的奇点(bin)的FFT机。(对于200kHz信道分路器，要求4的幂次的64点FFT，不需要ALU743和NCOM 745并且它们被FFT控制单元735禁止。)

如前面描述的，FFT机751、752、753使用块浮点算法并且与复FFT数据一起输出一个4比特标度因子。该标度因子用于在比例逻辑电路762的控制下控制下游的桶形移位器761。另外，桶形10移位器用于调整从FFT机中读出的数据，以确保来自连续FFT的数据被调整到相同的标度。来自桶形移位器761的数据被写入双端口RAM存储器765。

如上面提到的，信道分路器算法要求FFT处理器的输出被一个复指数W_N ^-kmM乘，其中M＝抽取速率，K＝FFT点(bin)数，而m＝FFT(块)数(即，对产生的第一个FFT，m＝0；对产生的下一个FFT，m＝1；20等等)。换句话说，使用下面恒等式：

x[((n-r))_N]＝FFT(W_N ^-rk*X[k])

其中x[n]是FFT输入序列，而x[((n-r))N]是x[n]被r模N循环移位，信道分路器进行等价操作。这里，mM＝r。不同于乘FFT处理器的复指数下游，信道分路器的FFT控制逻辑单元735可以控制双端口RAM765的寻址，以按一种完成FFT的数据数据序列的循环移位的顺序访问处理的数据值。

一旦对每个信道(频率点(bin))的FFT处理的数据都已经写入双端口RAM 765中，FFT控制逻辑单元735用信号通知辅助的时分复用(TDM)总线接口电路767将数据确定在TDM总线770上，使得它可以被总线上辅助的用于从信道数据解调并提取语音和数据的数字信号处理器使用。

多相信道分路器也可以配置为将一个或多个数据信道写入测试FIFO存储器771。FIFO存储器771允许VMEbus^TM上的CPU在不与定制的TDM总线710接口的情况下采集并分析信道数据。

一旦来自每个信道的数据已经从FFT机写入双端口RAM 765，FFT控制逻辑单元735就用一个信号通知TDM总线接口逻辑电路767将数据分发到总线上的用于从信道数据解调并提取语音和数据的数字信号处理器的数字信号处理器。总线缓冲器单元775连接在双端口RAM765和TDM总线770之间。TDM总线上的数据可以象在高速参考振荡器782的驱动下一样，被分到计数器电路781提供的每帧400时隙中，藉此允许一个单一的时隙用于输出上至60kHz抽样速率的单一信道的数据。如果需要更高的信道抽样速率，可以将多个时隙分配给一个单一的信道。例如，如上面描述的，400kHz抽样速率将分配7个时隙。

时隙也可以由系统控制器动态分配。信道分路器被控制器用所有活动的时隙配置。如果数据在双端口RAM中存在并且时隙是活动的，信道分路器就在TDM总线上输出该数据和一个数据可用信号。所有从该时隙采集数据的处理器都将从TDM总线读取数据。处理器被帧信号与TDM总线770同步，因此处理器将知道将从中读取数据的正确时隙。

多相合路器(图16A和16B)

图16A和16B图示说明了合路器131的多相实现的信号处理结构，该合路器与上面描述的图15A和15B的具有多相滤波器的宽带20信道分路器互补。多相合路器的一个特点是输出抽样速率是信道抽样速率的整数倍。这意味着，信道抽样速率必须是信道25带宽的倍数。在本描述中，信道被因子2过抽样，因此，假设30kHz的信道的抽样速率是60kHz，而200kHz信道的抽样速率是400kHz。信道化的数据由多相合路器作为分解的基带信号接收。

与上面描述的图14A和14B所示的重叠和相加合路器一样，多相合路器使用的实际实现能够实时处理多个数字语音或数据信号，并且进行频率变换并将信号合路为一个IF(intermediate frequency中频)输出抽样速率。图16A和16B的实现通过标准VMEbus^TM接口801、803提供对系统参数的全可编程控制并且在一个定制、时分复用(TDM)数据总线805上提供信道化的数据采集。

此外，与上面对多相信道分路器的描述一样，多相合路器将描述为一个可用于NADC(TDMA)蜂窝系统的400信道/30kHz系统，和一个可用于欧洲GSM蜂窝系统的50信道/200kHz系统的非限制性例子。对于30kHz信道，假设抽样速率是50kHz。对于200kHz，假设抽样速率是400kHz。信道化的数据是由合路器作为分解的基带信号接收的。信道抽样速率依合路器的滤波器设计而不同。

由于在典型情况下，所有信道的总计数据率超过VMEbus^TM805和其它标准总线协议的总线带宽，图16A和16B的合路器结构使用一个定制的TDM总线810在相对高的数据率上采集大量信道的数据。

为了实现一个使用多相合路器(和信道分路器)的收发机系统，将TDM总线时钟设置为24MHz是合适的，这样允许每帧400时隙，每个时隙能够在上至上面提到的60kHz的抽样速率上传输一个单一信道的数据。这个时钟速率不同于作为例子给出的50kHz信道抽样速率的收发机系统的重叠和相加合路器/信道分路器实施例中的TDM总线时钟速率。时钟速率不限于这个值，只是选作提供一个收发机系统的实现的简单例子。

对于更高的速率，可以为一个单一信号源分配每帧多个时隙。如上面参考图16A和16B信道分路器的TDM总线提到的，400kHz的抽样速率将要求每帧7个时隙。

确定在TDM总线上的信道化的数据源是格式化(例如，成为蜂窝标准)并且调制来自辅助电话网的入语音或数据信号以提供基带分解信号的DSP处理器。每个数据源分配一个或多个时隙，在其间一旦合路器请求它将传输一个单一的复杂抽样。没有两个源会被分配同一个时隙。时隙是系统控制器(在VMEbus^TM805上的独立的CPU)在系统初始化期间分配的。系统控制器还编程合路器以指定包括有效数据的全部时隙。来自每个DSP处理器的抽样是通过从TDM总线控制器811(逻辑阵列实现的状态机)和相关的缓冲器/驱动器813加到TDM总线810上的控制信号请求的。这个抽样通过总线缓冲单元817写入一个双端口RAM缓冲器815。TDM总线控制逻辑单元811将RAM缓冲器815的寻址同步到TDM总线的帧信号，以确保每个信道被写入双端口RAM815中的正确地址。

当合路器已经从全部工作信道采集数据之后，TDM总线控制器811通过链路812将控制信号耦合到FFT控制逻辑单元820，使得FFT控制逻辑单元820初始化FFT处理。FFT控制逻辑单元820是一个作为逻辑门阵列优选实现的状态机。与图7信道分路器的前向FFT处理器功能互补，图8的多相合路器实现一个逆FFT。然而，与图6的重叠和相加合路器一样，在实际实现方面，如将要描述的，逆FFT的产生是使用一个前向FFT完成的。

当合路器已经从全部工作信道采集数据之后，TDM总线控制器811通过链路812将控制信号耦合到FFT控制逻辑单元820，使得FFT控制逻辑单元820初始化FFT处理。FFT控制逻辑单元820是一个作为逻辑门阵列优选实现的状态机。

FFT处理器(图16A)

与图15B的信道分路器的前向FFT处理器功能互补，图16A的多相合路器实现逆FFT。然而，与图6的重叠和相加合路器一样，在实际实现方面，如将要描述的，逆FFT的产生是使用一个前向FFT完成的。

示于图14A中830处的两个多相？？？FFT处理器配置为大小等于大于将被合路信道数的下一个“2的幂”。如上面提到的，400个30kHz信道要求512点的FFT，而50个200kHz信道要求64点的FFT。FFT的大小是在初始化期间编程到FFT机中的。信道速率也根据下面的恒等式指定了FFT处理速率：

FFT速率＝1/(信道抽样速率)

如以前说明的，用于30kHz信道的60kHz抽样速率要求每16.667毫秒产生一个512点FFT，而400kHz抽样速率要求每2.5毫秒产生一个64点FFT。由于当前可用的典型的FFT装置并不工作在这些速度上，为了获得通过量，FFT处理器830包括已经用与信号处理参数有关的正确FFT大小编程的多个FFT机(例如，在说明的例子中是3个-831、832、833)。实现具有3个机的FFT处理器830将FFT再访问时间减小为512点FFT处理器50毫秒，和64点FFT处理器7.5毫秒。

如前面描述的，一个512点逆FFT要求512个抽样；但是只有400个时隙。这400个时隙居于FFT处理器830的512点(bin)窗口中间。控制逻辑单元820使0顺序写入到FFT机的前56点(bin)中。下面的400点(bin)，对于活动信道数据可以是从双端口RAM815中读出的。如果信道是一个非活动信道，FFT控制逻辑单元820将向那些点(bin)写入0。那些活动信道的标识是在系统初始化期间编程到控制逻辑单元820中的。对于最后的56点(bin)，向它们写入0。(对于64点FFT，0被写入前和后7个FFT点(bin)以允许50个200kHz信道。)

为了提供内置测试能力，测试数据可以通过VMEbus^TM805写入一个或多个点(bin)。为了这个目的，专用于测试能力的先入先出(FIFO)存储器835通过收发机单元801连接到总线805，使VMEbus上的CPU能够将测试信号写入合路器。另外，系统控制器可以将FFT控制逻辑单元820编程为对于特殊的点(bin)从FIFO存储器835而不是双端口RAM815读取数据。测试数据可以写入头和尾7个FFT点(bin)，而留下50个200kHz信道用于入活动数据信道。

为了使用前向FFT产生逆FFT，FFT控制逻辑单元820在向FFT机中写入数据时按逆序寻址输入双端口RAM 815。

与图14A的重叠和相加合路器的实现一样，为了在图16A的多相合路器结构中产生512点FFT，FFT机使用了FFT大小是4的幂次的基4(块浮点)算法。同样在图14A的合路器中，合路器的512点FFT是从两个256点FFT产生的。N/2点FFT是从512点输入序列的偶抽样和奇抽样产生的。

在图14A的结构中，第一(图中上边)FFT数据双端口RAM 841存储G[k]。第二(图中下边)FFT数据双端口RAM 842存储H[k]。H[k]和W_N ^K的乘法由数控振荡器/调制器(NCOM)851进行，k从0到255。为了处理512点FFT的前256点(bin)，算术逻辑单元(ALU)855将RAM 841的输出与RAM 842的输出相加。因为

W_N ^k＝-W_N ^k-N/2，k从256到511，

对于512点FFT的余下的256点(bin)，RAM 842的输出通过NCOM被从RAM 841的15输出中减去。

为了调整通过NCOM 851的传播延迟并且确保ALU 855处理正确的抽样对，一组延迟寄存器857 20连接在从双端口RAM 841到ALU的输出路径上。(对于200kHz信道，使用64点FFT。由于64是4的幂，因此不需要NCOM 851、双端口RAM 842和ALU 855并且通过来自控制单元820的控制信号将它们禁止。)

与在上面参考的Crochiere文本指出的一样，合路器算法要求逆FFT的输入序列乘上一个复指数W_K ^kmR，其中k等于输入频率点(bin)数，K等于逆FFT大小，m是逆FFT数，R是合路器插值率，而

W_{K} = e^{- j * 2 * π / K}

。

x[((n-r))_k]＝逆FFT(W_K ^-rk*X[k])，

其中r等于-mR。通过将逆FFT输出抽样移位-mR，就产生了复指数的相移。这个移位由FFT控制逻辑门阵列820中的FFT输出寻址逻辑进行。移位计数在合路器的初始化期间编程。

另外，FFT机使用块浮点算法产生FFT，块浮点FFT提供依输入数据特性而定的标度因子。因为用于产生一个512点FFT的两个256点FFT可能不具有同样的标度因子或连续FFT可能不具有同样的标度因子，所以将桶形移位电路858、859连接在到ALU 855的信号流输入路径上。如前面结合图14A重叠和相加合路器的操作描述的，桶形移位器将FFT数据调整到同样的标度以正确地对准数据用于后续处理。

多相滤波器(图16B)

ALU 855提供的FFF的输出被定时到滤波器865的第一滤波器级865-1的移位寄存器863的延迟存储器861中。每个延迟存储器861的长度等于FFT大小。每个延迟存储器861的输出供各个系数乘法器869使用。系数乘法器869和其它硬件部件都工作在移位寄存器863的时钟速率的I倍的速率上，其中I是10过抽样因子。如上面提到的，过抽样因子等于2。这意味着在延迟存储器的输出处的每个抽样在被定时到下一个延迟存储器之前都被乘以2(I＝2)滤波器系数。

在图16B的滤波器结构中，多相滤波器865包括四个滤波器级865-1、865-2、865-3和865-4。FFT大小、过抽样因子和级数确定了滤波器的总长度。滤波器的长度是：

滤波器长度＝N^*S

其中S是滤波器抽头数。如前面提到，更多的滤波器级提高信道选择性并且减少信道中的混淆。象通过总线收发机801从VMEbus^TM接口803提供滤波器系数一样，滤波器系数由控制门阵列871下载到系数RAM 867。每级865-i的RAM 867存储N个系数。当根据下面的抽取恒等式加载系数RAM 867时，滤波器系数被抽头数(这里是4)抽取：

Ca[n]＝c[S^*n+a]，n从0到N-1

其中c(n)是滤波器系数序列，a是抽头数(a从0到S-1)，而c_a是加载到抽头中的系数。例如，第一滤波器抽头级865-1的系数RAM 725被下列系数加载：

c₀[n]＝{c[0]，c[4]，c[8]，c[12]…c[N-S]}

然后系数乘法器869的输出被加法器872、874和876求和并提供给半频带滤波器872。

半频带滤波器和速率缓冲区(图16B)

与图14A的重叠和相加合路器一样，由于典型情况下，RF发射机激励源要求一个实信号而不是复信号，所以使用了半频带滤波器672。半频带滤波器872被配置为提供复域到实域数据变换的集成电路，它加倍了输出抽样速率。虽然图8的合路器的整体可以作为一个完全的实系统实现，但是这将要求全部的抽样速率、处理速率和FFT大小都加倍，增加了复杂度和成本。

半频带滤波器872的输出通过输出驱动单元874连接到输出数据链路866供收发机站点的发射端的D-A变换器(图3)使用。与图6的合路器结构一样，为所要求的每个输出抽样速率提供各自的振荡器。对于当前的既能处理30kHz又能处理200kHz信道的例子，分别提供30.72MHz和25.6MHz(2^*输出抽样速率)的时钟876和877。在系统控制器初始化合路器期间，正确的振荡器由关联的控制逻辑单元878选择。

包含另一组逻辑电路集以产生合路器使用的额外的时钟信号。与图6的合路器结构一样，高速率(大约200MHz)振荡器的时钟输出被计数器882和883分频以产生所需的滤波器处理时钟、TDM总线时钟和FFT机系统时钟。

正如前面的描述所推崇的，本发明的多信道收发机装置成功地避免了多信道无线通信(例如，蜂窝)业务提供者当前使用的与信号处理结构相关的有限信道容量和实质硬件需求，它通过对每个宽带多信道信号提取结构和宽带多信号合路结构使用卷积-抽取谱分析技术减少了为扩容的(全频谱)蜂窝收发机站点而提供广阔的覆盖所要求的硬件的量。由于对业务提供者可用的可操作的通信波段的全部信道都可以使用工作在适应当今无线通信系统的实质带宽的非常高的数据率的数字处理元件处理，因此不再需要对每个信道构造一个独立的窄带信号处理单元或限制每站点信道数小于网络的总容量。本发明的简洁设计使得它很容易地物理容纳于不同的安装站点，如办公建筑中的吊顶上面或电工具杆上，同时具有提供跨越业务提供者提供的整个信道容量的多信道通信业务能力，而不仅仅是可用信道的一个子集。

在我们展示并描述根据本发明的几个实施例20时，如本领域的技术人员所知的，应当理解在那里同样并不限于而是允许有很多变化和修改，并且我们因此并不希望限于这里展示和描述的细节，而是打算覆盖对一个本领域的技术人员显然的所有这样的变化和修改。

Claims

1.用于无线通信网的收发机装置，该通信网包括在多个地理分布的第一站点之中，通过一个或多个收发机站点，支持通信的多频通信信道，上述收发机装置可以分别安装在上述一个或多个收发机站点中的一个上并且包括：

接收机单元，用于接收多个上述多频通信信道并且输出代表上述多个多频通信信道内容的数字信号；

基于傅立叶变换的信道分路器单元，连接它以接收来自上述接收机单元的数字信号并且用于分别输出代表上述接收机单元接收的通信信道中的相应一个的内容的数字信道信号；

多个速率变换单元，分别与上述信道分路器单元输出的数字信道信号相关联并用于输出以插值的形式代表每一个上述数字信道信号的插值数字信道信号；

第一组多个信号处理器单元，分别与上述速率变换单元输出的插值数字信道信号相关联，用于解调每一个上述插值数字信道信号并且在它们各自的输出端口提供每一个解调的上述数字信道信号；

第二组多个信号处理器单元，分别与上述网络的彼此不同的频率信道上发射的多个入通信信号中的每一个相关联，用于处理上述多个入通信信号中的每一个并且在它们各自的输出端口提供每一个处理过的上述通信信道信号；

基于傅立叶变换的合路器单元，连接它以接收上述第二组多个数字信号处理器单元处理的通信信道信号并且输出代表上述第二组多个数字信号处理器单元处理的通信信道信号内容的合路信号；而且

发射机单元，用于根据上述基于傅立叶变换的合路器单元输出的合路信号发射多频通信信道信号。

2.根据权利要求1的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括一个重叠和相加滤波器，上述多信道接收机单元输出的数字信号与之耦合，和一个连接到该重叠和相加滤波器输出的基于N点快速傅立叶变换的处理器。

3.根据权利要求2的收发机装置，其中所述的重叠和相加滤波器包括多个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器串联。

4.根据权利要求3的收发机装置，其中所述的重叠和相加滤波器有一个抽取率M，并且其中所述的多个延迟存储器包括一个具有M数据抽样长度的第一延迟存储器和具有N-M数据抽样长度的第二延迟存储器。

5.根据权利要求4的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为处理所述重叠和相加滤波器的奇和偶数的滤波的数据抽样输出的连续集。

6.根据权利要求5的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为用复指数信号乘上所述的重叠和相加滤波器的滤波数据抽样输出，产生的乘积值耦合到所述的基于N点快速傅立叶变换的处理器。

7.根据权利要求6的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括数控振荡器、调制器，由所述的重叠和相加滤波器的滤波数据抽样输出控制其输出，以便有效地用复指数信号与上述滤波数据抽样输出相乘。

8.根据权利要求4的收发机装置，其中所述的每个滤波器抽头级包括一个可控制的开关，在上述级的多个延迟存储器之间的信号流通道上连接，用于可选择地使上述级的多个延迟存储器彼此串联，并因此在级连的信号流通道上与上述滤波器的其它抽头级串联，或者将上述多个延迟存储器之一的内容反馈到它本身。

9.根据权利要求8的收发机装置，其中所述的每个滤波器抽头级还包括存储N个权重系数的系数存储器，以及一个乘法器，该乘法器用于将来自信号流通道、通过所述的延迟存储器的数据抽样值与上述系数存储器中存储的各个权重系数相乘。

10.根据权利要求9的收发机装置，其中所述的重叠和相加滤波器还包括求和级，用于将所述的滤波器抽头级的各个乘法器输出的乘积加在一起，上述求和级的输出连接到所述的N点快速傅立叶变换处理器。

11.根据权利要求2的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为处理所述重叠和相加滤波器的奇和偶数的滤波的数据抽样输出的连续集。

12.根据权利要求11的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为用复指数信号乘上所述的重叠和相加滤波器的滤波数据抽样输出，产生的乘积值耦合到所述的基于N点快速傅立叶变换的处理器。

13.根据权利要求12的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括数控振荡器、调制器由所述的重叠和相加滤波器的滤波数据抽样输出控制其输出，以便有效地用复指数信号与上述滤波数据抽样输出相乘。

14.根据权利要求1的收发机装置，其中所述的基于傅立叶变换的合路器单元包括N点快速傅立叶变换处理器，连接它以接收所述的第二组多个数字信号处理器单元处理的通信信道信号，并包括一个上述N点快速傅立叶变换处理器的输出与之相连的重叠和相加滤波器。

15.根据权利要求14的收发机装置，其中所述的重叠和相加滤波器包括多个(J个)级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器串联。

16.根据权利要求15的收发机装置，其中所述的重叠和相加滤波器有一个抽取率M，并且其中所述的多个延迟存储器包括一个具有M数据抽样长度的第一延迟存储器和具有N-M数据抽样长度的第二延迟存储器。

17.根据权利要求16的收发机装置，其中所述的基于傅立叶变换的合路器单元用于以复指数信号乘上经傅立叶处理的数据抽样，产生的乘积值耦合到所述的重叠和相加滤波器。

18.根据权利要求17的收发机装置，其中所述的基于傅立叶变换的合路器单元包括数控振荡器、调制器，由傅立叶处理的数据抽样控制其输出，以便有效地用复指数信号与上述经傅立叶处理的数据抽样相乘。

19.根据权利要求18的收发机装置，其中所述的重叠和相加滤波器包括多个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器受控地串联。

20.根据权利要求19的收发机装置，其中所述的每个滤波器抽头级包括一个系数存储器，存储多个与经傅立叶处理的数据抽样相乘的上述系数存储器中存储的各个权重系数，以及一个加法器，上述的乘法器和所述的多个延迟存储器之一的输出与之相连，上述的加法器具有一个连接到连续滤波器抽头级的第二组所述的多个延迟存储器的输出。

21.根据权利要求20的收发机装置，其中所述的每个滤波器抽头级包括一个可控制的开关，在上述级的多个延迟存储器之间的信号流通道上连接，用于可选择地使上述级的多个延迟存储器彼此串联，并因此在级连的信号流通道上与上述滤波器的其它抽头级串联，或者将上述多个延迟存储器之一的内容反馈到它本身。

22.根据权利要求21的收发机装置，其中所述重叠和相加滤波器具有第一抽头级，包括一个存储N个权重系数的系数存储器，一个乘法器，该乘法器用于将经傅立叶处理的数据抽样与上述系数存储器中存储的各个权重系数相乘，一个可控制的开关，连接该开关的第一输入口以接收规定数据值的序列、第二输入口连接到所述加法器的输出、输出口连接到一个N-M抽样延迟存储器，上述N-M抽样延迟存储器具有一个输出，连接到上述加法器以便与上述乘法器的输出相加，而且其中上述第一滤波器抽头级的乘法器的输出连接到上述重叠和相加滤波器连续的滤波器抽头级，其中上述的可控制的开关用于将上述规定数据值的序列连接到上述N-M抽样存储器或将上述延迟存储器的内容反馈到它本身。

23.根据权利要求22的收发机装置，其中连接所述的i个滤波器抽头级的第i个的相加器输出以提供代表所述的第二组多个数字信号处理器单元处理的通信信道信号内容的合路信号。

24.根据权利要求23的收发机装置，其中所述的基于傅立叶变换的合路器单元被配置为处理所述第二组多个数字信号处理器单元提供的奇和偶数的滤波的数据抽样的连续集。

25.根据权利要求14的收发机装置，其中所述的基于傅立叶变换的合路器单元被配置为用复指数信号乘上所述的N点快速傅立叶变换处理器输出的数据值，产生的乘积值耦合到所述的重叠和相加滤波器的每个滤波器抽头级。

26.根据权利要求25的收发机装置，其中所述的基于傅立叶变换的合路器单元包括数控振荡器、调制器，由所述的N点快速傅立叶变换处理器控制其输出，以便有效地用复指数信号与上述变换处理器的输出相乘。

27.根据权利要求25的收发机装置，其中所述的基于傅立叶变换的合路器包括多个块浮点快速傅立叶变换机，将其输出移位以使机的输出校准到共同的标度。

28.根据权利要求1的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括一个所述的多信道接收机单元输出的数字信号与之连接的多相滤波器，以及一个基于N点快速傅立叶变换的处理器，连接到上述多相滤波器的输出。

29.根据权利要求28的收发机装置，其中所述的多相滤波器包括含有多个滤波器抽头级的有限脉冲响应滤波器，每个抽头级包括一个延迟存储器，以便连续的滤波器抽头级的延迟存储器串行连接，每个滤波器抽头级还包括一个存储多个(N)权重系数的系数存储器，以及一个乘法器，用来将来自信号流通道、通过上述延迟存储器的数据抽样值与上述系数存储器中存储的各个权重系数相乘，以及一个将上述滤波器抽头级的各个乘法器输出的乘积加在一起的求和级，上述求和级的输出与所述的N点快速傅立叶变换处理器相连。

30.根据权利要求29的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为处理所述多相滤波器的奇和偶数的滤波的数据抽样输出的连续集。

31.根据权利要求30的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为用复指数信号乘上所述的多相滤波器的滤波数据抽样输出，产生的乘积值耦合到所述的基于N点快速傅立叶变换的处理器。

32.根据权利要求31的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括数控振荡器、调制器，由所述的多相滤波器的滤波数据抽样输出控制其输出，以便有效地用复指数信号与上述滤波数据抽样输出相乘。

33.根据权利要求28的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为处理所述多相滤波器的奇和偶数的滤波的数据抽样输出的连续集。

34.根据权利要求33的收发机装置，其中所述的基于傅立叶变换的信道分路器单元被配置为用复指数信号乘上所述的多相滤波器的滤波数据抽样输出，产生的乘积值耦合到所述的基于N点快速傅立叶变换的处理器。

35.根据权利要求34的收发机装置，其中所述的基于傅立叶变换的信道分路器单元包括数控振荡器、调制器，由所述的多相滤波器的滤波数据抽样输出控制其输出，以便有效地用复指数信号与上述滤波数据抽样输出相乘。

36.根据权利要求1的收发机装置，其中所述的基于傅立叶变换的合路器单元包括N点快速傅立叶变换处理器，连接它以接收所述的第二组多个数字信号处理器单元处理的通信信道信号，并包括一个上述N点快速傅立叶变换处理器的输出与之相连的多相滤波器。

37.根据权利要求36的收发机装置，其中所述的多相滤波器包括含有多个滤波器抽头级的有限脉冲响应滤波器，每个抽头级包括一个延迟存储器，以便连续的滤波器抽头级的延迟存储器串行连接，每个滤波器抽头级还包括一个存储N个权重系数的系数存储器，以及一个乘法器，用来将来自信号流通道、通过上述延迟存储器的数据抽样值与上述系数存储器中存储的各个权重系数相乘，以及一个将上述滤波器抽头级的各个乘法器输出的乘积加在一起的求和级，上述求和级的输出与所述的多信道发射机单元相连。

38.为了用于具有在多个地理分布的第一站点之中、通过一个或多个收发机站点支持通信的多频通信信道的无线通信网，一种分别在上述一或多个收发机站点中的一个发射和接收宽带通信信号的方法包括以下步骤：

(a)接收多个上述多频通信信道并产生代表上述多个多频通信信道内容的多个数字信号；

(b)用傅立叶变换处理在步骤(a)中产生的上述多个数字信号并从中产生代表步骤(a)中接收的各个通信信道内容的各个数字信道信号；

(c)转换上述各个数字信道信号的抽样率，以插值的形式提供代表上述各个数字信道信号的各个插值的数字信道信号；

(d)处理上述各个插值的数字信道信号；

(e)proc

(f)用傅立叶变换处理步骤(d)中处理的数字通信信号并从中产生代表步骤(e)中处理的数字通信信道信号内容的合路信号；并且

(g)根据步骤(f)中产生的合路信号发射多频通信信道信号。

39.根据权利要求38的方法，其中步骤(b)包括通过重叠和相加滤波器将所述的步骤(a)中产生的多个数字信号滤波，并通过基于N点快速傅立叶变换的处理器处理所产生的滤波信号。

40.根据权利要求39的方法，其中所述的重叠和相加滤波器包括多个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器串联。

41.根据权利要求40的方法，其中所述的重叠和相加滤波器有一个抽取率M，并且其中所述的多个延迟存储器包括一个具有M数据抽样长度的第一延迟存储器和具有N-M数据抽样长度的第二延迟存储器。

42.根据权利要求41的方法，其中步骤(b)包括用傅立叶变换处理所述重叠和相加滤波器的奇和偶数的滤波的数据抽样输出的连续集。

43.根据权利要求42的方法，其中步骤(b)还包括用复指数信号乘上所述的重叠和相加滤波器的滤波数据抽样输出，产生的乘积值由所述的基于N点快速傅立叶变换的处理器处理。

44.根据权利要求38的方法，其中步骤(f)包括将步骤(e)中处理的通信信道信号提供给N点快速傅立叶变换处理器并通过重叠和相加滤波器将上述N点快速傅立叶变换处理器的输出滤波。

45.根据权利要求44的方法，其中所述的重叠和相加滤波器包括i个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器串联。

46.根据权利要求45的方法，其中所述的重叠和相加滤波器有一个抽取率M，并且其中所述的多个延迟存储器包括一个具有M数据抽样长度的第一延迟存储器和具有N-M数据抽样长度的第二延迟存储器。

47.根据权利要求46的方法，其中步骤(f)包括用复指数信号乘上傅立叶变换处理的数字通信信号，并将产生的乘积信号提供给所述的重叠和相加滤波器。

48.根据权利要求45的方法，其中所述的重叠和相加滤波器包括多个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器受控地串联。

49.根据权利要求48的方法，其中所述的每个滤波器抽头级包括一个存储N个权重系数的系数存储器，一个乘法器，该乘法器用于将傅立叶处理的数据抽样与上述系数存储器中存储的各个权重系数相乘，以及一个加法器，上述乘法器和所述的多个延迟存储器中一个的输出与之相连，上述的加法器具有一个连接到连续滤波器抽头级的第二组所述的多个延迟存储器的输出。

50.根据权利要求49的方法，其中所述的每个滤波器抽头级包括一个可控制的开关，在上述级的多个延迟存储器之间的信号流通道上连接，用于可选择地使上述级的多个延迟存储器彼此串联，并因此在级连的信号流通道上与上述滤波器的其它抽头级串联，或者将上述多个延迟存储器之一的内容反馈到它本身。

51.根据权利要求50的方法，其中所述重叠和相加滤波器具有第一抽头级，包括一个存储多个(N)权重系数的系数存储器，一个乘法器，该乘法器用于将傅立叶处理的数据抽样与上述系数存储器中存储的各个权重系数相乘，一个可控制的开关，连接该开关的第一输入口以接收规定数据值的序列、第二输入口连接到所述加法器的输出、输出口连接到一个N-M抽样延迟存储器，上述N-M抽样延迟存储器具有一个输出，连接到上述加法器以便与上述乘法器的输出相加，而且其中上述第一滤波器抽头级的乘法器的输出连接到上述重叠和相加滤波器连续的滤波器抽头级，其中上述的可控制的开关用于将上述规定数据值的序列连接到上述N-M抽样存储器或将上述延迟存储器的内容反馈到它本身。

52.根据权利要求51的方法，连接其中所述多个(i)滤波器抽头级的第J个的加法器输出，以提供在步骤(g)中发射的合路信号。

53.根据权利要求38的方法，其中，在步骤(b)和(f)中用多个块浮点快速傅立叶变换机执行傅立叶变换处理，将其输出移位以使变换机的输出校准到共同的标度。

54.根据权利要求38的方法，其中步骤(b)包括通过多相滤波器将所述的步骤(a)中产生的多个数字信号滤波，并通过基于N点快速傅立叶变换的处理器处理所产生的滤波信号。

55.根据权利要求54的方法，其中所述的多相滤波器包括含有多个滤波器抽头级的有限脉冲响应滤波器，每个抽头级包括一个延迟存储器，以便连续的滤波器抽头级的延迟存储器串行连接，每个滤波器抽头级还包括一个存储多个(N)权重系数的系数存储器，以及一个乘法器，用来将来自信号流通道、通过上述延迟存储器的数据抽样值与上述系数存储器中存储的各个权重系数相乘，以及一个将上述滤波器抽头级的各个乘法器输出的乘积加在一起的求和级，上述求和级的输出与所述的N点快速傅立叶变换处理器相连。

56.根据权利要求55的方法，其中步骤(b)包括用傅立叶变换处理所述多相滤波器的奇和偶数的滤波的数据抽样输出的连续集。

57.根据权利要求56的方法，其中步骤(b)还包括用复指数信号乘上所述的多相滤波器的滤波数据抽样输出，产生的乘积值连接到所述的基于N点快速傅立叶变换的处理器。

58.根据权利要求38的方法，其中步骤(f)包括将所述的数字通信信道信号提供给N点快速傅立叶变换处理器并通过多相滤波器将上述N点快速傅立叶变换处理器的输出滤波。

59.一个重叠和相加滤波器结构，包括多个级连的滤波器抽头级，它们中的每一个包括多个彼此可切换地串联的延迟存储器，使得有选择地使连续的滤波器抽头级的延迟存储器受控地串联，每个滤波器抽头级包括一个存储多个(N)权重系数的系数存储器，一个乘法器，该乘法器用于使要被滤波的数据抽样与上述系数存储器中存储的各个权重系数相乘，以及一个加法器，上述乘法器和上述多个延迟存储器中一个的输出与之相连，上述的加法器具有一个连接到连续滤波器抽头级的第二组上述多个延迟存储器的输出。

60.根据权利要求59的一个重叠和相加滤波器结构，其中所述的每个滤波器抽头级包括一个可控制的开关，在上述级的多个延迟存储器之间的信号流通道上连接，用于可选择地使上述级的多个延迟存储器彼此串联，并因此在级连的信号流通道上与上述滤波器的其它抽头级串联，或者将上述多个延迟存储器之一的内容反馈到它本身。

61.根据权利要求60的一个重叠和相加滤波器结构，其中所述重叠和相加滤波器具有第一抽头级，包括一个存储多个(N)权重系数的系数存储器，一个乘法器，该乘法器用于把要被滤波的数据抽样与上述系数存储器中存储的各个权重系数相乘，一个可控制的开关，连接该开关的第一输入口以接收规定数据值的序列、第二输入口连接到所述加法器的输出、输出口连接到一个延迟存储器，上述延迟存储器具有一个输出，连接到上述加法器以便与上述乘法器的输出相加，而且其中上述第一滤波器抽头级的乘法器的输出连接到上述重叠和相加滤波器连续的滤波器抽头级，其中上述的可控制的开关用于将上述规定数据值的序列连接到所述N-M抽样存储器或将上述延迟存储器的内容反馈到它本身。

62.根据权利要求60的一个重叠和相加滤波器，其中上述滤波器的输出从所述的多个(i)滤波器抽头级的第J个的加法器输出得到。

63.根据权利要求1的收发机装置，其中所述的速率变换器单元每个都另外包括一个抽取的、线性相位低通数字滤波器。

64.根据权利要求1的收发机装置，其中所述的速率变换器单元另外包括：

抽取的低通滤波器结构，连接它以分别接收数字信道信号中的一个，并输出插值的数字信道信号，该抽取低通滤波器结构提供多个、L个可能的滤波器响应中的一个。

65.根据权利要求64的收发机装置，其中所述的抽取低通滤波器结构另外包括：

滤波器响应选择单元，该滤波器响应选择单元连接到抽取低通滤波器结构，向抽取低通滤波器结构提供滤波器选择信号以便在给定时间确定选择L个滤波器响应中哪一个作为激活的滤波器响应。

66.根据权利要求65的收发机装置，其中数字信道信号包括一个前导部分和一个数据部分，而且其中的滤波器响应选择单元在它的各个数字信道信号前导部分过程中通过确定抽样相位差来决定选择L个可能的滤波器响应中的哪一个。

67.根据权利要求65的收发机装置，其中数字信道信号包括一个前导部分和一个数据部分，而且其中的滤波器响应选择单元通过确定L个可能的滤波器响应中哪一个对数字信道信号前导部分提供最佳响应来决定选择L个可能的滤波器响应中的哪一个。

68.根据权利要求1的收发机装置，其中每个速率变换器以插值的输出信号提供一个信号，包括在它的各个信道期望的峰值符号幅度位置处或附近抽取的该数字信道信号的插值抽样。

69.根据权利要求65的收发机装置，其中数字信道信号包括一个前导部分和一个数据部分，而且其中的滤波器响应选择单元另外包括：

多个、M个滤波器部分，M个滤波器部分中每一个是L个可能的滤波器响应中的一个，每个滤波器部分提供一个中间插值的数字信号。

70.根据权利要求65的收发机装置，其中数字信道信号包括一个前导部分和一个数据部分，而且其中的滤波器响应选择单元另外包括：

多个、M个滤波器部分，M个滤波器部分中每一个是L个可能的滤波器响应中的一个，每个滤波器部分提供一个中间插值的数字信号；

多个、M个相关单元，用来分别接收M个中间插值数字信号中的一个以及一个期望的前导数字信号，并且用来将M个滤波器响应与期望的前导数字信号相关，并提供M个相关器输出信号。

一个比较器，接收M个相关器输出信号并确定表示M个中间插值数字信号中每一个和期望的前导数字信号之间最大相关的相关器输出信号之一的索引，x；而且

藉此，滤波器选择单元根据比较器确定的索引，x，选择L个滤波器部分中需要的一个。

71.根据权利要求63的收发机装置，其中抽取低通数字滤波器部分另外包括：

滤波器时钟产生器，控制数字信道信号的抽样通过抽取低通滤波器的一组时间。

72.根据权利要求70的收发机装置，其中L个滤波器部分中的每一个另外包括：

73.根据权利要求72的收发机装置，其中滤波器时钟产生器包括：

数字信道信号抽样索引计数器，连接它以对输入的数字信道信号的抽样计数，并提供抽样索引值；

乘法器，将抽样索引值与抽样速率调整因子相乘，抽样速率调整因子根据输入数字信道信号的抽样速率与各个中间插值数字信号的抽样速率的比值而定

74.根据权利要求70的收发机装置，其中只有所选择的具有索引x的滤波器在数字信道信号的数据部分可操作。

75.根据权利要求70的收发机装置另外包括一个跟踪单元，连接它以接收L个滤波器部分中当前选择的一个的索引值x，并且也连接它从当前选择的滤波器部分接收至少是中间插值的数字信号，并且用来将所选择的滤波器部分的响应至少与L个滤波器部分中至少一个其它的响应相比较，如果上述其它滤波器部分提供接近所期望的最靠近数字信道信号中符号的抽样位置的抽样，就提供一个索引值调整量；以及

一个索引值调整器，连接它以接收索引值x和索引值调整量，并用于通过调整量周期性地调整索引值。