CN1016553B - 用于无线数字用户通信系统的用户单元 - Google Patents

Abstract

一种用来在无线用户通信系统中和基地站进行无线通信的用户单元，它包含一个FIR芯片，个DIF(数字中频)芯片，一个处理器芯片和一个无线电装置。处理器芯片对数字声音输入信号解码，以提供数字输入符号；对从基地站接收到的输出信号解调，以提供数字输出符号；以及从数字输出符号综合出数字声音输出信号。FIR芯片对数字输入符号做FIR滤波，并产生计时信号，用于处理器芯片中的解码和综合操作进行计时。DIF芯片用直接数字综合(DDS)方法对数字中频信号做数字综合。

Description

本发明在广义上涉及用户通信系统，特别是涉及一个改进的用户单元，用来和无线数字用户通信系统中的基地站进行无线通信。

典型的用户单元在由David    N.Critchlow等人于1986年8月7日提交的美国专利申请（申请号No.06/893，916）中有所描述。在无线数字用户通信系统中，和这种用户单元一起使用的基地站在授予Thomas    E.Fletcher，Wendeline    R.Avis，Gregory    T.Saffee和Kavle    J.Johnson等人的美国专利证书（专利号No.4，777，633）中有所描述。在专利申请No.06/893，916中所描述的用户单元包括：对数字声音输入信号解码，以提供数字输入符号的装置;对数字输入符号做FIR（有限脉冲响应）滤波的装置;从滤波后的输入符号中导出模拟中频输入信号的装置;把中频输入信号和RF（射频）载波结合起来，以便向基地站作无线电发射的装置;对从基地站接收到的输出信号进行解调，以提供数字输出符号的装置;以及从数字输出符号中综合出数字声音输出信号的装置。该用户单元包含一个基带处理芯片和一个调制解调处理芯片。两者都是TMS32020数字信号处理器。基带处理芯片执行：数字声音输入信号的解码，数字输出符号的综合，以及各种基带控制功能;而调制解调处理芯片执行数字输入符号的FIR滤波和从基地站接收到的输出信号的解调。一般地说，调制解调处理芯片作为系统的主机来工作。

本发明提供一种较为便宜的用户单元，本发明的用户单元包含：对数字声音输入信号进行解码，以提供数字输入符号的装置;对数字输入符号进行FIR滤波的装置;用滤波后的输入符号对数字中频信号进行调制，以提供调制中频输入信号的装 置;对调制后的输信号进行处理，以便向基地站发射的装置;对从基地站接收的输出信号进行解调，以提供数字输出符号的装置;以及从数字输出符号中综合出数字声音输出信号的装置;其中，用户单元包含：一个对数字输入符号进行上述FIR滤波的FIR芯片;一个对上述数字中频信号进行数字综合，并且对上述数字中频信号进行上述调制的DIF（数字中频）芯片;以及一个对上述数字声音输入信号进行上述解码，对从基地站接收的上述输出信号进行上述解调，并且对数字输出符号进行上述综合的处理器芯片。

FIR芯片是利用前述的原有技术的用户单元的调制解调处理器中的软件，来实现FIR滤波功能的。由于在调制解调处理器中去掉了费时的发射FIR滤波功能，也由于利用了那个实现基带处理功能的同一个处理器来实现解调功能，结果只需要一个处理器芯片。

对数字中频信号进行数字综合的装置是一个直接数字综合器（DDS），它包含：和处理器芯片连接的装置，以累加由处理器芯片提供的相位数据，从而指明预先确定的中频;以及对累加后的相位数据进行处理以在预先确定的中频上来产生上述数字中频信号的装置。这样，本发明给用户单元增添了新的功能，这种功能在前述先有技术的用户单元中并不存在，现在直接数字综合使用户单元可以有极为灵活的调谐。在前述先有技术的用户单元中，调谐被限制在一组增量间隔为25KHz的有限个频道上。还有发射和接收之间的频率差被固定在5MHz。DIF芯片的DDS功能去掉了这些限制，因此，只要对用户单元的硬件做最小的修改或者不做修改，便可以支持其它类型的频道间隔或者TX/RX（发射/接收）偏置。

因此，DIF芯片提供了一个可以在许多不同的预先确定的中频中的任一频率下进行数字综合的，完全调制了的数字中频 信号;并且在DIF芯片中还能够提供有精细分辨率的频率调节，使得可以对从基地站接收的输出信号进行频率跟踪。这两个特点使得用户单元中的无线电装置能够只含有一个固定频率的LO（本地振荡）参考，并且排除了对RF（射频）综合器的需要。这两个特点也使得用户单元中的主频参考能够固定，而让所有的调谐调节都给DIF芯片去执行。

直接数字综合器是稳定的，并且易于生产。相位噪音规范能够得到满足，而毋需昂贵而复杂的PLL（锁相环）射频综合器。DDS的特点提供了中频带范围内的频率灵活性，并且还提供了在其它频带下工作时的较容易的频率灵活性。

本发明的另一个特点是，FIR芯片包含有产生计时信号的装置，使得对处理器芯片的解码操作和数字声音输出信号的综合操作能够进行计时。

然而，处理器芯片在对从基地站接收的输出信号执行解调时，是和由FIR芯片产生的计时信号没有关系的。处理器芯片在接收上述输出信号时是和由FIR芯片产生的计时信号相配合的，但是它将缓存所收到的输出信号，以便对之进行解调，因此，处理器芯片才得以在没有执行上述解码和综合操作的时候来执行上述解调操作。

本发明还减少了制造费用，其原因是它包含了一个连接在处理器芯片上的低速存储器和一个连接在处理器芯片上的高速存储器的组合，前者是当处理器芯片所处理的代码不需要工作在零等待的状态时，用来存储上述代码的;而后者是当处理器芯片所处理的代码工作在零等待的状态时，用来暂时存储上述代码的。具有同样芯片密度的高速RAM（随机存取存储器）（零等待状态）和高速EPROM（可擦除只读存储器）是非常昂贵的。为了减少费用，处理器代码可以存储在一个低速EPROM（具有一个或多个等待状态）中，而对必须以零等待状态操作的过 程，代码便能从低速存储器中转载到高速存储器中，并从那里出发来运行。

本发明的另外一些特点将联系对优选实施例的描述来说明。

附图的简要说明

图1是本发明的用户单元的一个优选实施例的方框图。

图2是包含在图1所示的实施例中的FIR芯片的方框图。

图3是包含在图1所示的实施例中的DIF芯片的方框图。

图4说明图1实施例所示的处理器芯片所执行的处理任务。

图5说明包含在图4所示的调制解调器处理任务中的处理流程。

下面是本文所用的缩写和简称的定义：

A/D    模数转换

AGC    自动增益控制

ASIC    专用集成电路

BPSK    二进制相移键控

CCT    频道控制任务

CCU    频道控制单元

CRC    循环冗余度校验

DAC    数模转换器

DDS    直接数字综合器

DIF    数字中频

DIP    双在线（on-line）包

DOR    数据输出准备好

DPSK    差分相移键控

DSP    数字信号处理

EPROM    可擦除只读存储器

FIR    有限脉冲响应

I/O    输入/输出

LSB    最低（二进制）位

MPT    调制解调器处理任务

MSB    最高（二进制）位

MUX    多路复用器

PCM    脉冲编码调制

PLL    锁相环

PWM    脉冲宽度调制

QPSK    正交相移键控

RAM    随机存取存储器

RCC    无线电控制信道

RELP    余数激励线性预测

RF    射频

ROM    只读存储器

RX    接收

RXCLK    接收时钟

RXSOS    接收时隙开始

SCT    用户控制任务

SLIC    用户线接口电路

SPC    信号处理控制

SPT    信号处理任务

SPTCTL    信号处理任务控制器

SSB    挂钩开关采样缓存器

TDM    时分复用

TX    发射

TXCLK    发射时钟

UART    通用异步接收器发射器

VLSI    超大规模集成电路

XOR    异或

参见图1，本发明的用户单元的一个优选实施例包含：一个电话接口电路10，一个SLIC和编码解码电路11，一个处理器芯片12，一个高速存储器13，一个低速存储器14，一个地址解码器15，一个FIR芯片16，一个DIF芯片17，一个DAC    18，一个A/D转换器19，一个无线电装置20，一个响铃电路21，以及一个振荡器22。

FIR芯片16是一块ASIC芯片，它通过线23和24和DIF芯片17相连接，通过处理器总线25和线26和处理器芯片12相连接，通过线27和A/D转换器19相连接，通过线29和SLIC和编码解码电路11相连接，通过线30和无线电装置20相连接，以及通过线31和响铃电路21相连接。

电话接口电路10和电话机32相连接，它把声波转换成输入声音信号，并把输出声音信号转换成声波。

SLIC和编码解码电路11和电话接口电路10相连接，用来把输入声音信号转换成基带数字输入信号，后者又提供给处理器芯片12。

在另一种实施例（未画出）中，处理器芯片还直接和一个UART相连接，以便交替地直接从数字信号I/O装置接收数字输入信号以及直接向数字信号I/O装置输送数字输出信号。

处理器芯片12包含一个TMS320C25型数字信号处理器，它按照RELP算法对基带数字输入信号进行解码，以在处理器总线25上提供TX数据数字输入符号。利用数字信号处理器来执行RELP算法的方法，在1986年5月9日公布的国际专利申请NO.PCT/US85/02168，国际出版物NO.WO    86/02726中有所描述。

FIR芯片16对数字输入符号进行FIR滤波，并在线24上向DIF芯片17提供I、Q数据。

DIF芯片17对滤波数字输入符号进行插值，并用插值后的输入符号对数字中频信号进行调制，以提供调制数字输入信号。

DAC    18把调制数字输入信号转换成调制模拟输入信号。

无线电装置20把调制模拟输入信号发射给基地站;并且接收和解调来自基地站的调制模拟输出信号。

振荡器22是一个自由工作振荡器，它为处理器芯片12提供时钟信号。

在美国专利证书No.4，777.，633中有关于用户单元和基地站之间的关系的描述。

A/D转换器19把解调后的接收到的模拟输出信号转换成含有数字输出符号的数字输出信号。

处理器芯片12从数字输出符号中综合出基带数字输出信号。关于利用数字信号处理器来综合RELP解码符号的方法也在国际出版物No.WO    86/02726中有所说明。如在授予David    T.K.Wang和Philip    J.Wilson的美国专利证书No.4，697，261中所描述的那样，处理器芯片12进一步执行回声消除操作。

SLIC和编码解码电路11把基带数字输出信号转换成输出声音信号，后者通过电话接口电路提供给电话机32。

FIR芯片16把电路的功能性提高到VLSI器件的水平，以便通过删除许多分立的中规模集成元件来减少用户单元的制造费用。

参见图2，FIR芯片16含有：一个扇出缓存器33，一个内部解码模块34，一个RX采样缓存器35，一些控制和状态寄存器36，一个外部地址解码模块37，一个监视计时模块38，一个RX计时模块39，一个TX计时模块40，一个TX    FIR滤波器42，一个编码解码计时模块44，以及一个响铃控制模 块45。

FIR芯片16提供;45毫秒帧标记的发生，11.25毫秒时隙标记的发生，16KHz符号时钟的发生，计时调整电路，RX采样的缓存，TX符号的缓存，8KHz编码解码计时的发生，处理器接口的解码，响铃计时的发生，外部地址解码以及监视计时器复位的发生。FIR芯片16以8KHz的速度对两个5位TX符号进行缓存。FIR芯片16把TX符号转换和滤波成为I和Q数据符号，其中每个这种符号的长度是10位，转换和滤波的速度为160KHz。I和Q数据是交织在一起的，并以320KHz的速度向DIF芯片17输出。FIR芯片16还以64KHz的速度缓存RX的采样数据;处理器芯片12以16KHz的速度读出4个RX采样数据。计时时钟和信号是由FIR芯片16从一个输入的3.2MHz主时钟信号产生。利用由FIR芯片16产生的时隙和符号中断，处理器芯片12得以和这些数据速度相同步。编码解码器和处理器的8KHz计时选通脉冲和编码解码器时钟都是由FIR芯片16产生的，并且它们是和输入的RX采样数据的时间相同步的，FIR芯片16产生控制和计时信号，用来对由响铃电路21提供的响铃电压进行形状控制和计时。监视计时器模块38在处理器芯片12没有正确执行指令的情况下提供复位信号。

扇出缓存器33用来缓存：线23a上接收到的来自DIF芯片17的3.2MHz主时钟信号，线23b上接收到的来自DIF芯片17的超前3.2MHz时钟信号，以及线51上接收到的来自监视计时器38的复位信号。除非另外说明，所有在FIR芯片16中的计时都是从23a上的3.2MHz时钟信号中导出来的。线23b上的超前3.2MHz时钟信号比线23a上的3.2MHz时钟信号超前21.76MHz参考信号的一个周期，该参考信号出现在DIF芯片17之中。3.2MHz时钟信号是从DIF芯片17中的21.76MHz参考信号中导出的，因此其最小脉冲宽度为276纳秒。线23b上的超前 3.2MHz时钟信号是从缓存器33通过内部线47而向TX    FIR滤波器42和编码解码器计时模块44提供的。TX    FIR滤波器42的一部分是一个ROM，该ROM是伪静态的，并且需要线47上的，位于相继两次存取之间的超前3.2MHz时钟信号来关闭它的允许输入端。

51线上的HW（硬件）复位信号使FIR芯片16的所有内部电路复位，并向图1中的各模块提供硬件复位。

内部时钟或者是从23a接收到的3.2MHz主时钟信号的缓存信号，或者是该时钟的分频信号。

内部地址解码模块34使得处理器芯片12可以取存FIR芯片16的内部功能，其目的是控制这些功能和确定它们的状态。内部地址解码模块34在总线25上接收处理器的地址和处理器的选通信号。内部地址解码模块34向内部总线48提供输出信号。

总线48上来自内部地址解调模块34的输出信号包含：一个给RX采样缓存器35的允许读出信号，一个给控制和状态寄存器36的控制写入信号和状态读出信号，一个给TX    FIR滤波器42的写入信号，给RX计时模块39的时隙和时钟写入信号，一个给TX计时模块40的写入信号，以及给TX    FIR滤波器模块42和RX采样缓存器35的控制信号，还有一个使得RX计时模块39让时隙计时复原的AM（振幅调制）选通信号。在任何一个时刻，总线48上来自内部地址解码模块34的读出信号或写入信号中只有一个信号是有效的。

对于每个RX符号时间，RX采样缓存器35都通过线27a，以64KHz的速度从A/D转换器19接收4个采样数据;并把它们缓冲成两个数据符号，总共是8个采样数据;然后通过处理器总线25把这种采样数据输送给处理器芯片12。RX采样缓存器35由一个双页RAM组成。RX采样缓存器35在内部总线48上接收来自内部地址解码模块34的允许读出信号，并在内部线49上 接收来自RX计时模块39的写入选通信号。

控制和状态寄存器36使处理器芯片12可以控制FIR芯片16的内部功能，并使处理器芯片12可以读出TX    FIR滤波器42的，RX采样缓存器35的，以及其它内部信号的状态。控制信号由处理器芯片12通过处理器总线25来提供，而状态指示则由FIR芯片16的各个内部模块来导出。状态指示通过处理器总线25被提供给处理器芯片12。状态指示有：RX    Underrun（RX运行不足），RX    Overrun（RX运行超载），TX    Underrun（TX运行不足），TX    Overrun（TX运行超载），Start-of-Frame（帧开始），RX    Start    of    Slot（RX时隙开始），TX    symbol    Clock（TX符号时钟），RX    Symbol    Clock（RX符号时钟）和TX    FIR    filter    Overflow（TX    FIR滤波器溢出）。

由控制寄存器36通过内部总线48向内部电路所提供的控制信号包含如下内容：TX    Enable（TX允许），Modulation    Level（调制度），Ringer    Enable（响铃允许），Software    Reset（软件复位），Tristate（三态）和Watchdog    Strobe（监视选通信号）。

TX允许信号根据在TX计时模块40中建立起来的TX延时，指示TX时隙的开始。

调制度信号是向RX计时模块39提供的，它确定时隙长度是180个还是360个符号。

软件复位信号使处理器芯片12可以让FIR芯片16中的内部功能复位。

三态信号使处理器芯片12可以让FIR芯片16的输出失去作用。

响铃允许信号使处理器芯片12能够打开或关闭响铃电路21。该信号还给响铃信号提供2秒的或4秒的韵律。

监视器选通脉冲使处理器芯片12的能够在避免发生硬件复位的同时让监视计时器模块复位。

当数据已经被写入到RX采样缓存器35的双页RAM的前4个位置上去时，处理器芯片12通过线26c从RX计时模块39上接收一个RX时钟中断（RXCLKINT）信号。然后处理器芯片12通过处理器总线25从双页RAM的前4个位置上读出RX采样数据。这时，采样数据正以64KHz的速度被写入到双页RAM的后4个位置上。16KHz的事件是由64KHz事件所决定的，它保持读出事件和写入事件的同步。这保证了在任何一个存储器位置上，读出和写入操作不会在同一时刻进行，这也保证了处理器芯片12的适当的响应时间。

TX    FIR滤波器42中的TX符号缓存器通过处理器总线25从处理器芯片12接收TX符号，并把它们缓存成为2个TX符号。处理器芯片12每间隔一个TX符号时间便被中断一次，以便向TX符号缓存器再写入两个符号。

TX    FIR滤波器42中的TX符号缓存器通过内部总线48从内部地址解码模块34接收写入信号。

在线26a上的每个8KHz    TX时钟中断（TXCLKINT）信号之后，处理器芯片12写出两个5位的TX符号。该数据采用DPSK葛莱代码格式。TX符号缓存器每16KHz输出一个符号，供TX    FIR滤波器42处理。由于FIR芯片16和处理器芯片12是异步的，上述数据被双倍地缓冲。在新数据被写入之前，最后的数据值一直被重复。零数据也能够以这种方式重复。在一次复位中，TX符号缓存器被清零。

在训练时，处理器芯片12向FIR芯片16输送一个固定的符号串。FIR芯片16对这些符号执行FIR滤波，并向DIR芯片17输出I、Q对。

无线电装置20把数据回传到A/D转换器19。如同在在线 模式中那样，采样数据被处理器芯片12读出，并且装在处理器芯片12内的处理器RX滤波器的系数得到调整。对训练来说唯一重要的计时是由RX和TX计时模块39，40产生的。

RX计时模块39产生所有用于处理RX符号的参考时钟和选通信号。计时是由处理器芯片12来调节的，使得处理过程能够和通过线27a从基地站接收到的RX采样数据相同步。RX计时模块39包含一个RX时钟分数计时电路和一个RX时隙计时电路。这两个电路的目的是，使处理器芯片12中的调制解调器的接收计时和线27a上通过A/D转换器19从基地站接收到的RX采样数据相同步，另外的目的是调整TX计时模块40和编码解码器计时模块44。

RX计时模块39的钟频为3.2MHz，它通过处理器总线25从处理器芯片12接收下述控制信号输入;AM选通信号，RX时隙时钟写入信号，以及RX位跟踪信号。

有几个输出是由RX计时模块39产生的。在线49上提供了64KHz的写入选通信号，用来控制对RX采样缓存器35的写入。在线27b上向A/D转换器19提供了64KHz的A/DDSYNC选通脉冲信号，用来使那里的操作同步。还通过线52向编码解码器计时模块44提供了8KHz的选通信号。线26c上的16KHz    RX时钟断（RXCLKINT）信号和线26b上的RX时隙开始中断（RXSOSINT）信号被输出到处理器芯片12中。在线54上提供了前一RX时隙计时选通信号，以控制TX计时模块40。

RX计时模块39中的分数计时电路由处理器芯片12来装定，以便在线26b上产生RX时隙开始中断信号。处理器芯片12确定获取数据时由基地站发射的AM空区（选通信号）的位置。当处理器芯片12探测到AM选通信号时，RX计时模块39中的时隙计时电路就被来自处理器芯片12的复位信号所复位。 这就把帧和时隙标记与AM选通信号对准了。帧标记是每45毫秒产生一次的62.5微秒脉冲。时隙标记是每11.25毫秒或者在QPSK模式中是每22.5毫秒重复一次的62.5微秒脉冲。

输入的RX符号由处理器芯片12解调，如果有必要还要进一步调整计时。为了调整16KHz的RX符号时钟，处理器芯片迫使分数计时（比特跟踪）电路把64KHz的选通信号缩短或加长一个量，该量最大可达50个3.2MHz的周期。

处理器芯片12监视RX符号和帧计时的关系，并且对16KHz的RX时钟做相应的调整。在RX时钟被调整的时候，时隙和帧标记也要改变，因为它们是由RX时钟导出的。

为了保持提供给与帧计时同步的SLIC和编码解码电路的以及从那里得到的脉冲编码调制（PCM）采样数据的数量，RX计时模块39要控制编码解码计时模块44。

TX计时模块40包含一个TX延时电路和一个TX控制计时电路。这两个电路产生，并通过线26a向处理器芯片12提供TX时钟中断（TXCLKINT）信号。TX计时模块40被前-RX时隙计时选通信号控制得和RX计时模块39同步，前-RX时隙计时选通信号是由RX计时模块39在线54上提供给TX计时模块，用来使TX延时电路复位，TX延时电路接着又产生TX时隙标记。TX时钟的计时是基于内部3.2MHz时钟的。

处理器芯片12还通过在处理器总线25上提供TX数据写入控制信号来控制TX延时电路和TX计时电路。

TX计时模块40在线30上向无线电装置20提供T/R（发射/接收）控制信号。这个信号确定无线电装置是发射数据还是接收数据。

TX计时模块40还控制TX符号的移位，ROM的寻址，累加的计时，以及用来向DIF芯片17输出的I.Q乘积的存储。

TX计时模块40在线56上提供控制信号，用来保持TX FIR滤波器42对TX符号和时隙计时的同步。这种同步是按照RX时隙计时标记来实现的。在复位以后，一旦TX时隙开始，TX计时模块40便主动地在线56上产生控制信号。

TX    FIR滤波器42模块包含一个ROM，该ROM是这样来实现FIR滤波器的：当ROM被所述信号访问，要求查找时，作为响应，它提供I和Q的数据积，访问的信号是，通过处理器总线25从处理器芯片12接收到的TX符号，和由位于TX    FIR滤波器模块42内的计数器所提供的正弦及余弦系数计数的组合。TX    FIR滤波器42累加6个相继的I和Q数据积，并把结果存储起来，以便通过线24a向DIF芯片17输出。

TX    FIR滤波器42操作时所需的最小频率决定于以下各量的乘积：符号速度（16KHz），I和Q的采样数（2），系数数目（10）和分支数目（6），它等于1.92MHz。3.2MHz的主时钟满足这个最小频率的要求。为了补偿较快的执行时间，加进了等待时期。

TX计时模块40的时钟钟频为3.2MHz，它确定了一个状态周期，因为这个钟频大于所要求的最小频率1.92MHz，TX    FIR滤波器42在每10个状态周期的前6个周期产生信号。

每个新的TX符号必须以16KHz的速度装载到TX    FIR滤波器42中的环形缓存器上。该新的TX符号和前面的5个TX符号被存储在环形缓存器中。当移入一个新的TX符号时，最老的那个TX符号便被丢弃。TX    FIR滤波器42的输出速度是320KHz。从每一个TX符号中要产生10个I数据值和10个Q数据值。下面的表1说明I、Q和零信息是如何从每一个5位的值中导出来的。

表1

第1位    第2位    第3位    第4位    第5位

I和Q的LSB    I和Q    I的MSB    Q的MSB    零

环形缓存器内的数据在每10个状态中的6个状态下进行旋转。一个新的TX符号和5个老的TX符号在环形缓存器中滞留20个这样的10状态周期。ROM地址的系数部分也是每10个状态周期中有6个状态被增大。TX    FIR滤波器42中的累加器对ROM在每个6状态周期中所提供的各个I数据积进行相加。因此，为了做第一次相加，累加器的寄存器先被清零，而以后的每一个相加结果都按时钟的节拍被反馈到累加器的寄存器中，所以它能够被加到新查找到的积上去。每当做完6次加法，最终结果便按时钟的节拍被输送到输出移位寄存器中。对于每个TX符号，对同样的系数和ROM所提供的Q数据积，同样有上述过程发生。

ROM地址线允许60个COS（余弦）系数和60个SIN（正弦）系数去查找4个可能的I、Q数据指数。对于这些系数，这需要7条地址线，对于I、Q数据，这需要2条地址线。FIR滤波器的输出需要10位。为了保持查找分数部分的精度，额外还需要2位。这使得ROM的容量为512×12。I、Q数据指数的MSB从ROM传送到一个“1”的互补电路中去，后者可以迫使ROM的输出反转或者不反转。

如果访问ROM的符号是一个零符号，则零位控制7条系数地址线中的4条。因为有7条地址线用于系数查找，所以能提供128个位置。只需要120个系数。这样便留有8个位置未被使用。零值便是存储在这些位置上的，所以零信息能够很容易地从ROM输出。

"2"的互补功能是这样实现的：使用一个"1"的互补电路，并在后续的加法器中引入一个逻辑1。对于相继的相加，加法器的输出被返回到加法器的输入端，或者把加法器的输出通过 一个MUX输送到一个输出移位寄存器中。通过只取输出的10个较高位来使输出修正。

在得到复位信号后，TX    FIR滤波器的环形缓存器输出被置零，这使得在新的TX符号值被装载之前，零信息一直能得以处理。I数据先进行处理，然后对Q数据处理。

TX时钟中断信号只有在TX时隙内才会发生。处理器并不知道TX时隙在什么时候开始或结束，除非它对这个中断作出响应。中断信号有一个"低有效"时间，为一个3.2MHz时钟周期，这样可以保证一旦提供了中断信号，中断就不再起作用。TX时钟中断每两个符号时间发生一次（16KHz/2）。

RX时钟中断对一个完整的帧发生。处理器芯片12通过利用RX时隙标记作为一个掩膜，把这个中断遮住。RX时钟中断的"低有效"时间等于一个3.2MHz时钟周期。

RX时隙开始中断每11.25毫秒发生一次，它有一个"低有效"时间，等于一个3.2MHz时钟周期。

在复位时，各个中断信号都被迫使变成"高无效"状态。

编码解码计时模块44产生计时选通信号，并通过线29向SLIC和编码解码电路11输送必要的时钟信号，使得8位的数据以8KHz的速度在编码解码器和处理器之间传递。编码解码器11以8KHz的速度接收和发送8位数据。编码解码计时模块44在线29a上发送编码解码器时钟信号，在线29b上发送编码解码器同步信号。线29a上的编码解码器时钟信号的产生速度是1.6MHz，它是由超前3.2MHz时钟作2分频而得到的。从RX计时电路39上接收到宽度为一个3.2MHz周期的8KHz脉冲，然后该脉冲被调整为具有一个1.6MHz周期的宽度，这样就能够保证它是根据1.6MHz时钟的上升沿来发生的。借助于这两个信号，就能完成PCM数据在编码解码器11和处理器芯片12之间的传递。这使得用户的PCM数据能够和基地站的PCM数据同 步。

响铃控制模块45对最早由处理器芯片12产生的，并由控制和状态寄存器36在内部总线48上提供的，响铃允许控制信号作出响应，响应的方式是，在线31a上产生一个20Hz的方波信号;还产生两个80KHz的相位控制信号，其中PHASEA产生在线31b上，PHASEB产生在线31c上;同时还把这些信号传送到响铃电路21中。线31a上的20Hz方波信号控制响铃电压的极性并提供给电话接口电路10，响铃电压由响铃电路12提供。线31b和31c上的80KHz相位信号控制响铃电路21中的脉宽调制源。

在处理器芯片12中产生的响铃允许信号将线31a、31b和31c上的这些信号打开之后，来自SLIC和编码解码电路11的SLIC部分的，处在线29c线上的复位信号或者SLIC响铃命令信号将关闭这些信号，或者取消这些信号。这保证了在出现复位信号时，或者在电话听筒从挂钩上取下时，响铃就停止。

因为响铃电路21产生高电压，并且消耗许多功率，所以只有当处理器芯片12发出请求时才会产生这个电压。外部地址解码模块37向处理器总线25发出芯片选择信号，处理器芯片12利用这些信号去访问DIF芯片17，UART硬件，以及位于各个不同地址区中的低速存储器EPROM    14。处理器芯片12提供8条MSB地址线，数据空间，和程序空间的信号。这些信号被解码，以产生相应的芯片选择信号。

监视计时器模块38在线51上产生50毫秒的硬件复位脉冲，它使图1中所有的FIR芯片16和所有的用户单元模块复位。如果由于控制和状态寄存器36在总线48上提供了监视器选通信号，在512毫秒时期内没有发生复位，则监视计时器模块38产生一个脉冲。

DIF芯片17通过处理器总线25和处理器芯片12相连接， 通过线23和24和FIR芯片16相连接，通过线71和DAC    18相连接，以及通过线72和无线电装置20中的振荡器相连接。

无线电装置20中的振荡器在线71上向DIF芯片17提供21.76MHz的主时钟信号。

参见图3，DIF芯片17包含：一个时钟发生器60，一个处理器解码模块61，一个FIR芯片接口模块62，一个插值器63，一个控制寄存器64，一些调谐寄存器65，一个DDS相位累加器66，一个DDS    SIN和COS发生模块67，一个解调器68，以及一个噪音整形器69。DDS相位累加器66和DDS    SIN、COS发生器67的组合组成了直接数字综合器（DDS），用于对数字中频信号进行数字综合。

DIF芯片17是一块ASIC芯片，它安排得能够用作处理器数据存储器。

DIF芯片17以两种工作模式中的一个来工作，一个是调制载波发生模式，一个是纯载波模式。在调制载波发生模式中，基带数据被输入到I、Q区域，并用来对由DIF芯片17的DDS功能所产生的纯载波进行调制。在纯载波发生模式中，基带数据输入不被利用，来自DDS的未调制载波被提供给DAC    18。

时钟发生器60产生DIF芯片17内的所有计时和时钟，还产生3.2MHz的时钟信号和超前3.2MHz时钟信号，在线23a和23b上提供给FIR芯片16。DIF芯片17内部使用的两个主计时信号是一个21.76MHz的时钟和一个2.56MHz的插值门信号。3.2MHz时钟在内部用来把线24a上的I和Q数据从FIR芯片16移动到FIR接口模块62中。

时钟发生器60对从线72上接收到的来自无线电装置20中的振荡器的21.76MHz时钟进行缓存，并在线71a上提供一种缓冲后的21.76MHz时钟信号。进行这种缓冲的目的是为各种内部功能提供足够的驱动能力，并使时钟沿最陡峭。缓冲后的21. 76MHz时钟还向DAC    18和其它外部电路提供时钟。

时钟发生器60以如下方式来提供3.2MHz时钟信号：按下述次序把21.76MHz的时钟做6分频和8分频：6-8-6-8-6，由此造成一个平均分频系数为6.8的分频器（21.76÷6.8＝3.2）。这种逐周变化的效果是最小周期为276ns，最大周期为368ns。还产生了3.2MHz时钟信号的同种超前信号，用作线23b上的超前3.2MHz时钟信号。除了下述差别之外，两个时钟是完全相同的，该差别是：线23b上ROM选择信号比线23a上的3.2MHz时钟信号超前一个21.76MHz时钟的周期。

时钟发生器60以如下方式在内部线74上提供2.56MHz的门信号：对21.76MHz的时钟按均匀的次序（8-9-8-9-…）做8分频和9分频，由此造成一个平均分频系数为8.5的分频器（21.76÷8.5＝2.56MHz）。这个信号用于插值器63和调制器68。

处理器解码模块61使处理器能够控制DIF芯片17的所有内部功能。处理器解码模块61对从处理器总线25上接收到的来自数据空间的处理器地址和处理器选通信号进行解码，以提供内部写入选通信号，该信号在内部总线76上提供给控制寄存器64和调谐寄存器65，使处理器芯片12能够写入控制和成形数据。在任意的给定时刻，只有一个来自处理器解码模块61的输出是有效的。处理器地址确定产生哪一个输出。当DIF芯片17的地址空间中的一个功能被选中，则线24C上来自FIR芯片16的一个芯片选择信号便变得有效。

FIR接口模块62以串行格式在线24a上接收来自FIR芯片16的I和Q采样数据，并把它们转换成10位的并行格式，以这种格式，它们在线77上被提供给插值模块。线24b上来自FIR芯片16的I、Q门信号用来把I数据从Q数据中区分出来。FIR接口模块62还从当前的采样数据中减去前面的I、Q采样数据，以 形成△I和△Q采样数据，然后它们被右移4位（÷16），从而在线78上给插值模块形成修正增量。因为FIR接口模块62要给插值器63供应数据，所以FIR接口模块62要给时钟发生器60输送一个同步信号，以使提供在线74上的2.56MHz门脉冲同步。

插值器63以160kHz×16＝2.56MHz的速度累加△I、Q，并且分别在线80和81上向调制器68提供插值后的I、Q采样数据。为了减少出现在从FIR芯片16所接收到的基带数据中的160kHz采样毛刺，插值器63执行×16的线性插值。

插值器63相继地累加△I和△Q采样数据，以2.56MHz的速度产生输出。在一个累加周期（16次迭代）的终了，插值器的输出应该等于当前的I和Q采样数据。这一点是很关键的，因为下一个累加周期是在当前数据的基础上开始的。为了保证数据的正确性，在最后一个累加周期中，当前的I和Q数据被直接输入到插值器输出寄存器中，而不是输入加法器的输出（它应该具有同样的数据）。

控制寄存器64用来控制和成形DIF芯片17，并选择工作模式。所有的控制寄存器64都由处理器芯片12通过处理器总线25来装载。

有三个控制寄存器64。第一个控制寄存器寄存：一个CW    MODE（连续模式）信号，一个AUTO    TUNE    H-L（自动调谐高-低）信号，和一个AUTO    TUNE    L-H（自动调谐低-高）信号。第二个控制寄存器寄存：一个SIGNSELECT（符号选择）信号，一个OUTPUT    CLOCK    PHASE    SELECT（输出时钟位相选择）信号，一个INTERPOLATOR    ENABLE（插值器允许）信号，一个SERIALPORT    CLOCK    SELECT（串行口时钟选择）信号，一个SERIAL/PARALLEL    MODESELECT（串行/并行模 式选择）信号和一个QUADRATURE    ENABLE（90°相差允许）信号。和这些信号相联系的控制功能将在完成对DIF芯片17其它模块的说明之后，再来介绍。

第三个控制寄存器用于噪声整形器69并为其规定系数。

有三个8位的调谐寄存器65用来存储24位的相位增量数据，以便规定DDS的频率。这提供了一个24位的调谐字，它能给出的频率分辨率是：（采样频率）/2²⁴＝21.76MHz/2²⁴≈1.297Hz DDS的输出频率等于分辨率乘以该24位的调谐字。

调谐寄存器65由处理器芯片12通过处理器总线25来装载。调谐字被调谐寄存器65双倍地缓冲，所以处理器芯片12能够对这些寄存器自由地写入数据，而不会影响到当前的DDS操作。

每当发出一个TUNE（调谐）命令时，调谐字便被从缓冲调谐寄存器装载到输出调谐寄存器中。TUNE命令是和21.76MHz时钟同步的，这样可以得到同步的转移。

DDS相位累加器66对由调谐寄存器65提供在线82上的相位增量进行模为2²⁴的累加。相位累加器66的输出代表数字化的相位值，它通过线83被提供给DDS SIN和COS发生器67。DDS SIN和COS发生器67产生正弦函数。DDS的工作原理是，数字化的波形可以由以较高速度去累加相位的变化来产生。

调谐字对于不同的用户单元来说是不同的，它代表相对于相位累加器66的相位变化。累加器66的输出范围是0到2²⁴-1。这个区间代表360度的相位变化。尽管累加器66是以标准的二进制形式工作的，这种数字化相位表示方式仍然能够被输入到波形发生器中，以产生任何形式的波形。在DIF芯片17中，DDS SIN和COS发生器67分别在线84和85上产生SIN和COS函数。

波形函数的周期取决于求和操作一直进行到累加器的上限（2²⁴-1）时所需要的时间。这意味着，如果提供了一个大的相 位增量，则这个上限将到达得比较早。相反地，如果给出了一个小的增量，则要求较长的时间。相位累加器66对输入相位增量执行简单的求和运算，这能由下述等式来表示：

ΦT＝Σⁿ _i＝1Φinc ｛式1｝

其中n是迭代数，Φinc就是调谐寄存器65在线82上所提供的数据。

在本文实施例所描述的DIF芯片17的中，Φ_T的值受到累加器长度的限制，最大为2²⁴。因此，当前相位可以写成：

Φt＝（Φt-1+Φinc）modulo2²⁴｛式2｝

由于累加时钟固定为21.76MHz的主输入时钟，其结果是一个完整的循环要取2²⁴/Φinc次迭代，每次迭代的周期是1/21.76MHz。所以全部循环要花费下述的时间：

$\frac{2^{\mathrm{24}}}{{\mathrm{21.76MH}}_z\mathrm{·\; \Phi \; inc}}$

因为这个时间周期代表了360度的周期，该表达式的倒数就代表频率。因此DDS频率为：

$f_{\mathrm{DDS}}=\frac{{\mathrm{21.76\; MH}}_Z\mathrm{·\; \Phi \; inc}}{2^{\mathrm{24}}}\mathrm{｛\; 式3\; ｝}$

在DDS    SIN，COS发生模块67中，因为产生了SIN和COS波形，所以在调制器中可以进行复数混合。每个波形都是由代表对波形的粗估测和细估测的两个查找表来产生的。这两个值被相加起来，在线84和85上形成了组合的12位带正负号的“2互补”SIN和COS数据输出信号。查找表在ROM中实现，ROM是由线83上来自DDS相位累加器66的信号的最高14位来寻址的。

在能够实现的条件下，总是希望有尽量高的相位和振幅分辨率。在DIF芯片17的设计中，在波形发生区提供了14位的相位输入和12位的振幅数据输出。如果在产生这些数据时采用了“强力”的方法，那么为了产生所有可能的相位和振幅值，就会需要非常大的查找表（例如，每个表要16K字×12位）。为了尽量减小表的大小，DIF芯片17利用了输出数据的象限对称性和三角分解。

因为SIN和COS波形具有象限对称性，相位数据的最高两位用来对X轴和Y轴反射单象限数据。对于SIN函数，在π到2π区间内波的振幅正好是0到π区间内振幅的负值。对于COS函数，在π/2到3π/2区间内波的振幅正好是3π/2到π/2区间内振幅的负值。相位累加器的两个最高位规定了象限（00-＞1，01-＞2，10-＞3，11-＞4）。对于SIN函数，相位数据的最高位用来使对前两个象限所产生的正值数据变负。对于COS函数，相位数据的两个最高位的异或运算结果被用来使对第1，第4象限所产生的正值数据变负。

上述技术使存储容量要求降低为原来的四分之一。这仍然要求存储容量为4K字×12位。为了进一步减小表的大小，对角度进行了三角分解。利用了下列三角公式：

SINθ＝SIN（Φ1+Φ2）＝SINΦ1·COSΦ2+SINΦ2· COSΦ1    ｛式4｝

设Φ2＜＜Φ1，将导至如下的完全近似式：

SINθ≈SINΦ1+SINΦ2·COS 1 ｛式5｝

在计算上式的第二项时，没有必要使用Φ1的全部位，所以

1是Φ1的一个子集。

为了产生COS函数，可以利用同样的近似，因为：

COSθ＝SIN（θ+π/2）    ｛式6｝

这导至在计算COS函数时只要对变量Φ1和

1作修改。存储在COS ROM中的数据将含有这个角度的修改，因此不需要对相位数据作任何修改。

调制器68把线80和线81上的插值I和Q采样数据和线84和线85上的，由复数SIN和COS函数数据所代表的数字中频信号相混合，从而在线87上产生调制数字中频信号。

插值I、Q采样数据和DDS输出是被两个10×12的乘法器进行数字混合的。然后混合处理后的输出被一个12位的加法器相加，从而形成调制载波。有可能用如下方法来改变调制器68的操作：强迫I输入全部为零，Q输入全部为1。这样做的效果是，一个乘法器将全部输出零，而另一个乘法器将只输出来自DDS    SIN、COS发生器67的信号。这两个信号的和将给出未调制的数字中频信号。

调制器68按照下述公式在线87上产生调制数字中频信号：

f（t）＝I·COS（Φ（t））+Q·SIN（Φ（t））    ｛式7｝

DDS    SIN和COS发生器67的12位的输出被乘以来自插值器63的10位的插值I和Q采样数据，以产生两个12位的乘积。然后这两个乘积被加（结合）起来，在线87上产生12位的调制输出。

因为I乘法器和Q乘法器都产生12位的乘积，所以当它们输出被结合起来之后有可能发生溢出。因此有必要保证由I和Q所产生的矢量的大小永不超出1（假定｜I｜、｜Q｜是分数≤1）。如果不保证这一点，则调制器加法器的溢出是可能的。

噪声整形器69在线71b上向DAC18提供滤波后的调制或未调制数字中频信号。噪声整形器69是设计用来减少由于振幅量化误差在输出频谱中造成的噪声功率数量。

噪声滤波器69的工作基于下述事实：量化噪声是一种正态随机过程，该过程的功率谱密度在频带范围上是平坦的。所要的输出信号叠加在这个量化噪声基底的顶部。噪声整形装置是一个简单的多头有限脉冲响应（FIR）滤波器。滤波器在频带的某一部分造成零输出，这能降低量化噪声的功率。当所要的信号是叠加在滤波后的噪声频谱上时，有效的SQNR便增大了。

FIR滤波器的传递函数是：

H（Z）＝1+bZ^-1-Z^-2｛式8｝

一个双加法器级在范围+1.75至-1.75（以0，0.25，0.50，1.0的二进制权重）给出b的第二个分头值，这个值将使滤波器的零点在输出频带内移动，以便把它放置在尽可能接近所要的输出频率的地方，来得到最大的SQNR性能。

零点频率可以通过在Z平面内求解上述方程的根来计算。这些根是位于单位圆上的复数共轭对。零点频率由下述关系式给出：

f_nill＝ (θ)/(360°) ·f_sampling｛式9｝

其中θ是上半平面内根的角度。共轭根将提供相对于Nyquist（奈奎斯特）频率反射的零点。

表2列出了由加入了二进制权重的第二个分头所产生的零点频率。b3、b2和b1对应于权重1.0、0.5和0.25，“+”符号代表分头值等于其权重，“-”符号代表头值等于其权重的负值，“0”代表分头值没有权重。某些零点频率等于其它组合下的零点频率，这仅仅是因为有时候几个可能的组合会互相重叠（例如，1.0+0.5-0.25＝1.0+0.0+0.25）。f_sample为1.00。

表2

b3    b2    b1    f（零点）    f（频谱交叠）

0    0    0    0.250    0.750

0    0    -    0.269    0.731

0    0    +    0.230    0.770

0    +    0    0.210    0.790

0    +    +    0.188    0.812

0    +    -    0.230    0.770

0    -    0    0.290    0.710

0    -    +    0.269    0.731

0    -    -    0.312    0.688

+    0    0    0.167    0.833

+    0    -    0.188    0.812

+    0    +    0.143    0.857

+    +    0    0.115    0.885

+    +    +    0.080    0.420

+    +    -    0.143    0.857

+    -    0    0.210    0.790

+    -    +    0.188    0.812

+    -    -    0.230    0.770

-    0    0    0.333    0.667

-    0    -    0.357    0.643

-    0    +    0.312    0.688

-    +    0    0.290    0.710

-    +    +    0.269    0.731

-    +    -    0.312    0.688

-    -    0    0.385    0.615

-    -    +    0.357    0.643

-    -    -    0.420    0.580

所有的计时都从线71a上的21.76MHz时钟信号导出。

现在说明和控制寄存器64中的信号相关连的功能。

当装定在CW    MODE信号时，对调制器68中各个乘法器的I输入都被迫置为全零，而相应的Q输入都被迫置为全1。其结果是将产生一个未调制载波。这个函数被双倍地缓冲，并且直到发出TUNE命令之前，被装载的数据不会起作用。

INTERPOLATOR    ENABLE（插值允许）信号使×16插值器对I、Q采样数据插值。如果没有装定INTERPOLATOR    ENABLE信号，则I、Q数据被直接输入到乘法器

处理器芯片12工作时所需要的外部存储器由一个高速存储器13和一个低速存储器14提供。高速存储器13由地址解码器15 存取。高速存储器13是一个安装在具有零等待状态的RAM中的高速缓存器。低速存储器14是一个安装在具有两个等待状态的EPROM中的大容量存储器。低速存储器14和处理器芯片12相连接，在下述情形中用来存储处理器芯片12在处理中所用的代码，这情形是，上述代码不需要以零等待状态来操作;高速存储器和处理器芯片12连接，在下述情形中用来暂时存储处理器芯片12在处理中所用的代码，其情形是，上述代码以零等待状态来操作。当程序必须以零等待状态来执行时，代码能够从低速存储器14中转载到高速存储器15中，并从那里来运行。这种程序包括：中断服务程序，符号解调，RCC获取，BPSK解调，以及声音和数据的处理。

处理器芯片12包含一个单块TMS320C25型数字信号处理器，它要执行四个主要任务：用户控制任务（SCT）91，频道控制任务（CCT）92，信号处理任务（SPT）93，以及调制解调器处理任务（MPT）94，如图4所示。这四个任务都由一个监视器模块95来控制。SCT对付电话接口和高电平调用处理。CCT控制调制解调器和RELP操作和计时，还按照基地站的请求进行功率电平和TX计时的调整。SPT执行RELP，回声消除和音调产生功能。监视器依次调用这四个任务，并通过控制字和它们通信。

SCT91在用户单元中提供高电平的控制功能，它有三个基本的操作模式：闲置、声音和停止。

在接通电源之后，SCT进入闲置模式，并且在实际的声音接入之前一直停留在这个状态。处在闲置模式时，SCT监视用户电话接口以便起动，并对通过无线电控制频道（RCC）接收到基地站请求作出响应。

SCT的主要功能是通过声音连接的建立和切断把用户单元引导到一个无线电频道上。然而，在用户单元能够建立起任何种 类的通话之前，它必须找到正确的基地站。SCT确定应该使用什么RCC频率，并把频率信息输送给CCT。关于如何在用户单元和基地站之间创建一个通信频道，在美国专利申请№07/070，970（1987年7月8日提交）中有所描述。

一旦用户单元已经获得RCC同步，它就可以借助通过RCC和基地站交换消息和借助在电话接口上监视和装定硬件信号，来建立一个通话。下面通过简单的说明来浏览一下建立通话过程中所发生的那些事件。

用来发起通话的正常通话建立是从用户从挂钩上拿下电话筒，发出服务请求而开始的。SCT向基地站发送一个CALL    REQUEST（通话请求）消息。SCT接收一个CALL    CONNECT（通话连接）消息。SCT向CCT发出信号，使它准备和由CALL    CONNECT消息所指定的声音频道相同步。CCT保持和声音频道的同步。用户接收到来自中央局的拨号声。通话建立完成。中央局对其余通话终端提供支持。

通话终端的正常通话建立是这样发生的：SCT从基地站接收一个PAGE（页）消息。SCT以CALL    ACCEPT（通话接收）作答复。SCT接收一个CALL    CONNECT（通话连接）消息。SCT给CCT信号，使之试图和通过CALL    CONNECT消息来指定的声音频道相同步。CCT达到和声音频道的同步。SCT起动RING    Generator（响铃发生器），使之向局部回路提供响铃。用户把电话听筒从挂钩上拿起。响铃停止。声音连接完成。

SCT作为一个有限状态器来实现通话建立和通话切断操作。

如果声音频道的获取能成功地完成，SCT就转向声音模式，并执行一组十分有限的支持功能。此时SCT处理器的负载保持为最小限度，以留给下述功能以最大限度的处理器容量： RELP语言压缩、回声消除和调制解调器处理算法。

在启动通话的试图失败时，或者出现了意外的通话切断过程时，SCT进入停止模式。在停止模式时，向电话听筒送入一个复原。SCT监视用户电话接口上的切断信号（挂上听筒），这时用户单元进入闲置模式。通过无线电控制频道（RCC）接收到的基地站请求被拒绝，直到检测到切断信号。

CCT92的工作如同是基带软件中的一个链路电平频道控制器。CCT有三个基本状态：RCC操作、细调、和声音操作。

接上电流源后，CCT进入RCC操作状态，以寻找，并然后支持RCC频道。RCC操作包含以下功能：AM空区的控制;监视同步和调制解调器任务状态;无线电频道计时的调整;RX    RCC消息的过滤;TX    RCC消息的格式化;监视PCM缓存器的I/O;以及链路信息的处理。

在建立声音连接之后，CCT进入细调状态，以对调制解调器的分数计时进行精细调谐。细调包含下述功能：对细调脉冲串进行解释和响应;建立和格式化TX细调脉冲串;把适当的消息传送到SCT中;监视调制解调器的状态;以及监视PCM缓存器的I/O。

在细调状态之后，CCT开始声音操作，它包含下述功能：代码字的信号支持;丢失的恢复;监视同步和调制解调器状态;以及监视PCM缓存器的I/O。

CCT92有三个基本操作状态：闲置、细调和声音。下面对CCT操作中涉及到的状态转移做一个浏览。

在复位后，CCT进入闲置状态，并且直到SCT给它指定频道的指令之前，一直保持不起作用。SCT向CCT提供一个频率，根据这个频率来寻找无线电控制频道（RCC）。然后CCT指令MPT去使接收器和给定的频率同步，并寻找AM空区。如 果在一个预定的时期内找不到AM空区，则CCT将向SCT请求另一个频率，以便据此来搜索。这个过程一直继续下去，直到成功地检测到一个AM空区。

在成功地检测到一个AM空区以后，CCT开始检查接收到的数据中的特别字。因为AM空区的检测过程可能在几个符号的时间里就过去了，所以用一个小窗口在特别字的名义位置周围扫描。一旦确定了特别字的位置和证实了CRC误码检测字是正确的，就能够确定确切的接收符号计时。然而调整TDM帧标记使之正确对准，正常RCC支持便开始了。如果无法找到特别字的位置，则认为AM空区检测是错误的，CCT便向SCT请求一个新的频率指定。

在RCC操作过程中，CCT滤波器接收到了RCC消息。大部分基地站的RCC消息是零模式，在从链路字节上读出链路信息后，这些消息都被遗弃。真正含有信息的RCC消息被送到SCT去作处理。如果丢失了RCC同步，CCT再次向SCT请求一个新的频率。SCT将按照RCC频率搜索算法回答出正确的频率。

当SCT起动了一个声音通话，CCT被指定一个声音频道和时隙。CCT按照这个指定来使用户单元工作，并且开始细调过程。在细调过程中，基地和用户单元发射一个BPSK信号，该信号是专门设计用来协助分数位时间获取中的调制解调器的。基地站CCU把位计时偏置以“2”的互补调整值形式返回到用户单元。CCT保持这些反馈偏置的时间平均。一旦CCT确定了分数计时值是在所要求的公差范围之内的，它就相应地调整用户单元的发射计时，时间平均的长度是动态地确定的，取决于分数时间采样值的方差。在计时调整之后，时间平均被复位，并重复上述过程。

一旦基地站发现用户单元处在可接受的计时公差范围之内，它就结束细调过程，开始声音操作。细调过程的长度是动态 地确定的，取决于用户单元的计时调整的成功。在细调过程中也要监视功率和整数符号计时，如果有必要，也要对它们调整。如果在一段时间之后用户未能找到基地站的细调脉冲串，或者如果细调过程不能产生可接受的计时，连接就要被切断，CCT回到RCC操作。

在成功的细调之后，CCT在指定的调制度上进入声音操作。声音操作任务包含：控制RELP和MPT操作，建立声音同步，以及连续地监视从基地站送来的声音代码字。当代码字的信号表明有局部回路控制的变化时，这些变化就被通知给SCT。功率和分数计时增量的变化也是从代码字来确定的。被发射的声音代码字是CCT根据由SCT所提供的局部回路控制以及由调制解调器所报告的频道链路质量来形成的。当SCT执行通话切断程序时，CCT回复到RCC操作。

如果声音同步丢失，CCT发起一个衰落恢复操作。如果在10秒钟内不能重新建立良好的声音连接，CCT通知SCT这个情况，并让它起动通话切断。这使CCT回到闲置状态。

在通道检测操作过程中，声音脉冲串被频道检测数据所替代。在刚刚接收到一个脉冲串时，就对它分析位误差。该位误差计数通过反向频道脉冲串被传送到基地站。

SPT93执行用户单元中所有的数字信号处理（DSP）任务。需要时，在监视器模块95的控制下各种DSP功能将被执行。

SPT包含一个RELP模块，它是由一个高速RAM来制成的。RELP模块执行带有回音消除的RELP语言压缩和扩展。RELP模块利用RELP算法对180字节块的64Kbps    PCM声音数据和42字节的压缩声音数据进行来回变换。

SPT还包含一个信号处理控制（SPC）模块，它决定应该激活声调发生还是激活RELP。如果是RELP，SPC决定是调用综合程序还是调用分析程序。综合程序返回一个奇偶误差计数， 它是由SPTCTL程序处理的。如果需要音调发生，SPC决定是输出无声还是输出复原。

SPT是由来自SCT和CCT的命令来控制的。当用户单元需要时，这些命令激活并控制SPT中各种功能的操作。例如，在用户单元工作在声音通话时，只有RELP和回声消除软件需要执行。每当用户单元的接收器离开挂钩并且RELP没有工作的时候，便会产生通话处理声调。声调包含无声和复原。除了IDLE（闲置）模式之外，处理PCM编码解码器的中断服务程序作为前台过程都在连续地工作，充填环形PCM缓存器。

控制和调制解调功能是在分析处理和综合处理之间执行的。

MPT94的解调过程被分成两个过程：DEMODA和DEMODB，这样使得基于缓存器A中RX数据的RELP综合操作可以紧接着DEMODA过程的完成来执行。在DEMODA之后，所有的内部RAM变量应该存储到外部RAM中去，然后在执行DEMODB之前重新装载到内部RAM中。这是因为RELP用的是内部RAM。

当处理器芯片12接收到线26e上的RXCLK中断信号时，MPT使得4个接收到的RX采样数据被读出，然后被放进环形缓存器，以便按解调过程来处理。这使得在接收RX采样数据的同时，能够执行其它任务。

在接收时隙内，MPT每62.5us接收一次线26e上来自FIR芯片16的RXCLK中断信号。在闲置和发射时隙时，RXCLK中断信号被处理器芯片中的固件所遮掩。

仅当在发射时隙中，MPT接收线26f上来自FIR芯片16的TXCLK中断信号。TXCLK中断信号告诉处理器芯片12该在什么时候向FIR芯片送去新的TX符号。

在线26e上的每一个RXCLK中断信号时期内，MPT从FIR 芯片16中的RX采样缓存器35中读出四个采样数据。在接收时隙开始时，MPT使输入和输出地址计数器复位到缓存器。

MPT向FIR芯片16中的TX符号缓存器36输送符号。

MPT向FIR芯片16中的RX计时模块39中的分数计时电路提供数据，这数据用来使线26e上的RXCLK中断信号和基地站的发射对准。

MPT还使DDS频率和基地站发射频率同步。

参见图5，MPT包含如下模块：一个监视器模块101，一个训练模块102，一个频率获取模块103，一个位同步模块104，一个声音解调模块105，一个符号接收模块106，以及一个发射模块107。

监视器模块101是MPT任务监视器。它从RAM中读出MPT控制字（CTRLO），并按照该控制字调用其他程序。

训练模块102计算一个有28个复数FIR滤波器系数的矢量。接通电源后以及大约每隔三个小时它要在闲置模式下工作一次。在返回模式下，由MPT实现的训练发射器被激活，以发送某一串符号。在正常模式，超前和延时计时模式和高、低相邻频道中，这个符号串被返回到由MPT实现的训练接收器上。

训练接收器利用输入波形的采样数据来产生一个正定的28阶对称矩阵A。从输入采样数据中还产生了一个28字的矢量V。系数矢量C由下式给出：

C＝A^-1V ｛式10｝

然后，在给定A之后，按照公式B＝A^-1计算B系数。

训练发射器在返回模式下被激活，以发射5对相似的符号串。每一对符号串都由下述两个符号串组成：

I串：9个零符号，“i”，22个零符号。

Q串：9个零符号，“j”，22个零符号。

其中“i”可以是任何符号。“j”是和“i”相差90度的符号。

接收器的处理任务是：

调整AGC，使得正常模式下信号峰值是最大值的50%到70%。对于第四和第五模式，AGC要增大23db。

读出并存储输入采样数据。对于每一个字符串，前32个采样数据被丢弃，后68个采样数据被存储。

构筑矩阵A（28，28）。在正常模式下执行下述过程：

A（I，J）＝A（I，J）+ΣX（4N-I）·X（4N-J）    ｛式11｝

求和对满足下列条件的所有N值进行：

0＜＝4N-I＜64和0＜＝4N-J＜64    ｛式12｝

对于超前和延时字符串，除了不加上由N＝8求出的那一项之外，执行与上相同的过程。在高、低相邻频道字符串中，执行下列过程：

A（I，J）＝A（I，J）+ΣX（2N-I）·X（2N-J）    ｛式13｝

求和对满足下列条件的所有N值进行：

0＜＝2N-I＜64和0＜＝2N-J＜64    ｛式14｝

从第一对字符串的采样数据中构筑矢量V（1∶28）：

Re｛V（I）｝＝X（32-I），其中X是第一（I）字符串的采 样数据。

Im｛V（I）｝＝X（32-I），其中X是第二（Q）字符串的采样数据。

通过求解下列方程，找出系数矢量C。

A×C-V＝0    ｛式15｝

这些处理步骤在于1987年2月17日授予Eric    Paneth，David    N.Crutchlow和Moshe    Yehushua的美国专利证书No.4，644，561中有更完善的说明。

频率获取模块103是在接收到控制频道时运行的，其目的是使用户单元的RX频率和基地站的发射频率同步。这一点是这样做到的：调整DDS    CW的输出，直到接收到的信号的两个边带的能量相等为止。其后，按照计算出的频率偏差来调整DDS    TX的频率。

如果这个过程没有能达到频率同步，便在状态字中置放一个恰当的误差代码。

位同步模块104在接收到RCC并且在完成了频率获取的情况下运行。在基地站的RCC发射中，在前44个符号内发射了某一个模式，该模式被本模块用来计算RXCLK对正确采样时间的偏差。这个偏差用来调整RXCLK的计时。

声音解调模块105被激活来解调声音时隙。它是驻留在低速EPROM中的，其功能可以分成两个过程DEMODA和DEMODB。

DEMODA功能包含：对符号接收模块106的参数初始化;调用符号接收模块来为缓存器A处理接收到的符号;以及在退出之前把变量存入外部RAM。

DEMODB功能包含：把来自外部RAM的变量装载到内部RAM中;调用符号接收模块来为缓存器B处理接收到的符号;在接收到时隙内的所有符号之后，确定链路质量和其他信息。

符号接收模块106在CCT转向声音模式时被装载到RAM中。它被DEMODA或DEMODB调用，以执行以下内容：（1）从环形缓存器读出I和Q采样数据;（2）对I和Q采样数据进行FIR滤波;（3）确定被发射的符号，并把它们放入一个缓存器;（4）执行一个锁相环，以使DDS和输入信号同步;（5）执行位跟踪算法;（6）AGC计算;以及（7）累积用于计算链路质量的数据。

发射模块107包含中断服务程序，用于在线26e上从FIR芯片16接收到的TXCLK中断信号，它在发射时隙中每两个符号产生一次。发射模块107的功能包括：（1）从REPL缓存器中取出发射符号;（2）对它进行反GRAY（葛莱）编码;（3）把它加到前面的发射相位上（起因于DPSK发射）;以及（4）把它送到FIR芯片16中的TX缓存器上。

MPT和基带任务的连接是通过控制和状态字和共用存储器中的数据缓存器来完成的。在必要的时候，需要高速执行的过程被装载到高速存储器中。这些过程包括中断服务程序，符号解调，RCC获取，以及BPSK解调。

MPT监视器一被调用就立即对控制字进行读出和解码，而不会等待RXSOS。

TMS320C25在执行IDLE（闲置）指令时进入电源切断模式。为了节省功率，在大多数时间内（没有进行通话时）固化器件将处在闲置模式。所以在复位之后，监视器将获得RCC同步，然后进入闲置模式，直到一个预定的中断引起执行相应的服务程序。在工作于电源切断模式时，TMS320C25进入一种“休眠”状态，只需要器件正常供电所需的一部分功率。在电源 切断模式时，处理器的所有内部内容都一直保持不变允许操作能够在电源切断模式结束时继续进行。在接收到中断信号时，处理器芯片12使电源切断模式暂时结束，并在一个主环周期的最小时间内恢复正常操作。在每一次主环的结束时刻，都要检验一下是否有电源切断模式的要求，以确定用户单元是否要回到电源切断模式。

时隙时钟是基于由硬件产生的时隙计时的。当时隙标记触发起一个中断时，程序就使时钟增加一个节拍。每个时钟节拍在时间上代表11.25ms。

UART的接收和发射功能不是由中断来驱动的，而是被核心软件控制的（它控制处理器的装载，并且防止离开中断条件）。处理中的代码通过直接截取XON/XOFF字符来支持XON/XOFF约定，并且立即相应地使UART发射工作或停止。接收和发射操作的速度是设计得能够通过一个外部DIP开关装置来选择的。典型的数据接收速度是9600baud（波特）。一个环形缓存器用来控制UART的发射。背景软件周期性地检查排队情况，如果发现不是空的，便起动发射。这是这样进行的：每次一个字节地向UART送入字节，直到队列变成空的。

挂钩开关由TM320C25的内部计时器中断程序来采样。为了模拟直流信号，使用1.5ms的采样周期。这个中断是每帧开始处的帧计时相对准的，因此它的频率被锁相在基地站上，以防止挂钩开关缓存器的运行不足或溢出。对于每次中断，一个代表挂钩开关检测信号（来自SLIC）的位被送进60位Switch    Hook    Sample    Buffer（SSB）（挂钩开关采样缓存器）。在正常操作时，每隔45ms    SSB要被SCT检查一次。这个中断在所有的时候都是被软件激发的。

Claims (9)

1、一种用户单元，具有：用于将数字声音输入信号解码为数字输入符号的解码器，用于对数字输入符号进行滤波的有限冲击响应(FIR)滤波器，用于将滤波后的输入符号转换成模拟中频输入信号的转换器，用于将模拟中频(IF)输入信号与射频(RF)载波相结合以向基地站进行无线传输的混频器，用于解调来自基地站的信号输出以提供数字输出符号的解调器，以及用于从数字输出符号综合出数字声音输出信号的综合器，该用户单元的特征在于：

(a)一块对数字输入符号进行FIR滤波的FIR芯片；

(b)一块用于嵌入滤波后的数字输入符号，数字化地综合数字中频信号，以及用数字中频来调制被嵌入的输入符号以提供已调数字输入信号的数字中频(DIF)芯片；

(c)一块用于解码数字声音输入信号，解调来自基地站的信号输出，以及综合数字输出符号的单片处理器。

2、根据权利要求1的一种用户单元，其特征在于对数字中频信号做数字综合的装置包括：

和处理器芯片相连接的装置，以对由处理器芯片提供的相位数据进行累加，来指明预先确定的中频;以及

对累加的相应数据进行处理，以在预先确定的中频上产生上述数字中频信号的装置。

3、根据权利要求1的一种用户单元，其特征在于FIR芯片包含产生计时信号，以对解码操作和由处理器芯片对数字声音输出信号所做的综合操作进行计时的装置。

4、根据权利要求3的一种用户单元，其特征在于处理器芯片还包括用于与FIR芯片定时信号相独立地解调来自基地站的信号输出的解调器。

5、根据权利要求4的一种用户单元，其特征在于处理器芯片还包括用于以来自FIR芯片的时钟的定时信号为基准接收来自基地站的信号输出的接收机，用于缓冲接收到的输出信号的缓冲器，以及用于解调输出信号的解调器。

6、根据权利要求1的一种用户单元，其特征在于处理器芯片是和FIR芯片和DIF芯片相连接的，以便控制上述FIR芯片的操作和上述DIF芯片的操作。

7、一种根据权利要求1的用户单元，其特征在于它进一步包括：

一个和处理器芯片相连接的低速存储器，当处理器芯片所使用的处理中的代码不需要以零等待状态操作时，用来存储上述代码;以及

一个和处理器芯片相连接的高速存储器，当处理器芯片所使用的处理中的代码以零等待状态操作时，用来暂时存储上述代码。

8、一种根据权利要求1的用户单元，其特征在于FIR滤波装置包含一个查找表，以便在对由上述解码所提供的上述数字输入符号和由处理器芯片所提供的滤波系数的组合作出响应时，提供上述滤波后的数字输入符号。

9、根据权利要求1的用户单元，其特征在于处理器芯片还包括响应预定的指令或要求而工作的电源关断装置。

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