JPH0388437A - 無線デイジタル加入者通信システム用加入者ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般に加入者通信システムに関するもので、更
に詳細には無線ディジタル加入者通信システム内の基地
局と無線通信する改良型加入者ユニットに関するもので
ある。

〔従来技術〕

典型的な加入者ユニットについてはデーピッド・Ｎ・フ
リッチロー等による１９８６年８月７日出願の米国特許
出願節０６／８９３，９１６号に説明しである。無線デ
ィジタル加入者通信システムにおけるこうした加入者ユ
ニットと併用する基地局についてはトーマス・Ｅ・フレ
ッチャー、ウエンデリン・Ｒ・ニービス、グレゴリ−・
Ｔ・サッフィー、カール・Ｊ・ジョンソンの米国特許節
４．７７７．６３３号に説明しである。米特許出願第０
６／８９３，９１６号に説明された加入者ユニットには
ディジタル入力記号を提供すべくディジタル音声入力信
号をコード変換する装置；デイジタル入力記号をＦＩＲ
フィルター処理する装置；フィルター処理された入力記
号からアナログ中間周波数入力信号を得る装置；基地局
に無線送信ずべく中間周波数入力信号もＲＦ搬送波に組
合せる装置；ディジタル出力記号を提供すべく基地局か
ら受信された出力信号を復調する装置；及びディジタル
出力記号からディジタル音声出力信号を合成する装置が
含まれている。加入者ユニットにはベース・バンド・プ
ロセッサー・チップ及びモデム・プロセッサー・チップ
が含まれている。

両者共ＴＭＳ　３２０２０ディジタル信号プロセッサー
である。ベース・バンド・プロセッサー・チップはディ
ジタル音声入力信号のコード変換、ディジタル出力記号
の合成及び各種ベース・バンド制御機能を行ない、モデ
ム・プロセッサー・チップはデイジタル入力記号のＦＩ
Ｒフィルター処理と基地局から受信した出力信号の復調
を行なう。

モデム◆プロセッサー・チップは一般にシステムに対す
るマスターとして作用する。

〔発明が解決しようとする課題 及びそのための手段〕

本発明は廉価な加入者ユニットを提供する。本発明の加
入者ユニットにはデイジタル入力記号を提供すべくディ
ジタル音声入力信号をコード変換する装置；デイジタル
入力記号をＦＩＲフィルター処理する装置；変調される
中間周波数入力信号を提供すべくフィルター処理された
入力記号でディジタル中間周波数信号を変調する装置；
基地局に送信するよう変調された入力信号を処理する装
置；ディジタル出力記号を提供すべく基地局から受信さ
れた出力信号を復調する装置；ディジタル出力記号から
ディジタル音声出力信号を合成する装置が含まれ、加入
者ユニットにはディジタル入力記号の前記ＦＩＲフィル
ター処理を行なうＦＩＲチップ、前記ディジタル中間周
波数信号をディジタル的に合成し前記ディジタル中間周
波数信号の前記変調を行なうＤＩＦチップ、前記ディジ
タル音声入力信号の前記コード変換を行ない、基地局か
ら受信された前記出力信号の前記復調を行ない、ディジ
タル出力記号の前記合成を行なう単一プロセッサー・チ
ップが含まれている。

ＦＩＲチップは先に説明した先行技術の加入者ユニット
のモデム・プロセッサー内のソフトウェアにより実行さ
れたＦＩＲフィルター処理機能を行なう。時間消費送信
ＦＩＲフィルター処理機能をモデム◆プロセッサー外に
移動させ、ベースバンド処理機能を行なう同じプロセッ
サーで復調機能を行なうことによりプロセッサー・チッ
プは１個のみ要求される。

ディジタル中間周波数信号をディジタル的に合成する装
置は所定の中間周波数を示すようプロセッサー・チップ
で提供される位相データを累積するプロセッサー・チッ
プに接続された装置及び所定の中間周波数にて前記ディ
ジタル中間周波数信号を発生すべく累積された位相デー
タを処理する装置を含むダイレクト・ディジタル合成器
（ＤＤＳ）である。従って、本発明は前述した先行技術
の加入者ユニット内に存在しなかった新しい機能を加入
者ユニットに追加するので、ダイレクト・ディジタル合
成は加入者ユニットの極めて柔軟なチューニングを可能
にする。前述した先行技術の加入者ユニットにおいては
、チューニングは２５ＫＨｚ増加分にて隔置されたチャ
ンネルの一定の組に限定されていた。又、送信と受信の
間の周波数の差は５ＭＨｚに固定されていた。ＤＩＦチ
ップのＤＤＳ機能はこれらの限定を除去し、かくして他
の型式のチャンネル・スペーシング又はＴＸ／ＲＸＸ／
上ットを加入者ユニットのハードウェアに対する改変を
最低にして又は改変無しの状態で支持出来るようにする
。

従って、ＤＩＦチップは複数個の異なる所定の１Ｆ周波
数の任意の周波数にてディジタル的に合成可能な完全に
変調されたディジタルＩＦ信号を提供し、基地局から受
信された出力信号の周波数トラッキングを可能にすべく
解像周波数調節がＤ１Ｆチップに設けることが出来る。

これら２つの特徴により加入者ユニットの無線は固定周
波数ＬＯ基準値のみを含むことが出来、ＲＦ合成器の要
件をなくす。これら２個の特徴は又、加入者ユニットに
おける一時的周波数基準値を固定可能にしチューニング
調節は全てＤＩＦチップで行なわれる。

ダイレクト・ディジタル合成器は安定しており製造が容
易である。高価で複雑なＰＬＬ　　ＲＦ合合成を必要と
せずに位相ノイズ仕様に適合出来る。

ＤＤＳの特徴はＩＦバンド内で周波数能力を提供し、他
のバンドにおける作動に対し容易な周波数変調を提供す
る。

本発明の他の特徴はコード変換作動とプロセッサー・チ
ップによるディジタル音声出力信号の合成作動をタイミ
ング処理するタイミング信号を発生する装置がＦＩＲチ
ップに含まれていることである。

然し乍ら、プロセッサー・チップはＦＩＲチップで発生
されたタイミング信号とは無関係に基地局から受信され
た出力信号を復調させる。プロセッサー・チップはＦＩ
Ｒチップで発生されたタイミング信号に従って前記出力
信号を受信し、復調のためその受信された出力信号をバ
ッファー処理し、かくしてプロセッサー・チップは前記
コード変換と合成作動を実施しない場合に前記復調を行
０ なうことが出来る。

本発明は又、０待ち状態で前記コードの作動が必要でな
い場合にプロセッサー・チップで使用される処理コード
を記憶するようプロセッサー・チップに接続された遅い
メモリーと、前記コードが０待ち状態で作動される際プ
ロセッサー・チップで使用される処理コードを一時的に
記憶するようプロセッサー・チップに接続された早いメ
モリーの組合せを含むことにより製造コストを低減化す
る。同じチップ密度を有する早いＲＡＭ　（０待ち状態
において）及び早いＥＰＲＯＭは極めて高価である。コ
スト低減化の目的上、プロセッサー・コードは遅いＥＰ
ＲＯＭ　（１個以上の待ち状態を有する）内に記憶出来
、０待ち状態で方法を実施すべき場合にはコードは遅い
メモリーから早いメモリーにアップロードされ、そこか
ら作動可能である。

本発明の付加的諸特徴について好適実施態様の説明に関
連して説明する。

〔実施例〕 １ 第１図を参照すると、本発明の加入者ユニットの好適実
施態様には電話インターフェイス回路１０．５ＬＩＣ及
びコーデック回路］１．プロセッサー・チップ１２．早
いメモリー１３．遅いメモリー１４．アドレス・デコー
ダー１５．ＦＩＲチップ１５．ＤＩＦチップ１７．ＤＡ
Ｃｌ、８．Ａ／Ｄコンバーター１９．ラジ第２０．リン
ガー回路２１及び発振器２２が含まれている。

ＡＳＩＣチップであるＦＩＲチップ１６はライン２３．
２４によりＤＩＦチップ１７に対しインターフェイスさ
れ、プロセッサー・バス２５．ライン２６によりプロセ
ッサー・ユニット１２に対しインターフェイスされ、ラ
イン２７によりＡ／Ｄコンバーター１９に対しインター
フェイスされ、ライン２９により５ＬＩＣ及びコーデッ
ク回路］１に対しインターフェイスされ、ライン３０に
よりラジオ２０に対しインターフェイスされ、ライン３
１によりリンガ−回路２１に対しインターフェイスされ
る。

電話インターフェイス回路１０は電話３２でイ２ ンターフエイスされ、これは音波を入力音声信号に変換
して出力音声信号を音波に変換する。

５ＬＩＣ及びコーデック回路１１は入力音声信号を、プ
ロセッサー・チップ１２に提供されるベース・バンド・
ディジタル入力信号に変換する電話インターフェイス回
路１０に接続される。

（図示せざる）別の実施態様においては、プロセッサー
・チップは又デイジタル入力信号を直接ディジタル信号
Ｉ１０装置から受信したりディジタル出力信号を直接デ
ィジタル信号Ｉ１０装置に送るＵＡＲＴと直接インター
フェイスされる。

プロセッサー・チップ１２には型式ＴＭＣ３２０Ｃ２５
ディジタル信号プロセッサーが含まれ、このプロセッサ
ーはプロセッサー・バス２５上にＴＸデータ・デイジタ
ル入力記号を提供するＨＥＬＰアルゴリズムに従ってベ
ースバンド・デイジタル入力信号をコード変換する。Ｈ
ＥＬＰアルゴリズムを実行するディジタル信号プロセッ
サーの使用については国際特許出願ＰＣＴ／ＵＳ８５１
０２１６８．１９８６年５月９日発行の国際公告３ Ｗ０８６１０２７２６に説明しである。

ＦＩＲチップ１６はディジタル入力記号をＦＩＲフィル
ター処理して１．　Ｑデータをライン２４上のＤＩＦチ
ップ１７に提供する。

ＤＩＦチップ１７はフィルター処理されたディジタル′
入力記号をインターボーレート処理し、変換されたデイ
ジタル入力信号を提供すべくそのインターボーレート処
理された入力記号でディジタル中四周波数信号を変調す
る。

ＤＡＣｌ８は変調されたデイジタル入力信号を変調され
たアナログ入力信号に変換する。

ラジオ２０は変調されたアナログ入力信号を基地局に送
信し、変換されたアナログ出力信号を基地局から受信し
て復調する。

発振器２２はプロセッサー・チップ１２に対しクロック
信号を提供する自由作動発振器である。

加入者ユニットと基地局の間の関係についての説明は米
国特許節４，７７７．６３３号に記載しである。

Ａ／Ｄコンバーター１９は復調され受信された４ アナログ出力信号をディジタル出力記号を含むディジタ
ル出力信号に変換する。

プロセッサー・チップ１２はディジタル出力記号からの
ベースバンド・ディジタル出力信号を合成する。ディジ
タル信号プロセッサーによるＲＥＬＰコード変換された
記号の合成については国際特許出願ＷＯ３６１０２７２
６に記載しである。

プロセッサー・チップ１２は更に、デーピッド・Ｅ−に
◆リング及びフィリップ・Ｊ・ウィルソンの米国特許第
４，６９７，２６１号に記載の如く、エコー消去を行な
う。

５ＬＩＣ，コーデック回路１１はベースバンド・ディジ
タル出力信号を、電話インターフェイス回路により電話
３２に提供される出力音声信号に変換する。

ＦＩＲチップ１６は多くの別々の媒体スケール集積部品
を無くすことにより加入者ユニットの製造コストを低減
化する目的で機能的にＶＬＳ　Ｉ装置に回路の機能が集
積化している。

第２図を参照すると、ＦＩＲチップ１６にはフ５ アン・アウト・バッファー３３．内部デコード化モジュ
ール３４．ＲＸサンプル・バッファー３５゜制御及び状
態レジスター３６．外部アドレス・デコード化モジュー
ル３７．ウォッチ・ドッグ・タイマー・モジュール３８
．ＲＸタイミング・モジュール３９．ＴＸタイミング・
モジュール４０゜ＴＸ　　ＦＩＲフィルター４２．コー
デック・タイミング◆モジュール４４．及びリンガ−制
御モジュール４５が含まれている。

ＦＩＲチップ１６は４５ミリ秒フレーム・マカー発生、
１１．２５ミリ秒スロット・マーカ発生、１６ＫＨｚ記
号クロック発生、タイミング調節回路、ＲＸサンプル・
バッファーリング、ＴＸ記号バッファリング、３ＫＨｚ
コーデツク・タイミング発生、プロセッサー・インター
フェイス・デコード化、リンガ−・タイミング発生、外
部アドレス・デコード化及びウォッチ・ドッグ・タイマ
ー・リセット発生を提供する。ＦＩＲチップ１６は８Ｋ
Ｈｚ割合にて２個の５ビットＴＸ記号をバッファー処理
する。ＦＩＲチップ１６はＴＸ６ 記号を変換し■及びＱデータ記号にフィルター処理し、
当該各記号は１６０ＫＨｚの割合にて１０ビツトになっ
ている。■及びＱデータは残され、３２０ＫＨｚの割合
にてＤＩＦチップ１７に出力される。ＦＩＲチップ１６
は又、６４ＫＨｚの割合にてＲＸデータ・サンプルをバ
ッファー処理し、４個のＲＸデータ・サンプルが１６Ｋ
Ｈｚの割合にてプロセッサー・チップ１２により読取ら
れる。

タイミング・クロックと信号が入力の３．　２ＭＨｚマ
スター・クロック信号からＦＩＲチップ１６により発生
される。プロセッサー・チップ１２はＦＩＲチップ１６
で発生されるスロットと記号インターラブドによりこれ
らのデータ割合に合成される。コーデック、プロセッサ
ー８０ＫＨｚタイミング・ストローブ及びコーデック・
クロックがＦＩＲチップ１６により発生され、入力のＲ
Ｘサンプルの時間に合成される。ＦＩＲチップ１６は又
リンガ−回路２１で提供されるリンギング電圧の形状と
タイミングを制御する制御信号とタイミング信号を達成
する。ウォッチ・ドッグ・タイマ７ ・モジュール３８はプロセッサー・チップ１２が命令を
適切に実行しない場合にリセット信号を提供する。

ファン・アウト・バッファー３３はＤＩＦチップ１７か
らライン２３ａ上に受信された３、２ＭＨｚマスター・
クロック信号、ＤＩＦチップ１７からライン２３ｂ上に
受信された進んでいる３゜２ＭＨｚクロック信号、ウォ
ッチ・ドッグ・タイマー・モジュール３８からライン５
１上に受信されたリセット信号をバッファー処理する。

別設の指示がない場合、ＦＩＲチップ１６内のタイミン
グは全てライン２３ａ上の３．２ＭＨｚクロック信号か
ら得られる。ライン２３ｂ上の進んだ３゜２ＭＨｚクロ
ック信号はＤＩＦチップ１７内に存在する２１．７６Ｍ
ＨｚＪＪ準信号の１サイタルだけライン２３．ａ上の３
．２．ＭＨｚクロック信号をリードする。３．２ＭＨｚ
クロック信号はＤＩＦチップ１７内の２１．７６ＭＨｚ
基準信号から得られ、従って、最低のパルス幅は２７６
ナノ秒である。ライン２３ｂからの進んだ３．２ＭＨｚ
り８ ロック信号はファン・アウト◆バッファー３３から内部
ライン４７を通じてＴＸ　　ＦＩＲフィルター４２及び
コーデック・タイミング・モジュール４４へ供給される
。ＴＸ　　ＦＩＲフィルター４２は部分的にはＲＯＭで
実行され、このＲＯＭは擬静止状態で且つ連続するアク
セスの間の内部ライン４７上の進んだ３．２ＭＨｚクロ
ック信号により非励起状態にされる可能化入力を要求す
る。

ライン５１上のＨＷリセット信号はＦＩＲチップ１６の
内部回路量てをリセットし、第１図のモジュールにハー
ドウェア・リセットを提供する。

内部クロックはライン２３ａ上に受信された３゜２　Ｍ
　Ｈｚマスター・クロック信号のバッファー処理された
バージョン又はこのクロックの分割のいずれかである。

内部アドレス・デコード化モジュールたる内部デコード
化モジュール３４はこうした機能の制御及びその機能の
状態を決定する目的でＦＩＲチップ１６の内部機能にプ
ロセッサー・チップ１２がアクセス出来るようにする。

内部デコード化モジ９ ュール３４はプロセッサー・バス２５上にプロセッサー
・アドレスとプロセッサー・ストローブも受取る。内部
デコード化モジュール３４は内部バス４８上に出力信号
を提供する。

内部デコード化モジュール３４からの内部バス４８上の
出力信号にはＲＸサンプル・バッファー３５に対する読
取り可能化信号、制御及び状態レジスター３６に対する
制御書込み信号と状態読取り信号、ＴＸ　　ＦＩＲフィ
ルター４２に対する書込み信号、ＲＸタイミング・モジ
ュール３つに対するスロットとクロック書込み信号、Ｔ
Ｘタイミング・モジュール４０に対する書込み信号、Ｔ
ＸＦＩＲフィルター・モジュール４２とＲＸサンプル・
バッファー３５に対する制御信号及びＲＸタイミング・
モジュール３つでスロット・タイミングをリセットさせ
るＡＭストローブ信号が含まれる。内部デコード化モジ
ュール３４からの内部バス４８上の個々の読取り又は書
込み信号の１つの信号のみが一時点に活性化している。

ＲＸサンプル・バッファー３５は６４ＫＨｚの０ 割合にてライン２７ａを介してＡ／Ｄコンバーター１９
から各ＲＸ記号時間に対する４個のサンプルを受取り、
合計８個のサンプルであるデータの２個のサンプル迄バ
ッファー処理し、次に、こうしたデータ・サンプルをプ
ロセッサー・バス２５を通じてプロセッサー・チップ１
２へ送る。ＲＸサンプル・バッファー３５は二重頁ＲＡ
Ｍ内で実施される。ＲＸサンプル・バッファー３５は内
部デコード化モジュール３４からの内部バス４８上の読
取り可能化信号とＲＸタイミング・モジュル３つからの
内部ライン４つ上の書込みストロブ信号を受信する。

制御及び状態レジスター３６はプロセッサチップ１２で
ＦＩＲチップ１６の内部機能の制御を可能にし、プロセ
ッサー・チップ１２でＴＸＦＩＲフィルター４２とＲＸ
サンプル・バッファー３５の状態及び他の内部信号を読
取ることが出来る。制御信号はプロセッサー・バス２５
を介してプロセッサー・チップ１２へ提供され、状態指
示はＦＩＲチップ１６の各種内部モジュールから１ 得られる。状態指示はプロセッサー・バス２５を介して
プロセッサー・チップ１２に提供される。

状態指示はＲＸアンダーラン、ＲＸオーバーラン。

ＴＸアンダーラン、ＴＸオーバーラン、フレームの開始
、スロットのＲＸ開始、ＴＸ記号クロック。

ＲＸ記号クロック及びＴＸ　　ＦＩＲフィルタオーバー
・フローである。

制御及び状態レジスター３６により内部バス４８を介し
て内部回路に提供される制御信号には以下のもの即ちＴ
Ｘ可能化信号、変調レベル信号。

リンガ−可能化信号、ソフトウェア・リセット信号、３
状態信号及びウォッチ・ドッグ・ストローブ信号が含ま
れる。

ＴＸ可能化信号はＴＸタイミング・モジュール４０内に
確立されたＴＸ遅延に基づいてＴＸスロットの開始を示
す。

変調レベル信号はＲＸタイミング・モジュール３つに提
供され、スロット長さが１８０又は３６０の記号である
か否かを決定する。

ソフトウェア・リセット信号はプロセッサ２ チップ１２がＦＩＲチップ１６内の内部機能をリセット
出来るようにする。

３状態信号はプロセッサー・チップ１２がＦＩＲチップ
１６の出力を不能状態に出来る。

リンガ−可能化信号はプロセッサー・チップ１２がリン
ガ−回路２１をスイッチ・オン及びスイッチ・オフ出来
るようにする。この信号はリンギング信号に対し２秒及
び４秒の拍子を提供する。

ウォッチ・ドッグ・ストローブ信号はハードウェア・リ
セットが発生するのを保つ目的でプロセッサー・チップ
１２でウォッチ・ドッグ・タイマ・モジュールをリセッ
ト出来るようにする。

プロセッサー・チップ１２はデータがＲＸサンプル・バ
ッファー３５の二重頁ＲＡＭの最初の４個の箇所に書込
まれた際ライン２６ｃを介してＲＸタイミング・モジュ
ール３９からＲＸクロック・インターラブド（ＲＸＣＬ
ＫＩ　ＮＴ）信号を受信する。次に、プロセッサー・チ
ップ１２はプロセッサー・バス２５を介して二重頁ＲＡ
Ｍの最初の４個の箇所からＲＸサンプルを読取る。この
時３ 点にサンプルは６４ＫＨｚ割合にて二重頁ＲＡＭの次の
４個の箇所に書込まれている。１６ＫＨｚ事象（ｅｖｅ
ｎｔ）は読取りと書込み事象を同期状態に保つ６４ＫＨ
ｚ事象の誘導体である。これは１つのメモリー箇所で同
時に読取りと書込み動作が生じないことを確実にし、又
、プロセッサー・チップ１２から適切な応答時間を確実
にする。

ＴＸ　　ＦＩＲフィルター４２内のＴＸ記号バッファー
はプロセッサー・バス２５を介してプロセッサー・チッ
プ１２からＴＸ記号を受取り、２個のＴＸ記号迄バッフ
ァー処理する。プロセッサー・チップ１２は２個以上の
記号をＴＸ記号バッファー内に書込むようＴＸ記号時間
実行時に中断される。

ＴＸ　　ＦＩＲフィルター４２内のＴＸ記号バッファー
は内部アドレス・デコード化モジュールたる内部デコー
ド化モジュール３４から内部バス４８を介して書込み信
号を受信する。

ライン２６ａ上で８ＫＨｚにて各ＴＸクロック・インタ
ーラブド（ＴＫＣＬＫ　ＩＮＴ）信号後に、４ プロセッサー・チップ１２は２個の５ビットＴＸ記号を
書表わす。データはＤＰＳＫグレー・コード◆フォーマ
ットになっている。ＴＸ記号バッファーはＴＸ　　ＦＩ
Ｒフィルター４２による処理のため記号を１６ＫＨｚ毎
に出力する。このデータはＦＩＲチップ１６とプロセッ
サー・チップ１２の間の非同期に起因して二重バッファ
ー処理される。最後のデータ値は新たなデータが書かれ
る迄繰返される。この様式で０データを繰返すことが出
来る。ＴＸ記号バッファーはリセット中にクリアされる
。

トレーニング中に、記号の固定シーケンスがプロセッサ
ー・チップ１２によりＦＩＲチップ１６に送られる。Ｆ
ＩＲチップ１６はこれらの記号でＦＩＲフィルター処理
を行ない、Ｉ、　Ｑ対をＤＩＦチップ１７に出力する。

ラジオ２０はデータをＡ／Ｄコンバーター１９へ戻す。

サンプルはオン・ライン・モードの場合の如くプロセッ
サー・チップ１２により読取られプロセッサー・チップ
１２内で実施されたプロセ５ ッサーＲＸフィルターの係数が調節される。トレニング
に対する唯一のタイミング臨界値がＲＸタイミング・モ
ジュール３９とＴＸタイミング・モジュール４０で発生
される。

ＲＸタイミング・モジュール３つはＲＸ記号を処理する
全ての基準クロックとストローブを発生する。基地局か
らライン２７ａを介して受信されたＲＸサンプルに対し
処理を同期化出来るようタイミングがプロセッサー・チ
ップ１２により調節される。ＲＸタイミング・モジュー
ル３つにはＲＸクロック部分タタイミング回路ＲＸスロ
ット・タイミング回路が含まれる。これら２個の回路の
目的はプロセッサー・チップ１２内のモデム受信タイミ
ングを基地局から且っＡ／Ｄコンバーター１つを介して
ライン２７ａ上に受信されたＲＸサンプルに同期化し、
又、ＴＸタイミング・モジュル４０とコーデック・タイ
ミング・モジュール４４を調整することにある。

ＲＸタイミング・モジュール３９は３．　２ＭＨ２の割
合にてクロック処理され、プロセッサ６ チップ１２からプロセッサー◆バス２５を介して以下の
如き制御信号入力即ちＡＭストローブ信号、ＲＸスロッ
ト・クロック書込み信号及びＲＸビット・トラッキング
信号を受信する。

ＲＸタイミング・モジュール３つにより多数の出力が発
生される。ＲＸサンプル・バッファー３５に対する書込
みを制御するため６４ＫＨｚ書込みストローブが内部ラ
イン４つ上に提供される。

作動を同期化するため６４ＫＨｚＡ／ＤＳＹＮＣストロ
一ブ信号がライン２７ｂ上でＡ／Ｄコンバタ−１９に提
供される。８ＫＨｚストロ一ブ信号もライン５２を介し
てコーデック・タイミング・モジュール４４に提供され
る。ライン２６ｃ上の１６ＫＨｚＲＸクロツク・インタ
ーラブド（ＲＸＣＬＫＩＮＴ）信号及びライン２６ｂ上
のＲＸスロット開始インターラブド（ＲＸＳＯ３Ｉ　Ｎ
Ｔ）信号がプロセッサー・チップ１２に出力される。

ＴＸタイミング・モジュール４０を制御するためライン
５４上にプレＲＸスロット・タイミング・ストローブが
提供される。

ＲＸタイミング・モジュール３９内の部分タイミング回
路はライン２６ｂ上にスロット・インターラブド信号の
ＲＸ始動を発生させるためプロセッサー・チップ１２に
よりセットされる。プロセッサー・チップ１２は人手中
に基地局で送信されるＡＭ中ホールストローブ信号）の
位置を決定する。プロセッサー・チップ１２がＡＭスト
ローブ信号を検出すると、ＲＸタイミング・モジュール
３９内のスロット・タイミング回路がプロセッサー・チ
ップ１２からのリセット信号によりセットされる。これ
はフレームとスロット・マーカーをＡＭストローブ信号
に整合させる。フレーム◆マカーは３５ミリ秒毎に生ず
る６２．５μ秒パルスである。スロット・マーカーはＱ
ＰＳＫモードにある際１１．２５ミリ秒毎又は２２．５
ミリ秒毎に繰返す６２．５μ秒である。

入力ＲＸ記号はプロセッサー・チップ１２で復調され、
必要があればタイミングが更に調節される。１６ＫＨｚ
ＲＸ記号クロックを調節する目的でプロセッサー・チッ
プは部分タイミング（ビット・トラッキング）回路で６
４ＫＨｚストローブを５０の３．２ＭＨｚサイクル迄短
かくしたり又は長くする。

プロセッサー・チップ１２はフレーム・タイミングに対
するＲＸ記号の関係をモニターして１６ＫＨｚＲＸクロ
ツクをそれに応じて調節する。ＲＸクロックが調節され
ると、スロット・マーカーとフレーム・マーカーがこれ
もＲＸクロックの誘導体であることから変えられる。

フレーム・タイミングに同期化された５ＬＩＣ及びコー
デック回路１１に対して提案されたパルス・コード変調
（ＰＣＭ）サンプルの個数を保つ目的でＲＸタイミング
・モジュール３つはコーデック・タイミング・モジュー
ル４４を制御する。

ＴＸタイミング・モジュール４ｏにはＴＸ遅延回路とＴ
Ｘ制御タイミング回路が含まれる。これらの回路はライ
ン２６ａを介してプロセッサチップ１２に提供されるＴ
Ｘクロック・インターラブド（ＴＸＣＬＫＩＮＴ）を発
生する。ＴＸタイミング・モジュール４０はブレＲＸス
ロット・９ タイミング・ストローブによりＲＸタイミング・モジュ
ール３９に同期化され、このプレＲＸスロット・タイミ
ング・ストローブはライン５４上のＲＸタイミング・モ
ジュール３９によりＴＸタイミング・モジュールに提供
され、ＴＸ遅延回路をリセットする目的に使用され、こ
のＴＸ遅延回路は逆にＴＸスロット・マーカーを発生す
る。ＴＸクロックのタイミングは内部３．２ＭＨｚクロ
ックに基づいている。

プロセッサー・チップ１２は又、プロセッサ・バス２５
上にＴＸデータ書込み制御信号を提供することによりＴ
Ｘ遅延回路とＴＸタイミング回路を制御する。

ＴＸタイミング・モジュール４０はラジオ２０に対する
ライン３０上にＴ／Ｒ制御信号を提供する。この信号は
ラジオがデータを送信しているか又は受信しているかを
決定する。

ＴＸタイミング・モジュール４０は又、ＴＸ記号シフト
、ＲＯＭアドレッシング、累積タイミング及びＤＩＦチ
ップ１７に対するｔＩ＋力のＩ、Ｑ積０ 記憶を制御する。

ＴＸタイミンク・モジュール４０はＴＸＦＩＲフィルタ
ー４２をＴＸ記号とスロット・タイミングに対し同期し
た状態に保つ制御信号をライン５６上に提供する。こう
した同期化はＴＸスロット・タイミング・マーカーに従
って確立される。

リセット後にＴＸタイミング◆モジュール４０はＴＸス
ロットが一担開始すると制御信号を活性的にライン５６
上に発生する。ＴＸ　　ＦＩＲフィルター３２モジュー
ルにはプロセッサー・バス２５を介してプロセッサー・
チップ１２から受信されたＴＸ記号及びＴＸ　　ＦＩＲ
フィルター・モジスル４２内のカウンターにより提供さ
れたｓｉｎとＣＯＳ計数値の組合せによりルック・アッ
プに対しアドレスされるＲＯＭに応答してＩ及びＱデー
タ積を提供することでＦＩＲフィルターを実施するＲＯ
Ｍが含まれる。ＴＸ　　ＦＩＲフィルタ４２は６個の連
続するＩ、Ｑデータ積を累積し、ライン２４ａを介して
ＤＩＦチップ１７に対する出力に結果を記憶する。

１ ＴＸ　　ＦＩＲフィルター４２の作動に要求される最低
周波数は記号割合（１６ＫＨｚ）ＸＩ、Ｑのサンプル個
数（２）×係数の個数（１０）Ｘタップの個数（６）　
−１，９２ＭＨｚで決定される。

３．２ＭＨｚのマスター・クロックはこの最低の周波数
要件に一致する。待ち周期は早い実行時間を補償する目
的で加えられる。

ＴＸタイミング・モジュール３０は３．　２ＭＨｚクロ
ック割合にてクロック処理され、これは１つの状態周期
を定める。このクロック割合は１゜９２ＭＨｚの所要最
低値以上であるので、ＴＸＦＩＲフィルター４２は１０
個の状態周期の最初の６個に対し信号を発生する。

各所しいＴＸ記号は１６ＫＨｚの割合にてＴＸＦＩＲフ
ィルター４２内の循環バッファー内にロードされなけれ
ばならない。新しいＴＸ記号と先の個々のＴＸ記号が循
環バッファー内に記憶される。最も古いＴＸ記号は新し
いＴＸ記号がシフト◆インされる際落される。ＴＸ　　
ＦＩＲフィルタ４２の出力割合は３２９ＫＨｚである。

各ＴＸ２ 記号から、１０個のＩデータ値が発生され、１０個のＱ
データ値が発生される。以下の表１は■。

Ｑ及びＯ情報が各５ビツト値からどのように得られるか
を示す。

表１ ビット４ビツト２ピツｌ−３ビット４ビツト５１＆ＱＬ
ｓＢ　　　Ｉ＆Ｑ　　　Ｉ　ＭＳＢ　　　Ｑ　ＭＳＢ　
　　　　０循環バツフアー内のデータは１０の状態の中
各６毎に循環する。新しい１つのＴＸ記号と個々の前の
ＴＸ記号がこれら１０個の状態周期の２０個に対し循環
バッファー内に存在する。ＲＯＭアドレスの係数部分も
１０個の状態周期の各６個毎に増加する。ＴＸ　　ＦＩ
Ｒフィルター４２内のアキュムレーターは６個の状態周
期の各周期に対するＲＯＭから得られた各１データ積の
結果を加える。

従って、アキュムレーター・レジスターは最初の加算に
対しクリアされ、各連続する加算結果がアキュムレータ
ーのフィードバック・レジスター内３ にクロック処理されるので、新たにルック・アップされ
た積に加えることが出来る。６回の加算が−担生じた時
点で結果が出力シフト・レジスタ内にクロック処理され
る。各ＴＸ記号に対しＲＯＭから提供された同じ係数と
Ｑデータ積に対し同じ処理が生ずる。

ＲＯＭアドレス・ラインは４個の可能なＩ、Ｑデータ・
インデックスに対し６０個のｃｏｓ係数と６０個のｓｉ
ｎ係数ルック・アップを可能にする。これは係数に対し
７個のアドレス◆ライン及びＩ、Ｑデータに対し２個の
アドレス・ラインを要求する。ＦＩＲフィルターの出力
は１０ビットを要する。ルック・アップ値の分数部分の
正確性を維持するため２個の余分のビットが要求される
。

このためＲＯＭ寸法は５１２Ｘ１２になる。Ｉ。

Ｑデータ・インデックスのＭＳＢはＲＯＭの周わりで１
の補数回路へ流れ、この補数回路はＲＯＭと出力を反転
させるか又は反転させない。

ＲＯＭをアドレスする記号がＯ記号である場合０ビツト
は７個の係数アドレス・ラインの４個の４ ラインを制御する。７個のアドレス・ラインが係数ルッ
ク・アップのため使用されるので、これは１２８の箇所
を提供する。係数は１２０のみが必゛要である。

このため８個の未使用箇所が残る。Ｏ値がこれらの箇所
に記憶されるので、０情報が容易にＲＯＭから出力出来
る。

１の補数を使用し、論理１を後続の加算器内に繰入れる
ことにより２の補数機能が実施される。

加算器の出力は連続する加算に対する加算器の入力又は
ＭＵＸを通じて出力シフト・レジスターに対し丸められ
る。出力は１０個の上位ビットのみを使用することで四
捨五入される。

ＴＸ　　ＦＩＲフィルターの循環バッファー出力はリセ
ット後にＯにセットされる。これにより新しいＴＸ記号
値がロードされる迄Ｏ情報を処理出来る。■データが最
初に処理され、引続きＱデータが処理される。

ＴＸクロック・インターラブド信号はＴＸスロット中に
のみ生ずる。プロセッサーはこのインタ５ ラブドに応答することを除きＴＸスロットの開始若しく
は終了時点が判らない。インターラブドが一担適用され
た時点でインターラブドが活性化していないことを補償
するためインターラブド信号の活性持続時間は３．２Ｍ
Ｈｚクロック・サイクルが１つという短かい長さである
。ＴＸクロック・インターラブドは記号時間１個おきに
（１６Ｋ　Ｈｚ　／　２　）毎に生ずる。

ＲＸクロック・インターラブドは完全なフレムに対し生
ずる。プロセッサー・チップ１２はマスクとしてＲＸス
ロット・マーカーを使用することによりこのインターラ
ブドをマスク・アウトする。ＲＸクロック・インターラ
ブドの活性持続時間は３．２ＭＨｚクロック・サイクル
が１つの短かい長さである。

スロット・インターラブドのＲＸ始動は１１゜２５ミリ
秒毎に生し、活性持続時間は３．　２ＭＨｚクロック◆
サイクル１つの短かいものである。

各インターラブド信号はリセット時に非活性の高い状態
に強制される。

６ コーデック・タイミング・モジュール４４はタイミング
・ストローブを発生し、必要とされるクロック信号をラ
イン２９を介して５ＬＩＣ，コーデック回路１１へ送り
、データの８ビツトを８ＫＨｚの割合にてコーデックと
プロセッサーの間にて移送する。５ＬＩＣ，コーデック
回路１１は各８ＫＨｚ毎にデータの８ビツトを受取り、
送信する。コーデック・タイミング・モジュール４４は
コーデック・クロック信号をライン２９ａ上に送り、コ
ーデック同期信号をライン２９ｂ上で送る。

ライン２９ａ上のコーデック・クロック信号は進んだ３
．２ＭＨｚクロックを２で割ることにより１．６ＭＨｚ
の割合にて発生される。１つの３゜２　Ｍ　Ｈｚ周期の
８ＫＨｚパルスがＲＸタイミング回路３つから受取られ
、１つの１．６ＭＨｚ周期に対し生ずるよう再びクロッ
ク状態にされ、従って、１．６ＭＨｚクロック立上り縁
部に対し生じるよう補償される。これら２個の信号の場
合、ＳＬ　Ｉ　Ｃ，コーデック回路１１とプロセッサー
・チップ１２の間のＰＣＭデータの移送が完了される。

７ これにより加入者ＰＣＭデータは基地局ＰＣＭデータに
同期化出来る。

リンガ−制御モジュール４５はプロセッサチップ１２内
に源を発する且つ２０Ｈｚ矩形波信号をライン３１ａ上
に発生し且つ２個の８０ＫＨ２位相制御信号、ＰＨＡＳ
ＥＡをライン３１ｂ上及びＰＨＡＳＥＢをライン３１ｃ
上に発生し、これらの信号をリンが一回路２１に送るこ
とにより内部バス４８上の制御及び状態レジスター３６
から堤供されるリング可能化制御信号に応答する。

ライン３１ａ上の２０Ｈｚ矩形波信号はリンガ回路２１
により電話インターフェイス回路１０に与えられるリン
ガ−電圧の極性を制御する。ライン３１ｂ及び３１ｃ上
の８０ＫＨｚ位相信号はリンガ−回路２１内のパルス幅
変調された電源を制御する。

５ＬＩＣ及びコーデック回路１１の５ＬＩＣ部分からの
ライン２９ｃ上のリセット又は５ＬＩＣリング◆コマン
ド信号はプロセッサー・チップ１２内に源を発するリン
グ可能化信号がこれらの信８ 号をスイッチ・オンした後にライン３１ａ、３１ｂ及び
３１ｃ上のこれらの信号をスイッチ・オフするか又はオ
ーバーライドする。これはリセットが生ずるか又は電話
の受話器がフック部分から取られればリンガ−がオフに
なることを確実にする。

リンガ−回路２１は高電圧を発生し、大電力を消費する
ので、この電圧はプロセッサー・チップ１２により要求
があった場合を除き発生されない。

外部アドレス◆コード化モジュール３７はＤＩＦチップ
１７．ＵＡＲＴハードウェア、遅いメモリーＥＦＲＯＭ
１４等、別々の顕著なアドレス・セグメント内のものに
アクセスすべくプロセッサー・チップ１２により使用さ
れるチップ選択をプロセッサー・バス２５上に発生する
。プロセッサー・チップ１２は８個のＭＳＢアドレス◆
ライン。

データ・スペース及びプログラム・スペース信号を提供
する。これらの信号は適切なチップ選択を発生ずるよう
デコード化される。

ウォッチ・ドッグ・タイマー・モジュール３８はライン
５１上に５０ミリ秒のハードウェア・す９ セット・パルスを発生し、このパルスは第１図のＦＩＲ
チップ１６・モジュール全てと加入者モジュール全てを
リセットする。ウォッチ・ドッグ・タイマー・モジュー
ル３８は制御及び状態レジスター３６により内部バス４
８上に設けられたウォッチ・ドッグ・ストローブ信号に
より５１２ミリ秒の期間内にリセットされない場合にパ
ルスを発生する。

ＤＩＦチップ１７はプロセッサー・バス２５によりプロ
セッサー・チップ１２とインターフェイスされ、ライン
２３及び２４によりＦＩＲチップ１６に対しインターフ
ェイスされ、ライン７１によりＤＡＣ１８に対しインタ
ーフェイスされ、ライン７２によりラジ第２０内の発振
器に対しインターフェイスされる。

ラジ第２０内の発振器はＤＩＦチップ１７に対するライ
ン７１上に２１．７６ＭＨｚマスタクロック信号を提供
する。

第３図を参照すると、ＤＩＦチップ１７にはクロック発
生器６０．プロセッサー・デコード化・０ モジュール６１．ＦＩＲチップ・インターフェイス・モ
ジュール６２．インターポーレータ−６３゜制御レジス
ター６４．チューニング◆レジスタ６５、ＤＤＳ位相位
相アキ−ムレ−９６、ＤＤＳｓｉｎ、ｃｏｓ発生モジュ
ール６７、変調器６８及びノイズ・シェーバ−６つが含
まれている。ＤＤＳ位相アキュムレーター６６とＤＤＳ
　　ｓ　ｉ　ｎ。

ＣＯ８発生器モジュール６７は組合ってディジタル中間
周波数信号をディジタル的に合成するダイレクト・ディ
ジタル合成器（ＤＤＳ）を構成する。

ＤＩＦチップ１７はプロセッサー・データ・メモリーと
してマツプ処理されるＡＳＩＣチップである。

ＤＩＦチップ１７は２個の作動モード即ち変調搬送波発
生モードと純粋な搬送波モードの１つで動作する。変調
された搬送波発生モードにおいては、ベースバンド・デ
ータはＩ、Ｑ領域内に入力され、このデータはＤＩＦチ
ップ１７のＤＤＳ機能により発生される純粋な搬送波を
変調する目的に使用される。純粋な搬送波発生モードに
おいて１ ベースバンド・データ入力は無視され、ＤＤＳからの非
変調搬送波がＤＡＣ１８に提供される。

クロック発生器６０はＤＩＦチップ１７内に全てのタイ
ミングとクロックを発生し、又、ライン２３ａと２３ｂ
上のＦＩＲチップ１６に提供される３、２ＭＨｚクロッ
ク信号と進んでいる３、２ＭＨｚクロック信号を発生す
る。ＤＩＦチップ１７内で使用される２個の１次タイミ
ング信号は２１．７６ＭＨｚクロックと２．５６ＭＨｚ
インタポインタ−ポーレータ信号である。３．２ＭＨｚ
クロックは内部的にライン２４ａ上のＩ、ＱデータをＦ
ＩＲチップ１６からＦＩＲチップインターフェイス・モ
ジュール１２内にシフトする目的で使用される。

クロック発生器６０はラジ第２０内の発振器からライン
７２上に受信された２１．７６ＭＨｚクロックをバッフ
ァー処理し、バッファー処理される２１．７６クロツク
信号をライン７１ａ上に提供する。こうしたバッファー
処理は内部機能に対し充分な駆動能力を提供し、クロッ
ク・スキュ２ を最低にする目的でなされる。バッファー処理された２
１．７６ＭＨｚクロックは又、ＤＡＣ１８と他の外部回
路に対するクロックを提供する。

クロック発生器６０は以下の順序即ち、６−８−６−８
−６にて６と８により２１．７６ＭＨｚクロックを分割
することにより３．２ＭＨｚクロック信号を提供し、こ
れが結果的に６．８の平均デバイダ−となる。（２１，
７６÷６．８−３゜２）このサイクルあたりの変動の効
果は２７６ｎＳの最低周期と３６８ｎｓの最大周期であ
る。３゜２ＭＨｚクロック信号の進んだバージョンもラ
イン２３ｂ上の進んだ３．２ＭＨｚクロック信号として
発生される。両方のクロックはライン２３ｂ上のＲＯＭ
非選択信号が１つの２１．７６ＭＨｚクロック・サイク
ルによりライン２３ａ上の３゜２ＭＨｚクロック信号を
リードする点を除き同一である。

クロック発生器６０は同じシーケンス（８−９８−９−
・・・）で８及び９により２１．　７６ＭＨｚクロック
を分割することにより内部ライン３ ７４上に２．５６ＭＨｚゲート信号を提供し、これが結
果的に８．５の平均デバイダ−となる。

（２１，７６÷８．５＝２．５６ＭＨｚ）この信号はイ
ンターポーレータ−６３と変調器６８て使用される。

プロセッサー・デコード化モジュール６１によりプロセ
ッサーはＤＩＦチップ１７の内部機能全てを制御出来る
。プロセッサー・デコード化モジュール６１はプロセッ
サー・チップ１２が制御と構成データを書けるようにす
るため制御レジスター６４とチューニング・レジスター
６５に対する内部バス７６上に提供される内部書込みス
トロブを提供する目的からプロセッサー・バス２５上の
データ・スペースから受取られるプロセッサ・アドレス
とプロセッサー・ストローブをデコド化する。任意の所
定の時点においてはプロセッサー・デコード化モジュー
ル６１からの１つの出力のみが活性化している。プロセ
ッサー・アドレスはどの出力が発生されるかを決定する
。ＤＩＦチップ１７アドレス・スペース内の機能が選択
さ４ れれば、ＦＩＲチップ１６からのライン２４ｃ上のチッ
プ選択信号が活性化する。

ＦＩＲチップ・インターフェイス・モジュール６２はシ
リアル形態にてライン２４ａ上のＦＩＲチップ１６から
■サンプルとＱサンプルを受取りこれらのサンプルをラ
イン７７上のインターポレータ−・モジュールに提供さ
れる１０ビツト・パラレル・フォーマットに変換する。

ＦＩＲチップ１６からのライン２４ｂ上の１．Ｑゲート
信号は■データとＱデータを識別する目的に使用される
。ＦＩＲチップ・インターフェイス・モジュル６２は又
、先のＩサンプルとＱサンプルを現在のサンプルから差
し引いてΔＩサンプルとΔＱサンプルを形成し、これら
のサンプルは次にライン７８上のインターポーレータ−
・モジュールに対する正確な増分を形成すべく４箇所（
÷１６）シフトされる。ＦＩＲチップ・インターフェイ
ス・モジュール６２はデータをインターポーレータ６３
に供給するので、ライン７４上に提供された２、５６Ｍ
Ｈｚゲート・パルスを同期化するよう５ 同期信号がＦＩＲチップ・インターフェイス・モジュー
ル６２によりクロック発生器６０へ送られる。　　イン
ターポーレータ−６３は１．６０　Ｋ　ＨｚＸ１６＝２
．６６ＭＨｚの割合にてΔＩ、　Ｑを蓄積し、インター
ボーレート処理された■サンプルとＱサンプルを各々ラ
イン８０．８１上の変調器６８に提供する。インターポ
ーレータ−６３はＦＩＲチップ１６から受取られたベー
スバンド・ブタ内に存在する１６０ＫＨｚサンプリング
・スパーを低減化する目的で×１６のリニア・インタ−
ポーレータを行なう。

インターポーレータ−６３は２．５６ＭＨｚの割合にて
出力を発生するようΔＩサンプルとΔＱサンプルを連続
的に蓄積する。蓄積サイクル（１６回の反復）の終了時
に、インターポーレータの出力は現在の！サンプルとＱ
サンプルに等しくなければならない。次回の累積サイク
ルは現在のデータでそのサイクルを開始するので、これ
は重要である。データが正確であることを確実にするた
め、最後の累積サイクル中に、現在の１データ６ とＱデータが（同じデータを所有しなければならない）
加算器の出力の代わりに直接インターポレータ−出力レ
ジスターに入力される。

制御レジスター６４はＤＩＦチップ１７を制御しＨつ構
成し更に作動モードを選択する目的で使用される。制御
レジスター６４は全てプロセッサー・チップ１２により
プロセッサー・バス２５を介してロードされる。

制御レジスター６４は３個存在している。最初の制御レ
ジスターはＣＷモード信号、自動同調Ｈ−Ｌ信号、自動
同調Ｌ−Ｈ信号を登録する。第２制御レジスターは符号
選択信号、出力クロック位相選択信号、インターポーレ
ータ−可能化信号。

シリアル・ポート・クロック選択信号、シリアル／パラ
レル・モード選択信号及び車積可能化信号を登録する。

これらの信号と関連ある制御機能についてはＤＩＦチッ
プ１７の他のモジュールの説明の結論部分で後で説明す
る。

第３制御レジスターはノイズ・シェーバ−６つに対する
係数を可能化し、指定する。

７ ＤＤＳの周波数を指定する目的で位相増分データの２４
ビツトを記憶する３個の８ビツト同調レジスター６５が
存在している。これは（サンプル割合）／２２’−２１
．７６ＭＨｚ／２２’；１．２９７Ｈｚの周波数分解能
を可能にする２４ビツト同調ワードを提供する。ＤＤＳ
の出力周波数は２４ビツト同調ワードで乗算される分解
値と等しい。

同調レジスター６５はプロセッサー・バス２５を介して
プロセッサー・チップ１２によりロードされる。同調ワ
ードはプロセッサー・チップ１２が現在のＤＤＳ作動に
影響せずにこれらのレジスターに自由にデータを書込め
るよう同調レジスター６５により二重バッファー処理さ
れる。

同調コマンドが発行される場合はいつでも同調ワードは
バッファー同調レジスターから出力同調レジスターにロ
ードされる。同調コマンドは同期遷移を提供すべく２１
．７６ＭＨｚクロックに同期化される。

ＤＤＳ位相アキュムレーター６６は同調レジスター６５
によりライン８２上に提供された位相項８ 分のモジュール２２４累積を達成する。ＤＤＳ位相アキ
ュムレーター６６の出力はＤＤＳ　　ｓｉｎ。

ｃｏｓ発生器６７に対するライン８３上に設けられるデ
ィジタル化された位相値を表わす。ＤＤＳｓｉｎ、ｃｏ
ｓ発生器６７は正弦波関数を発生する。ＤＤＳは高い割
合にて位相変化を累積することによりディジタル化波形
が発生され得るとする原理を基に動作する。

異なる加入者ユニットに対し異なるものとなる同調ワー
ドは位相変化をＤＤＳ位相アキュムレーター６６に表わ
す。ＤＤＳ位相アキュムレーター６６の出力は０ないし
２２４１に及ぶこと力咄来る。このインターバルは３６
０’の位相変化を表わす。ＤＤＳ位相アキュムレーター
６６は標準的な２進数で動作するが、このディジタル化
された位相表示は任意の波形を達成すべく波形発生器に
対する入力となり得る。ＤＩＦチップ１７において、Ｄ
ＤＳ　　５ｉｒｌ、ｃｏｓ発生モジュール６７は各々ラ
イン８４．８５上にｓｉｎ関数とＣＯ８関数を発生する
。

４つ 波形関数の周期はアキュムレーター上限（２２４１）へ
の総和を行なうのに要求される時間に基づいている。こ
れは大きい位相増分が提供されれば、この限界値が直ち
に到達することを意味している。逆に、小さい増分が与
えられれば、長い時間が必要である。ＤＤＳ位相アキュ
ムレーター６６は入力位相増分の簡ｉ１ｔな総和を行な
い、以下の式で表わすことが出来る。

ここで、ｎは反復回数であり、φＩｎｃは単に同調レジ
スター６５からライン８２上に与えられたデータを表わ
す。

本明細書で説明したＤＩＦチップ１７の実施態様におい
て、φＴの値はアキュムレーター長さにより最大２２４
に制限される。従って、現７にの位相は以下の如く表わ
すことが出来る。

０ アキュムレーション・クロックはマスター２１゜７６Ｍ
Ｈｚ入力クロックに固定されるので、これは結果的に１
／２１．７６ＭＨｚの繰返し周期あたり２２４／φ　　
反復を生ずる完全なサイクルとｎｃ なる。そこで全体のサイクルは以下の時間量かかる。

この周期は３６０６のサイクルを表わすので、この式の
反復が周波数を表わす。従って、ＤＤＳ周波数は である。

ＤＤＳ　　ｓｉｎ、ｃｏｓ発生モジュール６７において
、ｓｉｎ波形とＣＯＳ波形が発生されるので、複雑なミ
キシングがモジュレータ−内で行なわれる。各波形は波
形の粗い概算値と微細な概算１ 値を表わす２個のルックアツプ表で発生される。

ライン８４．８５上に複合した１２ビ・ソト符号付きの
２の補数ｓｉｎ、ｃｏｓデータ出力信号を形成するため
２つの値が加えられる。ル・ソファ・ツブ表はＤＤＳ位
相アキュムレーター６６からのライン８３上の信号の２
４個の最上位ビットでアドレスされるＲＯＭ内で実施さ
れる。

実際出来るだけ多くの位相と振幅分解能を得ることが望
ましい。ＤＩＦチップ１７の設計においては、位相入力
の１４ビツトと振幅データ出力の１２ビツトが波形発生
部分内に提供される。「ブルートホース（ＢＲＵＴＥ−
ＦＯＲＣＥ）Ｊ方法がこのデータ発生に利用される場合
は極めて大型の表が考えられる全ての位相と振幅値（例
えば、各々１６にワード×１２ビット）を発生するのに
要求されよう。表寸法を最低にするためＤＩＦチップ１
７は出力データの象限シンメトリ−と三角法分解を利用
する。

ｓｉｎ、ｃｏｓは象限シンメトリ−を有するので、位相
データの２個の最上位ビットはＸ軸線と２ Ｙ軸線の周わりに単一象限データを対象とするのに使用
される。ｓｉｎ関数の場合、πないし２πのインターバ
ルにおける波形の振幅は単に０ないしπインターバルで
の振幅の負の値である。ＣＯ５関数に関してはπ／２な
いし３π／２インターバルでの波形の振幅が３π／２な
いしπ／２インターバルにおける振幅の負の値に過ぎな
い。位相アキュムレーターの２個のＭＳＢは象限（００
１、、０１，−＞２．　１０−＞３．　１１．−＞４）
を指定する。ｓｉｎ関数に関して、位相データのＭＳＢ
は最初の２つの象限に対し発生される正のブタを指定す
る目的に使用される。ｃｏｓ関数に関して、２個の位相
データＭＳＢのＸＯＲは象限１及び４に対し発生される
正のデータを指定する目的に使用される。

前掲の技法はメモリー容量を４の因子付減少させる。こ
の結果、メモリー容量は４ＫＸ１２ビツトになる。表寸
法を更に低減化するため、三角法分解が角度に対して行
なわれる。以下の三角法式が使用される。

〉 ３ ｓｉｎθ＝ｓｌｎ　　（φｌ＋φ２） −ｓｉｎφ　ＣＯ８φ　＋ｓｉｎφ２ＣＯ８φＩ２ 〔式４〕 φ２〈くφｌ 得られる。

にすると以下の如き完全な概算値が ｓｉｎθｚｓｌｎφ　＋ｓｉｎφ　ｃｏｓφＬ　〔式５
〕２ この式の第２項を演算する際φ１のビット全てを使用す
る必要はないので、φ１はφ１の部分集合である。

ｃｏｓ関数を発生するには同じ概算法を使用出来るが、
その理由は ｃｏｓθ−５ｉｎ　　（θ十π／２）　　　　〔式６〕
による。

その結果、ｃｏｓ関数の演算時にはφ１とφｌの変数が
変更される。ｃ　ｏ　ｓ　ＲＯＭ内に記憶されたデータ
はこの角度修正を導入するので、位相デ４ 夕に対する変更は要求されない。

変調器６８はライン８０と８１上のインターボレート処
理されたＩサンプルとＱサンプルをライン８４．８５上
の複合ｓｉｎ関数、ｃｏｓ関数データで表わされるディ
ジタル中間周波数信号と混合し、ライン８７上に変調さ
れたディジタル中間周波数信号を発生する。

インターボーレート処理されたＩサンプルとＱサンプル
及びＤＤＳ出力は２個の１０Ｘ１２乗数でディジタル的
に混合される。混合プロセスの出力は次に１２ビツト加
算器で合計され、変調されたキャリアを形成する。■入
力を全てＯにし、０入力を全て１に調整することで変調
器６８の動作を変えることが出来る。この効果は一方の
乗算器が全ての０を出力し、他方の乗算器がＤＤＳ　　
ｓｉｎ、ｃｏｓ発生モジュール６７のみから信号を出力
することにある。これら２個の信号の合羽は非変調ディ
ジタル中間周波数信号を発生する。

変調器６８は以下の式に従ってライン８７上に変調され
たディジタル中間周波数信号を発生する。

５ ｒ（ｔ）＝　ｌ　・ｃｏｓ（φ（ｔ））＋　Ｑ−ｓｉｎ
（φ（１））　［式７］ＤＤＳ　　ｓｉｎ、ｃｏｓ発生
モジュール６７の１２ビツト出力はインターポーレータ
−６３からのインターボーレート処理された１０ビツト
のＩサンプルとＱサンプルにより乗算され、２個の１２
ビツトの積も発生する。２個の積は次に加算（結合）さ
れ、ライン８７上に１２ビツトの変調された出力を発生
する。

１乗算器と０乗算器は１２ビツトの積を発生するので、
その出力が結合される際オーバーフローの生じることが
可能である。従って、■及びＱで発生されるベクトルの
大きさが１を越えないことを確実にすることが必要であ
る。（ＩＩＩ、ＩＱは１以下の分数である。）これが確
実にされない場合は変調加算器のオーバーフローが考え
られる。

ノイズ・シェーバ−６９はＤＡＣ１８に対するライン７
１ｂ上にフィルター処理され変調された又は変調されな
いディジタル中間周波数信号を提６ 供する。ノイズ・シェーバ−６つは振幅量子化誤差が生
ずる出カスベクトルでのノイズ・パワーの量を低減化す
るよう設計しである。

ノイズ・フィルターたるノイズ・シェーバ−６つは量子
化ノイズが通常のランダム◆プロセスでアリ、プロセス
のパワー・スペクトラ密度が周波数バンド前後でフラッ
トである事実により動作する。所望の出力信号はこの量
子化ノイズ・フロアの上部に重ねられる。ノイズ・シェ
ービング装置は簡単なマルチタップ一定インパルス・レ
スポンス（ＦＩＲ）フィルターである。フィルターは周
波数バンドの一部において量子化ノイズ・パワを低減化
するＯを発生する。所望の信号がフィルター処理された
ノイズ・スペクトルに重なると、有効な５ＱＮＲが増加
する。

ＦＩＲフィルター移送関数は以下の式で与えられる。

２個の加算器段階は出力周波数バンドを横切っ７ てフィルターと０を移動させる＋１．７５ないし−１，
７５（０，、２５，、５０，１，０の２進数重み）の範
囲でｂの第２タツプ値を発生ずるので最大５ＱＮＲ性能
に対し所望の出力周波数に出来るだけ近付けて設定出来
る。

０周波数は２面内の前掲の式のルートを解くことにより
演算出来る。ルートはユニット・サークル上に存在する
共役複素数対である。０周波数は以下の関係で与えられ
る。

ここで、θは上方半面内のルートの角度である。

共役ルートはナイキスト（Ｎｙｑｕ　ｉ　ｓ　ｔ）周波
数の周わりで反射されたＯを提供する。

表２は２進数重み付けされた第２タツプで発生される０
周波数を掲記している。ｂ３．ｂ２及びｂｌを重み１．
　０．　０．　５．　０．　２５に対応させ、「＋」記
号はタップがその重みに等しいことを意８ 味しｒ−Ｊ記号はタップがその重みの負に等しいことを
意味し、「０」はタップに重みがないことを意味する。

０周波数の一部の周波数は考えられる組合せが時おりオ
ーバーラツプすることから、（例えば、１．　０＋０．
　５−０．　２５−１．　０＋０．０＋０．２５）他の
組合せの値と等しい。ｆ３ ２ １ ｆ（０） ｆ　（ａｌ　１ａｓ） 十 ＋ 十 ０、　２５０ ０、　２６９ ０゜　２３０ ０．２１０ ０、　１８８ ０、　２３０ ０、　２９０ ０、２６９ ９ ５０ ３１ ７０ ９０ １２ ７０ １０ ３１ １２ ６７ ８８ ４３ １５ ８０ ４３ １０ ８８ ３０ ３３ ５７ １２ ９０ ６９ １２ ８５ ５７ ２０ ８８ ３３ １２ ５７ ８５ ２０ ５７ ９０ １２ ７０ ６７ ４３ ８８ １０ ３１ ８８ １５ ４３ ８０ ０ タイミングは全てライン７１ａ上の２１．７６ＭＨｚク
ロック信号から得られる。

制御レジスター６４内の信号と関連ある関数についてこ
こで説明する。

ＣＷモード信号がセットされると変調器６８内の個々の
乗算器に対する■入力が全て０にされ、対応する０入力
が全て１にされる。全体的効果は変調されないキャリア
が発生されることにある。

この関数は二重バッファー処理され、ロードされたデー
タは同調コマンドが発行される迄活性化しない。

インターポーレータ−可能化信号はｌサンプルＱサンプ
ル上の×１６インターポーレーターを可能化する。イン
ターポーレータ−可能化信号がセットされない場合は、
ｌ、Ｑデータは直接乗算器に入力される。

プロセッサー・チップ１２の動作に要求される外部メモ
リーは早いメモリー１３と遅いメモリ１４で提供される
。早いメモリー１３はアドレス・デコーダー１５により
アクセスされる。早いメ１ モリ−１３は０待ち状態を有するＲＡＭ内で実施される
キャッシュ・メモリーである。遅いメモリ１４は２個の
待ち状態を有するＥＰＲＯＭ内で実施されるバルク・メ
モリーである。遅いメモリ１４は前記コードがＯ待ち状
態で動作させる必要がない場合にプロセッサー・チップ
１２で使用される処理コードを記憶する目的でプロセッ
サー・チップ１２に接続される。早いメモリーは前記コ
ードがＯ待ち状態で動作する際プロセッサチップ１２に
より使用される処理コードを一時的に記憶するためプロ
セッサー・チップ１２に接続される。Ｏ待ち状態で動作
させねばならない場合は、コードは遅いメモリー１４か
ら早いメモリ１５ヘアツブ・ロード出来、そこから動作
出来る。

こうした方法にはインターラブド・サービス・ルチン、
記号復調、ＲＣＣ人手、ＢＰＳＫ復調及び音声とデータ
の処理が含まれる。

プロセッサー・チップ１２には第４図に示される如く、
４個の主たるタスク即ち、加入者制御タスク（ＳＣＴ）
９１．チャンネル制御タスク（Ｃ２ ＣＴ）９２．信号処理タスク（ＳＰＴ）９３及びモデム
処理タスク（ＭＰＴ）９４を行なう単一のＴＭＳ３２０
Ｃ２５型ディジタル信号プロセッサが含まれる。これら
４個の作業はスーパーバイザー・モジュール９５で制御
される。ＳＣＴは電話インターフェイスと高レベル・コ
ール処理を行なう。ＣＣＴはモデムとＲＥＬＰ動作とタ
イミングを制御し、基地局からの要求に応じてパワレベ
ルとＴＸタイミング調節を行なう。ＳＰＴはＲＥＬＰ、
エコー消去及びトーン発生機能を行なう。スーパーバイ
ザーはこれら４個の処理を連続的にコールし、制御ワー
ドを通じてこれらと通信する。

５ＣＴ９１は加入者ユニット内で高レベル制御機能を提
供し、作動の３個の基本的モード即ちアイドル、音声及
び停止機能を有している。

ＳＣＴはパワー・アップ後にアイドル・モードに入り、
実際の音声接続がなされる迄この状態にとどまる。アイ
ドル・モード中にＳＣＴは作動のため加入者電話インタ
ーフェイスをモニターし、３ ラジオ制御チャンネル（ＲＣＣ）を通して受取られた基
地局要求に応答する。

ＳＣＴの主要機能は加入者ユニットをラジオ・チャンネ
ルにて音声接続のセット・アップ及び切り離しにいたら
しめることである。然し乍ら、ユニットが全ゆる種類の
コールをセット・アップ出来る前にユニットは正確な基
地局を見出さなければならない。ＳＣＴはどのＲＣＣ周
波数を使用するかを決定し、周波数情報をＣＣＴに送る
。加入者ユニットと基地局の間の通信チャンネルの向き
設定についての説明は１９８７年７月８日提出の米国特
許出願０７１０７０．９７０号に記載しである。

加入者ユニットがＲＣＣ同期を一旦入手するとこれはＲ
ＣＣを通じてメツセージを基地局と交信し、ハードウェ
ア信号をモニターし、ハードウェア信号を電話インター
フェイス上にセットすることでコールをセット・アップ
出来る。コール・セット・アップ中に生じる事象につい
て以後簡単に説明する。

４ コールの発生源に対する通常のコール・セット・アップ
は加入者が受話器をフックからはずしてサービス要求を
開始することで始まる。ＳＣＴはコール要求メツセージ
を基地局に送る。ＳＣＴはコール接続メツセージを受取
る。ＳＣＴはＣＣＴに信号を送り、コール接続メツセー
ジを介して割当てられた音声チャンネル上で同期化を試
みる。

ＣＣＴは音声チャンネル上で同期化を達成する。

加入者は中央局からダイアル・トーンも受取る。

コール・セット・アップが完了する。中央局は残りのコ
ールの端末支援を提供する。

コール終了に対する通常のコール・セット・アップは以
下の如く行なわれる。ＳＣＴは基地局からページ◆メツ
セージを読取る。ＳＣＴはコール受信で応答する。ＳＣ
Ｔはコール接続メツセージを受取る。ＳＣＴはＣＣＴに
信号を送り、コール接続メツセージを介して割当てられ
た音声チャンネル上で同期化を試みる。ＣＣＴは音声チ
ャンネル上で同期化を図る。ＳＣＴはローカル◆ループ
に鳴りを提供すべく鳴動発生器を始動させる。加５ 入省は受話器をフックからはずす。鳴動状態が停止する
。音声接続が完了する。

ＳＣＴはコール・セット◆アップと切り離し作動を一定
状態の機械として実行する。

音声チャンネル捕獲が成功裡に完了する場合はＳＣＴは
音声モードに切換わり、極めて限定された組の支援機能
を行なう。ＳＣＴプロセッサローディングはＲＥＬＰ音
声圧縮、エコー消去及びモデム処理アルゴリズム最大プ
ロセッサー適応度を与えるようこの時点で最低に保持さ
れる。

ＳＣＴは成功しないコール発信元確認又は予期サレナい
コール非接続シーケンスの結果、切す離しモードに入る
。切り離しモード中に、再命令が受話器に送られる。Ｓ
ＣＴは非接続（内線のオン・フック）に対し加入者電話
インターフェイスをモニターし、この時点で加入者ユニ
ットはアイドル・モードに入る。ラジオ制御チャンネル
（ＲＣＣ）上で受取られた基地局リクエストは非接続状
態が検出される迄排除される。

ＣＣＴ９２は基地局ソフトウェア内のリンク・６ レベル◆チャンネル・コントローラーとして作動する。

ＣＣＴは３個の基本状態即ち、ＲＣＣ動作、調整及び音
声作動を備えている。

パワー・アップ時に、ＣＣＴはＲＣＣチャンネルをサー
チし、次に支援するようＲＣＣ動作状態に入る。ＲＣＣ
動作には以下の機能、即ち、ＡＭホール制御；同期とモ
デム・タスク状態のモニタリング；ラジオ・チャンネル
・タイミング調節；ＲＸ　　ＲＣＣメツセージ・フィル
ター処理；ＴＸＲＣＣメツセージ・フォーマット化；Ｐ
ＣＭバッファーＩ１０のモニタリング；リンク情報処理
が含まれる。

音声接続確立後にＣＣＴはモデムの部分タイミングを微
調整するよう微調整状態に入る。微調整には以下の機能
即ち、調整バーストを解釈し応答すること；ＴＸ微調整
バーストの作成とフォーマット化；適切なメツセージを
ＳＣＴに送ること；モデム状態をモニターすること、Ｐ
ＣＭバッファＩ１０をモニターすることが含まれる。

微調整に続き、ＣＣＴは以下の機能即ち、コー７ ド・ワード信号支援；ドロップアウト回復；同期とモデ
ム状態の監視、ＰＣＭバッファーＩ１０の監視を含む音
声作動を開始する。

ＣＣＴ９２には３個の基本的な作動状態即ち、アイドル
、微調整及び音声が含まれる。以下にＣＣＴ作動に含ま
れる状態還移を掲げる。

リセット後にＣＣＴはアイドル状態に入り、ＳＣＴによ
りチャンネル割当て命令が与えられる迄非活性状態にと
どまる。ＳＣＴはラジオ制御チャンネル（ＲＣＣ）をサ
ーチする周波数をＣＣＴに提供する。次に、ＣＣＴはＭ
ＰＴに命令して受信器を所定周波数に同期化させ、ＡＭ
ホールをサーチさせる。所定時間内にＡＭホールの検出
が失敗すると、ＣＣＴはＳＣＴからのサーチの元になる
他の周波数をリクエストする。これはＡＭ中ホール出が
成功する迄正確に続けられる。

成功したＡＭ中ホール出に続き、ＣＣＴは独特のワード
に対する受取られたデータをチエツクし始める。ＡＭ中
ホール出プロセスは２〜３の記号時間だけオフ状態にさ
れるので、呼びの独特のワ８ ド位置周わりの小さい窓が走査される。独特のワードが
一旦位置付けられ、ＣＲＣエラー検出ワードが正しいも
のと認められると、正確な受信記号タイミングが決定出
来る。ＴＤＭフレーミング・マーカーが次に正確な整合
に調節され、通常のＲＣＣ支援が開始する。独特のワー
ドを位置付けることが出来ない場合は、ＡＭ中ホール出
が失敗と考えられ、ＣＣＴはＳＣＴから新しい周波数割
当てを要求する。

ＲＣＣ作動中にＯＣＴは受取られたＲＣＣメツセージを
フィルター処理する。基地局のＲＣＣメツセージの大部
分はＯパターンであり、これらのパターンはリンク・バ
イトからリンク情報が読取られた後に無視される。実際
の情報を含むＲＣＣメツセージは処理のためＳＣＴに進
められる。ＲＣＣ同期がなくなると、ＣＣＴは再びＳＣ
Ｔから新しい周波数をリクエストする。ＳＣＴはＲＣＣ
周波数サーチ・アルゴリズムに従って正確な周波数で応
答する。

ＳＣＴが音声コールを開始すると、ＣＣＴは音９ 声チャンネルと時間スロットを割当てられる。ＣＣＴは
この割当てに応じて加入者ユニットを活性化して微調整
を開始する。再微調整中に、基地局と加入者ユニットは
部分ビット時間人手においてモデムを援助するよう特別
に設計されたＢＰＳＫ信号を送信する。基地局ＣＣＵは
ビット・タイミング・オフセットを２の補数調節値とし
て加入者ユニットにリレーで戻す。ＣＣＴはこれらフィ
トバックされたオフセット値の時間平均値を維持する。

部分タイミング値が要求された交差内にあることをＣＣ
Ｔが一旦決定すると、ＣＣＴはそれに応じて加入者ユニ
ットの送信タイミングを調節する。平均時間長さは部分
時間サンプルの変動に応じて動的に決定される。タイミ
ング調節後に、平均時間がリセットされ、方法が繰返さ
れる。

加入者ユニットが受容可能なタイミング交差内にあるこ
とを基地局が一旦検出すると、基地局は再微調整方法を
終了し、音声作動が始まる。再微調整方法の長さは加入
者ユニットのタイミング調節の成功に応して動的に決定
される。パワー及び０ 整数記号タイミングも監視され、必要に応じて再微調整
過程中に調節される。成る時間後に加入者が基地局の再
微調整バーストを見出せないか又は再微調整方法が受容
可能なタイミングを組めない場合は接続が切り離され、
ＣＣＴはＲＣＣ作動に戻る。

成功した再微調整に続き、ＣＣＴは割当てられた変調レ
ベルにて音声作動に入る。音声作動タップにはＨＥＬＰ
作動とＭＰＴ作動と制御、音声同期化確立と基地局から
送られた音声コード・ワドの連続モニターが含まれる。

コード・ワードを通じて信号で表わされたローカル・ル
ープ制御変化はその発生時にＳＣＴに報告される。パワ
ー及び部分タイミング増分変化もコード・ワードから決
定される。送信される音声コード・ワードはＳＣＴにお
いて適用されるローカル・ループ制御及びモデムにより
報告されるチャンネル・リンクの品質に応じてＣＣＴに
より公式化される。ＣＣＴはＳＣＴがコール切離しシー
ケンスを実行する際ＲＣＣに戻る。

１ 音声同期化が失なわれると、ＣＣＴは正の回復作動を開
始する。良好な音声接続の再確立が失敗した１０秒後に
ＣＣＴはＳＣＴにその状態を報告し、コール切り離しを
開始する。これはＣＣＴをアイドル状態に戻す。

チャンネル試験作動中に、音声バーストがチャンネル試
験データと置換される。バーストが項度受取られた時点
にバーストはビット・エラーに対して分析される。ビッ
ト・エラー計数値が逆チャンネル・バーストを通じて基
地局に送られる。

５ＰＴ９３は加入者ユニット内でディジタル信号処理（
ＤＳＰ）タスク全てを実行する。各種０８４機能はスー
パーバイザー・モジュール９５の制御の下に所要の如く
求められる。

ＳＰＴには高速ＲＡＭから実行されるＲＥＬＰモジュー
ルが含まれる。ＲＥＬＰモジュールはエコー消去と共に
ＨＥＬＰ音声圧縮と拡張を行なう。

ＨＥＬＰモジュールはＲＥＬＰアルゴリズムを使用して
６４Ｋｂｐｓ　　ＰＣＭ音声データの１８０バイト・ク
ロックを圧縮された音声データの４２２ バイトに対し変換処理を行なう。

ＳＰＴには信号処理制御（Ｓ　Ｐ　Ｃ）モジュールも含
まれ、このモジュールはトーン発生又はＨＥＬＰを要求
するか否かを決定する。ＲＥＬＰの場合はＳＰＣは合成
ルーチン又は分析ルーチンをコールするか否か決定する
。合成ルーチンはパリティ・エラー計数を戻し、これが
５ＰＴＣＴＬルチンにより取り扱われる。トーン発生が
要求されれば、これは無音状態を出力するか又は再命令
するか否か決定する。

ＳＰＴはＳＣＴとＣＣＴからコマンドを介して制御され
る。これらのコマンドは加入者ユニットにより要求され
る際ＳＰＴ内の各種機能の作動を要求し制御する。例え
ば、ＨＥＬＰ及びエコー消去ソフトウェアは加入者ユニ
ットが音声コール時に活性化している場合にのみ実行さ
れる。加入者ユニット受信器がフックから離れた状態に
あり、ＨＥＬＰが活性化していない任意の時点にコール
進展トーンが発生される。トーンには無音状態と再命令
が含まれる。アイドル・モードを除き、Ｐ３ ＣＭコードを取り扱うインターラブド・サービス・ルー
チンは前掲の処理で循環ＰＣＭバッファーを満たす際連
続的に作動する。

制御機能へモデム機能は分析と合成処理の間で行なわれ
る。

ＭＰＴ９４復調方法は２つの方法即ちＤＥＭＯＤＡ及び
ＤＥＭＯＤＢに分割され、かくしてＤＥＭＯＤＡ方法が
完了した直後にバッファーＡ内のＲＸデータに対しＨＥ
ＬＰ合成を実行出来るようにする。ＤＥＭＯＤＡ後に、
内部ＲＡＭ変数は全て外部ＲＡＭ内に記憶し、次に、Ｄ
ＥＭＯＤＢ実施前に内部ＲＡＭに再ロードすべきである
。これはＭＥＬＤが内部ＲＡＭを使用していることによ
る。

ライン２６ｅ上のＲＸＣＬＫインターラブドがプロセッ
サー・チップ１２により受取られると、ＭＰＴは４個の
受信されたＲＸデータ・ザンプルを読取らせ、次に、復
調方法による処理のため循環バッファー内にセットさせ
る。これによりＲＸサンプル受信中に他のタスクを行な
うことが出来４ る。

ＭＰＴは受信スロット中に６２．５μ秒毎にＦＩＲチッ
プ１６からライン２６ｅ上のＲＸＣＬＫインターラブド
信号を受信する。ＲＸＣＬＫインターラブド信号はアイ
ドル又は送信スロット中にプロセッサー・チップ・ファ
ームウェアによりマスク処理される。

ＭＰＴは送信スロット中にのみＦＩＲチップ１６からラ
イン２６ｆ上のＴＸＣＬＫインターラブド信号を受信す
る。ＴＸＣＬＫインターラブド信号は新しいＴＸ記号を
ＦＩＲチップに送る時点をプロセッサー・チップ１２に
知らせる。

ＭＰＴはライン２６ｅ上の各Ｒ８ＣＬＫインタラブド中
にＦＩＲチップ１６内のＲＸサンプル・バッファー３５
から４個のサンプルを読取る。

ＭＰＴは受信スロットの開始時に入力アドレス・カウン
ターと出力アドレス・カウンターをバッファーにセット
する。

ＭＰＴはＴＸ記号をＦＩＲチップ１６内のＴＸ記号バッ
ファー３６に送る。

５ ＭＰＴはライン２６ｅ上のＲ３ＣＬＫインタラブド信号
を基地局送信に整合させる目的で使用されるＦＩＲチッ
プ１６内のＲＸタイミング・モジュール３つ内の部分タ
イミング回路にデータを提供する。

ＭＰＴは又、ＤＤＳ周波数を基地局送信周波数に同期化
させる。

第５図を参照すると、ＭＰＴには以下のモジュール即ち
スーパーバイザー・モジュール１０］。

トレーニング・モジュール１０２２周波数人手モジュー
ル１０３．ビット同期化モジュール１０４音声復調モジ
ユール１０５．記号受信モジュール１０６及び送信モジ
ュール］０７が含まれている。

スーパーバイザー・モジュール１０１はＭＰＴタスク・
スーパーバイザーである。これはＲＡＭからＭＰＴ制御
ワード（ＣＴＲＬＯ）を読取り、制御ワードに従って他
のルーチンをコールする。

トレーニング・モジュール１０２は２８の複合ＦＩＲフ
ィルター係数のベクトルを演算する。これはパワー・ア
ップ後及び約３時間毎にアイドル６ ・モードで励起される。ＭＰＴで実行されるトレニング
送信器は記号の成るシーケンスを送るためループ・バッ
ク・モードで活性化される。このシーケンスは通常のモ
ードで、進み且つ遅延じたタイミング・モード及び上方
及び下方の隣接するチャンネル内のＭＰＴにより実行さ
れるトレーニング受信器にループ・バックされる。

トレーニング受信器は値２８の正の一定の対称的マトリ
ックスＡを発生するよう入力波形のサンプルを使用する
。入力サンプルから２８ワードのベクトルＶが発生され
る。係数のベクトルＣは以下の式で与えられる。

Ｃ＝Ａ−１ｖ　　　　　　〔式１０〕 Ｂ係数は次にアルゴリズム即ちＢ＝Ａ’、Ａが与えられ
るに従って演算される。

トレーニング送信器はシーケンスの５個の同様の対を送
信するためループ・バック・モードで活７ 性化される。６対は以下の２個のシーケンスから成って
いる。

■シーケンス＝９個の０記号、　　ｒｌＪ、２２個の０
記号 Ｑシーケンス＝９個の０記号、　　ｒｊＪ、２２個のＯ
記号 「ｉ」は任意の記号に出来る。「ｊ」は「ｉ」と９０°
異なっている記号である。

受信器の処理タスクは以下の通りである。

通常モードでの信号ピーク値が最大値の５０〜７０％に
なるようＡＧＣを調節する。ＡＧＣは第４モードと第５
モードに対し２Ｂｄｂ分増加される。

入力サンプルを読取り記憶する。最初の３２個のサンプ
ルが無視され、次の６４個のサンプルが各シーケンスに
対し記憶される。

マトリックスＡ　（２８，２８）を構築する。以下のプ
ロセスが通常のモードで行なわれる。

Ａ（＋、Ｊ）−Ａ（１，Ｊ）＋ΣＸ（４Ｎ−１）　−Ｘ
（４Ｎ−Ｊ）　　Ｃ式１１〕８ 加算は次式も満たす全てのＮに対しなされる。

０＜−４Ｎ−１＜６４＆０　　＜−４Ｎ−Ｊ　　＜８４
　　　［式１２〕進んだシーケンスと遅れたシーケンス
に対し、同じプロセスがＮ−８から得られる項が追加さ
れない場合を除き行なわれる。上方及び下方の隣接する
チャンネル・シーケンスにおいて以下のプロセスが行わ
れる。

Ａ（１，Ｊ）−Ａ（１，Ｊ）＋ＥＸ（２Ｎ−１）　−Ｘ
（２Ｎ−Ｊ）　　Ｃ式１３〕加算は以下の式を満たす全
てのＮに対しなされる。

０＜−２Ｎ−１ ＜６４＆０ 〈−２Ｎ 〈６４ 〔式１４〕 最初の対のシーケンスのサンプルからベクトルＶ　（１
：　２８）を作成する。Ｒｅ（Ｖ（１））−Ｘ　（３２
−１）：ここで、Ｘは第１（Ｉ）シーケンスのサンプル
であり Ｉｒｎ−ｉＶ　（１）　ｌ　−Ｘ　（３２−１）　　：
ここてＸは第２（Ｑ）シーケンスのサンプルである。

次の式を解くことにより係数ベクトルＣを見出す。

ＡＸＣ−Ｖ−０［式１５〕 これらの処理段階についてはエリツク・ピーネス、デー
ピッド・Ｎ・クリチロ及びモツシュ・エフシュアの１９
８７年２月１７日発行の米国特許節４，６４４，５６１
号に一層完全に説明しである。

周波数人手モジュール１０３は加入者ユニットＲＸ周波
数を基地局送信周波数に同期化させる目的で制御チャン
ネル受信時に作動する。これは受信された信号の２つの
サイドバンドのエネルギが等しくなる迄ＤＤＳＣＷ出力
を調節することで行なわれる。しかる後、ＤＤＳ　　Ｔ
Ｘ周波数が演算周波数偏差に従って調節される。この方
法で周波数同期が達成されない場合は適切なエラー・コ
ドが状態ワード内にセットされる。

ビット同期化モジュール１０４はＲＣＣの受信後及び周
波数人手の完了後に作動する。一部のパターンは基地局
からのＲＣＣ送信内で最初の４４個の記号内で送信され
、これは正確なサンプリング時間中でのＲＸＣＬＫ偏差
を、演算するようこのモジュールで使用される。この偏
差はＲＸＣＬＫタイミングを調節する目的に使用される
。

音声復調モジュール１０５は音声スロットを復調させる
目的で励起される。これは遅いＥＰＲＯＭ内に存在し、
その機能は２個の方法、ＤＥＭＯＤＡ及びＤＥＭＯＤＢ
の間で分割される。

ＤＥＭＯＤＡ機能には記号受信モジュール１０６に対す
るパラメーター初期化；バッファーＡに対する受信され
た信号を処理するよう記号受信モジュールをコールする
こと；及び出す前に外部ＲＡＭ内の変数を記憶する。

ＤＥＭＯＤＢ機能には変数を外部ＲＡＭから内部ＲＡＭ
ヘロードすること；バッファーＢに対す８す る受信された記号を処理するよう記号受信モジュールを
コールすること；及びスロット内に全ての記号を受信し
た後リンク品質と他の情報を決定することが含まれる。

記号受信モジュール１０６はＣＣＴが音声モトになる際
ＲＡＭにアップロードされる。これは以下の作動即ち（
１）循環バッファーから■サンプルとＱサンプルを読む
；　　（２）ＩサンプルとＱサンプルのＦＩＲフィルタ
ー処理；　（３）送信される記号を決定し、これらの記
号をバッファー内に入れること；　　（４）ＤＤＳを入
力信号に同期化させるため位相ロック・ループを実行す
ること；（５）ビット・トラッキング・アルゴリズムを
実行すること、（５）ＡＧＣ演算；及び（７）リンク品
質演算のためデータを蓄積することを行なうためＤＥＭ
ＯＤＡ又はＤＥＭＯＤＢによりコールされる。

送信モジュール１０７には送信スロット中に２個の記号
あたり１回生しるＦＩＲチップ１６からライン２６ｅ上
に受信されるＴＸＣＬＫインタ２ ラブド信号に対するインターラブド・サービス・ルーチ
ンが含まれる。送信モジュール１０７の機能には以下の
ものが含まれる。（１）ＨＥＬＰバッファーからの送信
記号のアンバッキング；　（２）これらのモジュールに
対する反転グレー・コードの実施；　　（３）（ＤＰＳ
Ｋ送信に起因する）先に送信された位相にそのモジュー
ルを加算すること及び（４）ＦＩＲチップ１６内のＴＸ
バッファーにその記号を送ること。

ベース◆バンド・タスクに対するＭＰＴのインターフェ
イスは共有されたメモリー内の制御、状態ワードとデー
ターバッファーを介して達成される。早い実行を要求す
る方法は必要な時点にキャッシュ・メモリー内にてアッ
プ・ロードされる。

これらにはインターラブド・サービス・ルーチン。

記号復調、ＲＣＣ入手及びＢＰＳＫ復調が含まれる。

ＭＰＴスーパーバイザーは制御ワードの読取りとデコー
ド化のためＲＸＳＯ３を待たないが、それがコールされ
た場合は直ちにそれを行なう。

３ ＴＭＳ　３２０　Ｃ２５はアイドル命令を実行する際パ
ワーダウン・モードになる。パワーを保存するためファ
ームウェアは電話のコールが進展していない場合は大部
分の時間にわたりアイドル・七ドになる。従って、リセ
ット後に、スーパーバイザーはＲＣＣ同期を人手し次に
所定のインタラブドに対応するサービス・ルーチンが実
行される迄アイドル・モードになる。パワーダウン・モ
ードで作動している際ＴＭＳ３２０Ｃ２５はドマント状
態に入り、装置に供給するのに通常必要とされるパワー
の一部分のみを必要とする。パワダウン・モードにおい
てはプロセッサーの内容が全てパワーダウン・モードの
終了時に作動を変えられない状態で続は得るよう維持さ
れる。インターラブド受信時に、プロセッサー・チップ
１２は一時的にパワーダウン・モードを終了し、１つの
主要ループ・サイクルの最低時間にわたり通常の作動を
開始する。パワーダウン・モードの要件は加入者ユニッ
トがパワーダウン・モードに戻るか否かを決定するため
各時間毎に主要ループの終４ 了時にチエツクされる。

スロット・クロックはハードウェアが発生するスロット
・タイミングに基づいている。スロット・マーカーがイ
ンターラブドをトリガーする際、ルーチンが１つのチッ
プ分だけクロックを増加させる。各クロックのチップは
時間にして１１．２５ｍ５を表わす。

ＵＡＲＴの受信機能と送信機能はインターラブドで駆動
されないが、バックグラウンド・ソフトウェアにより制
御される。（これはプロセッサー・ローディングを制御
し、ランチウェイ・インターラブド状態を防止する。）
プロセッシング・コードはこれらのキャラクタ−を直接
インターセプトすることでＸＯＮ／Ｘ０ＦＦプロトコル
を支援し、直ちに適切な如＜ＵＡＲＴ送信を可能化した
り又は不能化する。受信作動と送信作動の割合は外部Ｄ
ＩＰスイッチ装置により選択的になるよう設計されてい
る。典型的なデータ受信割合は９６００ボーである。Ｕ
ＡＲＴの送信を制御するため循環バッファーが使用され
る。バックグラウンド５ ・ソフトウェアはキューを周期的にチエツクし、空の場
合は送信を開始する。これはキューが空になる迄１回に
１つのバイトをＵＡＲＴに送ることで行なわれる。

スイッチ・ホックはＴＭＳ　３２０　Ｃ２５内部タイマ
ー・インターラブド・ルーチンでサンプルされる。ＤＣ
信号処理をシミュレートするため１゜５ｍｓサンプル期
間が使用される。このインタラブドは各フレームの開始
時におけるフレーム・タイミングに割当てられ、従って
、その周波数はスイッチ・フック・バッファーのアンダ
ー・ラン又はオーバーフローを防止するよう基地局に対
して位相ロックされる。各インターラブドに対し、スイ
ッチ・フック検出信号を表わすビット（ＳＬＩＣから）
が６０ビツト・スイッチ・サンプル・バッファー（Ｓ　
Ｓ　Ｂ）に入れられる。ＳＳＢは通常の作動中、各４５
ｍ５に１回ＳＣＴにより調べられる。このインターラブ
ドは常時ソフトウェアにより可能化される。

〔符号の説明〕

Ａ／Ｄ　：アナログ対ディジタル ＡＧＣ：自動利得制御 ＡＳ　Ｉ　Ｃ：アプリケーション特定化集積回路ＢＰＳ
Ｋ：２進位相シフト・キーイングＣＣＴ：チャンネル制
御タスク ＣＣＵ：チャンネル制御ユニット ＣＲＣ：周期的冗長チエツク ７ ＤＢＣ：ディジタル・アナログ・コンバータＤＤＳ：ダ
イレクト・ディジタル合成器ＤＩＦ：デイジタル中間周
波数 ＤＩＰ：二重インライン◆パッケージ ＤＯＲ：データ出力レディ ＤＰＳＫ：差位相シフト・キーイング ＤＳＰ：デイジタル信号処理 ＥＰＲＯＭ：イレーザブル・リード・オンリメモリー ＦＩＲニ一定イフィンパルススポンス Ｉ１０：入力／出力 ＬＳＢ　：最下位ビット ＭＰＴ：モデム処理タスク ＭＳＢ：最上位ビット ＭＵＸ：マルチプレクサ ＰＣＭ：パルス・コード変調 ＰＬＬ　：位相ロックド・ループ ＰＷＭニパルス幅変調 ＱＰＳＫ：量子化位相シフト・キーイングＲＡＭ：ラン
ダム・アクセス・メモリー８ ＲＣＣニラジオ制御チャンネル ＨＥＬＰ　：レシジュアル・エキサイテツド・リニア・
ブリデイクチイブ ＲＦニラジオ周波数 ＲＯＭ：リード・オンリー・メモリ ＲＸ：受信 ＲＸＣＬＫ：受信クロック ＲＸＳＯ３：受信スロット開始 ＳＣＴ：加入者制御タスク ５ＬＩＣ：加入者ライン・インターフェイス回路ＳＰＣ
：信号処理制御 ＳＰＴ：信号処理タスク ５ＰＴＬ：信号処理タスク◆コントローラＳＳＢ　：ス
イッチ・フック・サンプル・バッファＴＤＭ：時間分割
マルチプレキシング ＴＸ：送信 ＴＸＣＬＫ　：送信クロック ＵＡＲＴ　：ユニバーサル非同期送受信器ＶＬＳＩ：大
規模集積 ８つ ＸＯＲ：排他的０Ｒ １０：電話インターフェイス回路　１１：５ＬＩＣ及び
コーデック回路　１２：プロセッサー・チップ　２３：
早いメモリー　１４：遅いメモリ１５ニアドレス・デコ
ーダー　１６：ＦＩＲチップ　１７：ＤＩＦチップ　１
８：ＤＡＣ１９：Ａ／Ｄコンバーター　２０ニラジオ　
２１：リンガ−回路　２２：発振器

Claims (1)

1. 【特許請求の範囲】 １、無線加入者通信システムにおける基地局と無線通信
   する加入者ユニットであって、 ディジタル入力記号を提供すべくディジタル音声入力信
   号をコード変換する装置； デイジタル入力記号をＦＩＲフィルター処理する装置； 変調された中間周波数入力信号を提供すべくフィルター
   処理された入力記号でディジタル中間周波数信号を変調
   する装置； 基地局に送信すべく変調された入力信号を処理する装置
   ； ディジタル出力記号を提供すべく基地局から受信された
   出力信号を復調する装置；及び ディジタル出力記号からディジタル音声出力信号を合成
   する装置から成り； 加入者ユニットが、 ディジタル入力記号の前記ＦＩＲフィルター処理を行な
   うＦＩＲチップ； 前記ディジタル中間周波数信号をディジタル的に合成し
   前記ディジタル中間周波数信号の前記変調を行なうＤＩ
   Ｆチップ；及び 前記ディジタル音声入力信号の前記コード変換を行ない
   、基地局から受信された前記出力信号の前記復調を行な
   い且つディジタル出力記号の前記合成を行なう単一プロ
   セッサー・チップを含むようにして成る加入者ユニット
   。 ２、ディジタル中間周波数信号をディジタル的に合成す
   る装置が、 所定の中間周波数を示すべくプロセッサー・チップで提
   供される位相データを累積するプロセッサー・チップに
   接続された装置及び 所定の中間周波数にて前記ディジタル中間周波数信号を
   発生すべく累積された位相データを処理する装置から成
   る請求項１記載の加入者ユニット。 ３、コード変換作動及びプロセッサー・チップによるデ
   ィジタル音声出力信号の合成作動のタイミングを図るタ
   イミング信号を発生する装置をＦＩＲチップが含む請求
   項１記載の加入者ユニット。 ４、ＦＩＲチップで発生されたタイミング信号とは独立
   的に基地局から受信された前記出力信号の前記復調をプ
   ロセッサー・チップが行なう請求項３記載の加入者ユニ
   ット。 ５、プロセッサー・チップがＦＩＲチップで発生された
   前記タイミング信号に従って前記出力信号を受信し、復
   調のため前記受信された出力信号をバッファー処理して
   前記コード変換作動と合成作動を実施しない場合に前記
   復調をプロセッサー・チップが行なえるようにする請求
   項４記載の加入者ユニット。 ６、前記ＦＩＲチップの作動と前記ＤＩＦチップの作動
   を制御すべくプロセッサー・チップがＦＩＲチップとＤ
   ＩＦチップに接続される請求項１記載の加入者ユニット
   。 ７、更に、前記コードが０待ち状態で作動する必要がな
   い場合にプロセッサー・チップで使用される処理コード
   を記憶するプロセッサー・チップに接続された遅いメモ
   リー；及び前記コードが０待ち状態で作動する際プロセ
   ッサー・チップで使用される処理コードを一時的に記憶
   するプロセッサー・チップに接続された早いメモリーか
   ら成る請求項１記載の加入者ユニット。 ８、プロセッサー・チップで提供される前記コード変換
   フィルター処理係数で提供される前記ディジタル入力記
   号の組合せに応答して前記フィルター処理されたディジ
   タル入力記号を提供するルック・アップ・テーブルをＦ
   ＩＲフィルター装置が含む請求項１記載の加入者ユニッ
   ト。 ９、プロセッサー・チップがアイドル命令に応答してパ
   ワー・ダウン・モードを入力し、中断要求に応答して一
   時的に前記パワー・ダウン・モードを終了し、サービス
   ・ルーチンを実施すべきか否かを決定する所定期間中に
   通常の作動を開始し、実施すべきサービス・ルーチンが
   無い場合に前記パワー・ダウン・モードに戻る請求項１
   記載の加入者ユニット。