JPH09511880A

JPH09511880A - 広帯域ｆｆｔチャンネル化装置

Info

Publication number: JPH09511880A
Application number: JP7526332A
Authority: JP
Inventors: キャルニー，ロナルド，アール; ウィリアムズ，テリー，エル
Original assignee: エアーネット・コミュニケイションズ・コーポレイション
Priority date: 1994-04-08
Filing date: 1995-03-13
Publication date: 1997-11-25
Also published as: ATE240616T1; DE69530774T2; CN1152981A; ES2197198T3; CA2187343C; DE69530774D1; KR100366751B1; EP0774181B1; CN1069468C; WO1995028045A1; EP0774181A1; CA2187343A1; AU706263B2; US5537435A; AU1994395A

Abstract

(57)【要約】物理的に小型の、多チャンネル無線通信トランシーバアーキテクチャーが、サンプル速度と共に、広帯域信号処理用の重複及び加算信号処理機能、又は多相信号処理機能を使用する。受信器部が、複数の多重周波数通信チャンネルを受信して、複数の多重周波数通信チャンネルの内容を表す、デジタル信号を出力する。受信器部には、ＦＦＴに基づくチャンネル化装置が含まれ、デジタル・チャンネル信号のそれぞれの信号を処理（例えば、復調）して、デジタル・チャンネル信号の処理済みの信号を、付随の音声／データ・ネットワークに分配するために、対応する出力ポートに供給する。送信側において、送信器部が、複数のデジタル信号プロセッサを含み、それぞれ、各々異なる周波数チャンネルにわたって送信すべき、複数の到来（音声／データ）通信信号のそれぞれの信号と関連付けられる。それら処理済み（変調、符号化済み）の出力は、逆方向ＦＦＴ結合器に供給される。ＦＦＴ結合器は、結合された多チャンネル信号を、広帯域送信器に供給し、これにより、多重周波数通信チャンネル信号が送信される。チャンネル化装置、及び結合器の各々は、重複及び加算フィルタリング、又は多相フィルタリングを用いて実施できる。

Description

【発明の詳細な説明】広帯域ＦＦＴチャンネル化装置発明の分野本発明は、一般には、無線通信ネットワーク（例えば、セルラー及びパーソナル通信システム（ＰＣＳ））に関し、特に、新規且つ改善型のトランシーバ装置を目指すものであり、そのトランシーバ装置の受信器部は、デジタル化した中間周波数（ＩＦ）信号から多数のチャンネルを抽出する、広帯域、高速フーリエ変換（ＦＦＴ）に基づくチャンネル化装置と、各チャンネルに対して最適なサンプル・タイミング調整をもたらす、１組のデジタルサンプル速度変換器とを含み、トランシーバ装置の送信器部は、送信のために、多数のデジタル化ベースバンド・チャンネルを単一のＩＦ信号へと結合する、広帯域逆ＦＦＴに基づく結合器を含んでいる。発明の背景広範な地上区域にわたって、多チャンネルの音声及びデータ通信を提供するために、無線（例えば、セルラー）通信サービス提供業者が、現在、トランシーバ基地局を保護され且つ保守可能な施設（例えば、ビルディング）に設置している。かなりの量のハードウェアが、現在、単一のセルラー・チャンネルに対して信号処理機器を実現するのに使用されるので、各基地局の構成は、通常、サービス提供業者が利用可能である周波数スペクトラムのうちの制限された部分にのみ、多チャンネル通信能力を提供するようになされている。典型的な基地局には、３から５個の機器ラックが含まれ、これらは、利用可能な（例えば、１２ＭＨｚ）帯域幅内の全体数（例えば、４００− ３０ｋＨｚ）チャンネルうちの規定部分（例えば、４８）をサービスするために、多数の組の離散的な受信器、及び送信器信号処理構成要素を内蔵している。基地局の複数の狭帯域（３０ｋＨｚ）チャンネル・ユニットのうちの典型的なユニットの受信器部を図１に概略的に示し、専用の組の信号処理構成要素からなり、フロントエンド、すなわち低域変換部１０、中間周波数（ＩＦ）部２０、及びベースバンド部３０が含まれる。フロントエンド部１０は、低雑音増幅器１１から構成され、これには、トランシーバサイトにおいてアンテナ１２、無線周波数／中間周波数（ＲＦ−ＩＦ）低域変換混合器１３、及びそれに関連したＩＦ局所発振器１５が結合される。ＩＦ部２０は、帯域通過フィルタから構成され、これには、増幅器２３、ＩＦベースバンド混合器２５、及びそれに関連したベースバンド局所発振器２７が結合される。帯域通過フィルタ２１は、１２ＭＨｚの広いセルラー音声／データ通信帯域幅の４００−３０ｋＨｚ副部分のそれぞれにおいて中心付けられ、図２の多チャンネル・スペクトル分布で概略示す、１００ｋＨｚの帯域幅を有する。ベースバンド部３０には、低域通過（折り返し防止）フィルタ３１、アナログ／デジタル（Ａ−Ｄ）変換器３３、復調器及び誤差訂正器として機能するデジタル信号処理ユニット３５、及び処理済みのチャンネル信号を付随の電話システム機器に結合する、関連した電話（例えば、Ｔ１搬送波）ユニット３７が含まれる。Ａ−Ｄ変換器３３のサンプリング速度は、通常、７５キロサンプル／秒程度である。Ａ−Ｄ変換器３３によりデジタル化された狭帯域チャンネル信号は、デジタル信号処理（ＤＳＰ）ユニット３５により復調されて、電話搬送波ユニット３７に適用するために、埋め込み音声／データ信号が回復される。（受信器部と相補的な、同様の専用信号処理送信器部が結合されており、電話システム機器からデジタル送りを受信して、高域変換のＲＦ信号をトランシーバ・サイトのアンテナに出力する。）典型的な都市サービス区域の場合、サービス提供業者に利用可能な全帯域幅（例えば、１２ＭＨｚ）内でサービス有効範囲を最適化して、基地局が配置される分散したトランシーバ・サイト間で、妨害のない有効範囲を保証するために、セルラー・トランシーバ・サイトが、相互に隣接した六角形のセル（７セル組に配列される）に、慣例に従って地理的に分布される。従って、各セルは、それ自体の制限容量の多数ラック基地局を備え、これは、利用可能な４００チャンネルのそれぞれ異なる部分集合をサービスし、それによって、広範な地上区域にわたって、個々のセル内の周波数割当て、及び隣接したセル集合間の分離が規定されて、ネットワークの任意のチャンネル間の相互干渉が効果的に防止される。容易に認識されるであろうが、あらゆるチャンネルは、図１を参照して上記した典型的な受信器部を構築するような、多数の機器ラックに分散する構成要素を備えるので、従って、かかる機器を地理的に位置決めし、組み付けて、保守する際の費用、及び労力は相当なものとなる。実際、サービス提供業者が好むのは、機器の配置可能な場所、及び個々のトランシーバ・サイトが提供できる利用可能な帯域幅有効範囲の大きさの両方に関連して、更に柔軟である機器の使用である。これは、特に非都市部で真実であり、そこでは、所望のセルラー有効範囲が高速道路に沿って集中され、そのために、従来の４８チャンネルの限られた容量では不十分となり、また非都市部では、必要な機器の多数のラックに対して、比較的大型の安全、及び保護構造が、必ずしも容易には利用できない。過去にはある他の用途に、広帯域トランシーバが用いられてきたが、恐らく、セルラー及び他のＰＣＳシステム等の多チャンネルシステムにおいて、普及した利用を見いだせなかった幾つかの理由がある。１つのかかる問題は、受信しようとする各チャンネル信号が、一連の符号からなるデジタル的に符号化された信号である、という事実と関係がある。かかる例において、デジタル信号プロセッサ３５により用いられる回復アルゴリズムに必要なのは、通常、Ａ−Ｄ変換器３３により供給されるサンプルが、各符号を正確に検出する確率を最大にするために、各符号のピーク振幅の時間又はその近傍でとられることである。上記のような従来技術のシステムにおいて、最適なサンプリング時間との局所クロックの同期化は、かなり単純明瞭なものである。すなわち、各チャンネルが別個に処理されるためで、従って、Ａ−Ｄ変換器３３により出力されるチャンネル信号は、１つだけのチャンネルからの情報を表す。従って、局所受信器クロックは、周知の位相同期ループ（ＰＬＬ）技法を用いて同期化され、符号速度と同期がとられるＡ−Ｄ変換器３３に対して、クロック・ストローブが発生される。このシステムが、広帯域フロントエンドを用いるが、但し、低域通過フィルタ３１が、幾つかのチャンネルにより占有される帯域幅をカバーするような場合、２つ以上のチャンネルからの信号が、Ａ−Ｄ変換器３３の出力に現れることになる。典型的なセルラー、又は他のＰＣＳシステムには、互いにチャンネル信号の同期をとる必要はない。従って、単一の最適なサンプリング時間は存在せず、また、慣用的な位相同期技法を用いて、Ａ−Ｄ変換器３３の同期をとることはできない。更に、多数のデジタル・チャンネル信号のサンプルがとられる速度を、仮に独立に制御可能であるとしても、この速度は通常、符号速度の整数倍であるのを保証できない。これは、デジタル・チャンネル信号の各々において、符号のサンプリングを適切に同期化するという問題を悪化させる。というのは、デジタル符号における非常に小さな差異でも、短期間でさえもその持続期間にわたって、急速に累積して、それにより、サンプルタイミングをやはり偏らせる。発明の摘要本発明によれば、多チャンネル無線通信サービス提供業者により現在使用される信号処理アーキテクチャーと関連した、制限されたチャンネル容量及びハードウェア要求と共に、上記のサンプル速度同期化問題が、新規且つ改善された比較的小型の多チャンネル・トランシーバ装置により、効果的に不要なものとされ、それにより、無線（音声及びデータ）通信ネットワーク・トランシーバ・サイトの寸法及びハードウェアの複雑性を、大幅に低減することが可能になる。従って、トランシーバは、事務所ビルにおける垂下天井の上、又は電柱上といった様々な設置現場において、容易に物理的に適合でき、それと同時に、利用可能なチャンネルの１つだけの部分集合ではなく、サービス提供業者により与えられるチャンネル容量全体にわたる、多チャンネル通信サービス（例えば、１００チャンネルよりも多い）を提供する能力を備える。この目的のために、本発明のトランシーバ装置は、デジタル化受信信号の多数のチャンネルを処理するために、広帯域離散フーリエ変換（ＤＦＴ）チャンネル化装置を備える受信器部と、多数のデジタル化送信チャンネル信号を処理するために、広帯域逆ＤＦＴ結合器とを含む。好適な実施例に従えば、ＤＦＴチャンネル化装置、及びＤＦＴ結合器は、限定されないが、高速フーリエ変換（ＦＦＴ）として実施できるにもかかわらず、高速フーリエ変換は、変換サイズが２の累乗である場合に、離散フーリエ変換を計算するための効率的なアルゴリズムである。多チャンネル受信器ユニットは、複数の入力通信チャンネル信号を受信して、この複数の入力通信チャンネル信号の内容を表す、デジタル信号を出力するよう動作する。ＤＦＴに基づくチャンネル化装置が結合されて、多チャンネル受信器ユニットにより出力されたデジタル信号を受信して、多チャンネル受信器ユニットにより受信された個々の通信チャンネルの内容を表す、個々のデジタル・チャンネル信号を出力する。ＤＦＴに基づくチャンネル化装置により出力されたデジタル・チャンネル信号は、次に、各対応する通信チャンネルに対して、１つのサンプル速度変換器を備えた、１組のサンプル速度変換器に供給さえる。速度変換器は、デジタル・チャンネル化装置が出力サンプルを供給する速度が、符号速度の整数倍でない場合でさえも、各チャンネルの最適なサンプリングが生じるような時間に位置決めされる、補間デジタル・チャンネル信号を決定することにより動作する。好適な実施例において、各速度変換器は、有限インパルス応答（ＦＩＲ）フィルタのような、デシメート、線形位相、低域通過フィルタとして実施され、そこで、各チャンネルに対するフィルタ係数は、各デジタル・チャンネル信号のプリアンブル部の期間に、サンプリング位相差を決定することにより個々に選択される。個々の補間デジタル・チャンネル信号は、次に、第１の複数のデジタル信号プロセッサに供給され、個々のデジタル信号は、チャンネル化装置により出力されるデジタル・チャンネル信号の各々と関連付けられる。デジタル信号プロセッサ装置は、対応したデジタル・チャンネル信号を処理（例えば、復調）して、次に処理済みのデジタル・チャンネル信号を、付随の音声／データ・ネットワークに分配するために、対応した出力ポートに供給する。送信側に、トランシーバは、第２の組のデジタル信号プロセッサ装置を含み、これは、それぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来（音声／データ）通信信号の対応した信号とそれぞれ関連付けられ、この対応した複数の到来通信信号を処理して、処理済みの通信チャンネル信号を、逆ＤＦＴ処理結合器ユニットに適用するために、対応した出力ポートに供給するよう動作する。逆ＤＦＴに基づく結合器ユニットは、第２の複数のデジタル信号プロセッサ装置により処理された通信チャンネル信号を受信するように結合されて、第２の複数のデジタル信号プロセッサ装置により処理された、通信チャンネル信号の内容を表す結合信号を出力する。次に、多チャンネル送信器ユニットが、順番に、離散フーリエ変換に基づく結合器ユニットにより出力された結合信号に従って、多数周波数の通信チャンネル信号を送信する。ここで更に具体的には、本発明によれば、送信経路、及び受信経路に使用されるＤＦＴに基づくチャンネル化装置、及び結合器は、重複及び加算フィルタユニット、又は多相フィルタユニットとして実施できる、畳込み、及び逆畳込みフィルタを利用する。本発明の第１の実施例に従えば、広帯域チャンネル化装置は、ＦＦＴプロセッサと共に、重複及び加算フィルタ構造を使用して、デジタル・チャンネル信号を生成する。この実施例において、広帯域受信器内の高速Ａ−Ｄ変換器により出力されるデジタル化データ・サンプルが、先ず重複及び加算ユニットに加えられる。受信データ・サンプルが、入力速度バッファに供給されると、このデータは、入力信号に対して利得制御を与え、Ａ−Ｄ変換器のダイナミックレンジの完全利用を保証する目的のために、振幅監視ユニットにより監視される。（この目的のために、振幅監視ユニットの出力は、広帯域受信器に帰還されて、Ａ−Ｄ変換器の上流にある減衰器を制御する。）速度バッファが、Ｍ個のデータ・サンプルの完全「ブロック」を含む場合、制御ユニットに信号送出して、ブロックの処理を開始する。１ブロック内のデータ・サンプルの数Ｍは、チャンネル化装置のデシメーション率に等しく、複素チャンネル・サンプル速度の２倍で除算した入力サンプル速度の最も近傍の整数により与えられる。入力サンプル速度が高い（３０ＭＨｚ程度）場合、１／２帯域フィルタを用いて、データのクロック速度を低減することもできる。１／２帯域フィルタは、実数／複素数変換を実行して、また、データ及びクロック速度を２だけデシメートする。クロック低減は、現在の集積回路により、フィルタリング構造を実施するのに必要である。仮に入力クロック速度が大幅に低いとしたら、又は将来の技術の処理能力が向上すると、１／２帯域フィルタは必ずしも必要ではない。Ｍ個のサンプルは、入力サンプル・クロック速度よりも高い速度で、バースト状態で１／２帯域フィルタへとクロック同期出力されるが、この目的は、Ｍより大きなＮ個のサンプルを必要とする、ＦＦＴプロセッサのサイズに適合させるためである。これが意味するのは、重複及び加算フィルタは、１／２帯域フィルタよりも速いクロック速度で動作する必要がある、ということである。１／２帯域フィルタからの複素データ値は、重複及び加算フィルタに使用されるシフトレジスタへとクロック同期入力される。重複及び加算フィルタは、チャンネル帯域幅の１／２の遮断周波数を有する、実数値の低域通過フィルタである。重複及び加算フィルタの基本的アーキテクチャーは、有限インパルス応答（ＦＩＲ）フィルタと類似している。しかし、本発明のフィルタは、フィルタタップ間に帰還マルチプレクサ、及び長い遅延ラインを用いる点で、慣用的なＦＩＲフィルタとは相違する。更に具体的には、重複及び加算フィルタ内のシフトレジスタは、間引いた「帰還」マルチプレクサと、遅延メモリユニットの組を縦続接続することにより好適に実施される。フィルタのそれぞれのタップ、すなわち段は、１対の直列結合メモリ部、帰還マルチプレクサ、係数メモリ、及び係数乗算器から形成される。各係数メモリは、対応した組のフィルタ係数を格納しており、その数は、重複及び加算フィルタの出力を送るべきＦＦＴプロセッサのサイズに対応する。チャンネル化装置のフィルタ構造の例示的な実施例において、４つの重複及び加算フィルタ・タップ段が使用される。それぞれのタップ段の乗算器の出力が、共に総和演算される。メモリ部内において、入力メモリ段の長さは、デシメーション率Ｍに等しく、すなわち、フィルタ「重複」を表す出力メモリ段の長さは、Ｎ−Ｍに等しく、ここでＮは、ＦＦＴプロセッサのサイズである。ＦＦＴプロセッサが、Ｍ個の入力サンプルの各ブロックを処理するには、Ｎ個のクロック信号が必要となり、ＦＦＴプロセッサには、ＦＦＴ処理のために十分な数のデータ・サンプルが供給される。Ｎ個のクロック信号の最初のＭの間、Ｍ個のサンプルが、速度バッファ及び１／２帯域フィルタを介して、また、シフトレジスタに有効なフィルタのメモリ段を介してクロック同期される。この時間フレームの間、データが、シフトレジスタのメモリ部の各々を介して、左から右にシフトされる。Ｎ個のデータ・サンプルの残りのＮ−Ｍサンプルについては、データは、速度バッファを介してクロック同期出力されず、各タップ段の入力メモリを介したシフトは存在しない。すなわち、データはシフトレジスタを介してシフトされず、出力メモリのみがクロック同期される。この出力メモリのクロック同期は、意図した重複及び加算動作を生じさせるのに用いられる機構である。フィルタのタップ段により生成される、係数重み付きデータ・サンプルのそれぞれの組が、総和演算されるので、重複及び加算フィルタの出力において、Ｎサンプル、折り返し、畳込み出力データ列が生成される。このデータ列は、ＦＦＴプロセッサに適用する準備として、順にランダム・アクセス・メモリ（ＲＡＭ）内に格納される。高い処理速度に対してスループットを維持するために、ＦＦＴプロセッサは通常、複数のＦＦＴエンジンを含み、これらは、問題とする信号処理パラメータに関連した適切なＦＦＴサイズで、既にプログラムされている。複数のエンジンでＦＦＴプロセッサを実施すると、単一エンジンに対する処理時間が、通常、処理に必要なＮ個のサンプルを収集するのに必要な時間よりも長いので、データ・スループットが維持される。実用的な実施例によれば、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有する基数４（ブロック浮動小数点）アルゴリズムを使用する。５１２点ＦＦＴプロセッサの場合、全部で５１２個の周波数ビンの生成が、２つの２５６点ＦＦＴを用いて実行され、その後に、周波数デシメーション基数２バタフライが続く。５１２点ＦＦＴの場合、サンプルが、ＲＡＭから読み出され、算術演算装置（ＡＬＵ）に供給されて、順次対の偶数データ・サンプルの総和がとられ、順次対の奇数データ・サンプルが減算される。偶数データ・サンプル処理の場合、ＡＬＵの出力総和値は、ＦＦＴプロセッサ・エンジンに直接供給される。５１２点ＦＦＴの奇数ビンを生成する場合、奇数ビン・データ・サンプルが、ＲＡＭから読み出される際に、ＡＬＵにより供給されるデータ・サンプル間の差分が、数値制御発振器／変調器によりＷ_N ⁿで乗算されて、ＦＦＴプロセッサへとクロック同期入力される。ＦＦＴエンジンは、ブロック浮動小数点アルゴリズム（複素ＦＦＴデータと共に４ビット換算係数を出力する）を使用するので、換算論理回路が用いられて、ＦＦＴエンジンの出力が結合される、バレル型シフト回路を制御する。バレル型シフト回路は、データがＦＦＴエンジンから読み出される際に、換算係数に従ってそのデータを調整し、その結果、連続したＦＦＴを同一スケールに整合するのが保証される。バレル型シフト回路の出力は、出力ＲＡＭに結合される。ＦＦＴプロセッサの出力は、複素指数Ｗ_N ^-kmMで乗算される必要があり、ここで、ｍはデシメーション率、ｋはＦＦＴビン数、ＭはＦＦＴ（ブロック）数である。等価な動作を実行するには、チャンネル化装置の重複及び加算の実施例は、以下の等式を利用する。ｘ［（ｎ−ｒ）_N］＝ＦＦＴ（Ｗ_N ^-rk×ｘ［ｋ］）ここで、ｘ［ｎ］はＦＦＴ入力列、ｘ［（ｎ−ｒ）_N］は、ｒモジュロＮによるｘ［ｎ］の循環シフトである。循環シフトにより、デュアルポート出力ＲＡＭが、ＦＦＴの入力データ列の循環シフトを生じる順番で、処理済みデータ値をアクセスするようにして、アドレス指定される。従って、ＦＦＴは、多数のデジタル・チャンネル信号を出力し、各デジタル・チャンネル信号は、特定チャンネルと関連した信号の一連のサンプルからなる。各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータが、出力ＲＡＭ内に書き込まれると、付随の時分割多重化（ＴＤＭ）バスインターフェース回路が、データをＴＤＭバス上に表明するため、そのデータはバス上のデジタル信号プロセッサに加えられ、これは、チャンネル・データを補間し、その後復調して、チャンネル・データから音声又はデータを抽出するよう動作する。ＴＤＭバス上のデータは、複数の時間スロットへと好適に分割される。バス接続のプロセッサは、慣用的なフレーミング信号により、ＴＤＭバスとの同期がとられるため、プロセッサは、データを読み出す正確な時間スロットを知ることになる。各チャンネル信号から音声、及び／又はデータを復調、及び抽出する前に、デジタル信号プロセッサは先ず、線形位相の補間低域通過デジタル・フィルタからなる速度変換器を介して、各デジタル・チャンネル信号を処理する。補間デジタル・フィルタの出力を適切にデシメートすることにより、速度変換器は、各デジタル・チャンネル信号中のサンプル値の有効タイミングを調整する。補間及びデシメート・フィルタは、好適には、多速度デジタル信号処理技法を利用して、必要な計算機能の量を最小化する。各対応する入力チャンネル信号と関連した速度変換器は、そのチャンネルの最適なサンプリングに対応する、補間デジタル信号値を決定する。特に、各速度変換器は、ピーク符号振幅の位置、又はその近傍でとられた、その個々のデジタル・チャンネル信号のサンプルを供給する。数学的には、速度変換器の機能は、個々のＦＦＴチャンネルの対応する出力のゼロ付加延長を生成し、そのゼロ付加信号を、低域通過、線形位相、有限インパルス応答（ＦＩＲ）フィルタで濾波して、その後ピーク符号振幅の最も近い位置にあるサンプルだけを選択するように、ＦＩＲフィルタ出力信号をデシメートすることと等価である。しかし、現実には、これらの等価演算の各々を数学的に実行するのではなく、本発明は、ある多速度処理技法をうまく利用して、同一結果を得るのに必要な演算数を低減する。特に、速度変換器は、フィルタ係数の幾つかの可能な組の１つを有する、低域通過フィルタから構成される。各種利用可能な組のフィルタ係数は、ゼロ付加デジタル・チャンネル信号に関して、低域フィルタ演算を補間するための各種可能な位相シフトを表す。結果として、最適な出力信号位相となるフィルタ係数の特定の組が決定され、その後に、デジタル・チャンネル信号からの実際のデータが濾波される。例えば、これが通常なされるのは、デジタル・チャンネル信号のプリアンブル部の期間であり、これは、受信デジタル・チャンネル信号の期待値が、前もって知られている場合である。これにより、相関器を用いて、ＦＩＲフィルタの各可能な位相シフトにより検出される、出力信号エネルギーを決定することが可能になる。従って、フィルタの最適な位相シフトは、最大相関電力レベルを有するものである。従って、各々の速度変換器は又、フィルタ位相選択機構からなり、これにより、個々のデジタル・チャンネル信号のプリアンブル部を、現在受信しようとしていることが検出された後、受信チャンネル信号を可能な補間低域通過フィルタの各々と比較して、低域通過フィルタ係数の可能な組のどれが、結果として、デジタル・チャンネル信号のデータ部内の符号を正確に検出する最大確度となるかが判定される。任意として、速度変換器は又、サンプル速度差調整を実行して、離散フーリエ変換により供給されるサンプルの速度と、復調器により期待される最適サンプル速度との任意の必要な差分に影響を与える。任意の必要なサンプル・タイミング調整をもたらすために、サンプルが補間低域通過フィルタを介して進められる時間は、所望の出力サンプルの速度で動作する、出力サンプル・カウンタにより精密に制御される。この出力サンプル・カウンタは、サンプル・インデックス数を与え、これは次いで、サンプル速度調整係数で乗算される。この乗算の結果が用いられて、入力サンプルのどれを、補間により現在処理しようとするかが制御され、それと共に、任意の所定の瞬時に用いられている、フィルタ係数の特定組のインデックスが調整される。このようにして、入力デジタル・チャンネル信号と、出力デジタル・チャンネル信号との所望のサンプル速度の任意の差分を吸収できる。チャンネル化装置からの補間デジタル・チャンネル出力信号は、次に、デジタル信号プロセッサにより実行される、復調器機能に与えられる。多チャンネル結合器、これは上記の重複及び加算フィルタ構造を備える広帯域チャンネル化装置と相補であるが、その信号処理アーキテクチャーは、比較的高いデータ速度で、多数のチャンネルに対するデータを収集するために、カスタムＴＤＭバスを使用する。というのは、全てのチャンネルからの総合データ速度は、通常、標準バスプロトコル（例えば、ＶＭＥバス^tm）のバス帯域幅を越えるためである。ＴＤＭバス上に表明されるチャンネル化（音声／データ）信号の供給源は、ＤＳＰプロセッサであり、これは、付随の電話通信ネットワークから到来する音声又はデータ信号をフォーマット（例えば、セルラー規格に）、及び変調し、それにより、ベースバンド分析信号を供給する。各データ源は、結合器が要求した場合に、単一の複素サンプルを転送する間の１つ以上の時間スロットに割当てられる。２つの供給源には、同一の時間スロットを割り当てることはできない。時間スロットの割当ては、システム初期化時に、システムコントローラ（ＶＭＥバス^tm上の別個の中央処理装置（ＣＰＵ））により行われる。システムコントローラは又、結合器をプログラムして、有効データを含む全ての時間スロットを指定する。各ＤＳＰプロセッサからのサンプルは、ＴＤＭバスコントローラ、及び関連したバッファ／ドライバからＴＤＭバスに加えられる、制御信号により要求される。このサンプルは、入力（ＲＡＭ）バッファ内に書き込まれる。ＴＤＭバスコントローラは、ＲＡＭバッファのアドレス指定とＴＤＭバスのフレーミング信号との同期をとり、それにより、各チャンネルを、デュアルポートＲＡＭ内の適切なアドレスへ書き込むことが保証される。結合器が、全ての稼働チャンネルからデータを収集し終えた場合、ＴＤＭバスコントローラは、制御信号をＦＦＴ制御論理ユニットに結合し、ＦＦＴ制御論理ユニットに、ＦＦＴ処理を開始させる。重複及び加算チャンネル化装置の順方向ＦＦＴ機能性とは相補的に、重複及び加算結合器は、逆方向ＦＦＴを実行させる。実用的な実施の面では、逆方向ＦＦＴの生成は、順方向ＦＦＴを用いてもたらされる。ＦＦＴプロセッサの構成は、結合すべきチャンネル数よりもひとまわり大きな、「２の累乗」に等しいサイズを有するようになされる。スループットを維持するために、ＦＦＴプロセッサには、複数のＦＦＴエンジンが含まれ、これらは、問題とする信号処理パラメータと関連した適切なＦＦＴサイズでプログラムされている。複数のＦＦＴエンジンでＦＦＴプロセッサを実施すると、データスループットが維持されるが、これは、単一エンジンに対する処理時間が、通常、処理に必要なＮ個のサンプルを収集するのに必要な時間よりも長いためである。ゼロが、規定の（比較的限られた）数の周波数ビンに対して、ＦＦＴエンジン内に、順次的に書き込まれる。後続の複数のビンに対しては、データは、活性チャンネルに対して、入力デュアルポートＲＡＭから読み出される。そのチャンネルが、活性チャンネルでない場合、制御論理ユニットは、そのビン内にゼロを書き込む。活性であるそれらチャンネルの身元が、システム初期化時に、制御論理ユニット内にプログラムされる。残りの（比較的限られた）数のビンに対しては、ゼロが、それらのビン内に書き込まれる。順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、以下の等式を用いる。ｘ［ｎ］＝Ｋ×ＦＦＴ（Ｘ［((−ｋ))_K］）ここで、ｘ［ｎ］はＸ［ｋ］の逆方向ＦＦＴで、ｎはサンプル数で、ｋはＦＦＴビン数で、ＫはＦＦＴサイズで、Ｘ［((−ｋ))_K］は、モジュロＫによる、列Ｘ［ｋ］の逆方向の順番に等しい。ビン０の周りで、ＦＦＴへの入力データの鏡像を生成することにより、順方向ＦＦＴが、ＦＦＴサイズにより換算される、逆方向ＦＦＴとなる。ＦＦＴ制御論理ユニットは、ＦＦＴエンジン内にデータを書き込む場合、逆方向の順番で入力ＲＡＭをアドレス指定する。重複及び加算チャンネル化装置のように、結合器アーキテクチャーで、５１２点ＦＦＴを生成するために、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小数点）アルゴリズムを使用する。基数２のデシメーション時間バタフライを用いて、Ｎ／２点ＦＦＴが、５１２点入力列の偶数、及び基数サンプルから生成される。奇数サンプルのＦＦＴデータ値の乗算は、数値制御発振器／変調器（ＮＣＯＭ）により実行される。５１２点ＦＦＴの最初の２５６ビンを処理するために、デュアルポートＲＡＭの最初の半分の出力が、ＡＬＵの手段により、ＲＡＭの第２の半分の出力と総和がとられる。第２の２５６ビンに対しては、２つのＲＡＭの半分の出力の差が、互いからとられる。ＮＣＯＭを介する伝搬遅延を適合させて、適切な対のサンプルが、ＡＬＵにより処理されるのを保証するために、１組の遅延レジスタが、ＲＡＭからＡＬＵへの出力経路に結合される。結合器アルゴリズムは、逆方向ＦＦＴの入力列が、以下の複素指数により乗算されることを必要とする。Ｗ_K ^kmR ここで、ｋは入力周波数ビンであり、Ｋは逆方向ＦＦＴサイズであり、ｍは逆方向ＦＦＴ数であり、Ｒは結合器の補間率であり、Ｗ_k＝ｅ^-j×2×π/K である。数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプルの循環回転によりもたらすことができ、すなわち、Ｘ［((ｎ−ｒ)^k)］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］）となる。ここで、ｒは−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ出力サンプルを回転させることにより、複素指数の位相シフトが生成される。この回転は、ＦＦＴ出力アドレッシング論理により実行される。ＦＦＴエンジンは、入力データの特性に依存した換算係数を与える、ブロック浮動小数点アルゴリズムを用いて、幾つかのＦＦＴを生成するので、後に続く処理に対して、データを適切に整合させるように、同一スケールにＦＦＴデータを調整するために、バレル型シフト回路が、ＡＬＵへの信号流れの入力経路に結合される。チャンネル化装置に類似して、結合器の重複及び加算フィルタは、複数のフィルタタップ段からなる。ＦＦＴサイズ、及び段数は、フィルタの全体長を設定する。このフィルタは、チャンネル帯域幅の半分に等しい遮断周波数を備えた、実数低域通過フィルタとして設計される。フィルタのそれぞれの段は、シフトレジスタ、帰還マルチプレクサ、係数メモリ、乗算器、及び内部加算器の一対の遅延メモリ要素の１つ、又は両方から形成される。各係数メモリは、それぞれの組のＮ個のフィルタ（重み）係数を格納し、その数は、ＦＦＴプロセッサのサイズに対応する。ＡＬＵからのＦＦＴプロセッサの出力は、全てのフィルタ段のマルチプレクサに分配されて、同時に、各段の係数により乗算される。タップ段マルチプレクサの出力は、フィルタの次の段への適用のために、タップ段加算器における遅延メモリを介して、累算、及びシフトされているデータとの総和がとられる。フィルタの第１のフィルタタップ段は、ゼロが、第１のフィルタ段へとシフトされるので、入力遅延メモリ部を必要としない。各遅延メモリの長さは、フィルタ補間率により決定され、これは、チャンネル、及び出力サンプル速度に従って規定される。フィルタ補間率Ｒは、出力サンプル速度と、チャンネルサンプル速度の商の最も近い整数であり、Ｒ＝丸め（出力サンプル速度／チャンネルサンプル速度）となる。出力遅延メモリ部の各々の長さはＲであり、一方、フィルタ重複としても知られる、各入力遅延メモリ部の長さは、Ｎ−Ｒである。補間率は又、重複及び加算フィルタの必要とされる信号処理速度を特定する。フィルタが、スループットを維持するように、データを処理しなければならない最小クロック速度は、以下により与えられる。フィルタ処理速度＝出力速度×Ｎ／Ｒ逆方向ＦＦＴプロセッサにより出力されるあらゆるＮ個のサンプルに対して、重複及び加算フィルタは、Ｒ個のサンプルを出力する。各逆方向ＦＦＴの第１のＲ個のサンプルに対して、マルチプレクサを介する第１の入力ポートが選択される。この時間の間、全てのデータがクロック同期にされ、フィルタの最後の段の加算器により生成される総和の値が、Ｉ／２帯域フィルタに入力される。残りのＮ−Ｒ個のサンプルに対して、各マルチプレクサの第２のポートが選択されて、それぞれの段の内部加算器の出力は、それらの遅延メモリ部に帰還される。この時間の間、入力メモリ部はシフトされず、最後の段の加算器からのデータは、１／２帯域フィルタ内にはクロック同期入力されない。やはり、チャンネル化装置の重複及び加算フィルタのように、最後のＮ−Ｒ個のサンプルの帰還が、フィルタ重複を与える。１／２帯域フィルタは、出力サンプル速度を２倍にする、複素数／実数データ変換を与える、集積回路として構成される。結合器の完全体は、完全実数システムとして実施可能であるが、これには、サンプル速度、処理速度、及びＦＦＴサイズの全てを２倍にする必要があり、複雑性、及び費用が増大することになる。速度バッファが、１／２帯域フィルタの出力に結合されて、結合器からのデータの連続流れが可能になる。速度バッファに格納されたデータは、トランシーバサイトの送信側のＤ−Ａ変換器への適用のために、出力ドライバユニットを経由して、出力データリンクに結合される。速度バッファからの半完全フラグが、いつデータを要求するかを、ＴＤＭバスインターフェースに指示するために、制御信号線を介して制御論理ユニットに供給される。速度バッファに格納されたデータ量が、その容量の半分よりも少なくなった場合、フラグは非活性となり、これにより、ＴＤＭバスインターフェースに合図が出され、出力データの連続流れを維持するために、その活性チャンネルからのチャンネルデータが要求される。重複、及びチャンネル化装置アーキテクチャーのように、それぞれの発振器は、必要とされる各出力サンプル速度に対して設けられる。更なる組の論理回路が含まれ、結合器により使用される、追加のクロック信号が生成される。高速度の発振器のクロック出力は、カウンタにより分周されて、必要なフィルタ処理クロック、ＴＤＭバスクロック、及びＦＦＴエンジン・システムクロックが生成される。本発明の広帯域チャンネル化装置の第２の実施例は、多相フィルタ構造として構成される。重複及び加算チャンネル化装置の実施例のように、ＦＦＴに基づく多相フィルタバンク解析（チャンネル化装置）システムのアーキテクチャーは、実時間広帯域ＩＦ（中間周波数）信号を受け取って、多数の個々の狭いベースバンド解析信号への、周波数変換、及びチャンネル化を実施する。多相フィルタのチャンネル化装置は、標準ＶＭＥバス^tmインターフェース（アメリカ電気・電子技術者協会（ＩＥＥＥ）規格 Std 1014-1987により規定される）を経由した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバスを介した、チャンネル化データ分配を与える。多相チャンネル化装置アーキテクチャーにおいて、入力サンプル速度は、チャンネルサンプル速度の整数倍であり、このことは、チャンネルサンプル速度が、チャンネル帯域幅の倍数でなければならない、ということを意味する。チャンネル化データは、解析ベースバンド信号として、チャンネル化装置により分配される。チャンネル化装置の入力は、上流の広帯域デジタル受信器のＡ−Ｄ変換器からの、デジタルデータ出力リンクとインターフェースする。入力サンプルクロック速度は、受信しようとするチャンネル数、及びそれらチャンネルの帯域幅により決定される。重複及び加算の実施例のように、入力信号の自動利得制御を与えて、受信器におけるＡ−Ｄ変換器の完全ダイナミックレンジが、利用されているのを保証するために、振幅監視論理回路が入力データを監視する。入力サンプルは、入力データの実数／複素数変換を実行する、１／２帯域フィルタ内にクロック同期入力される。１／２帯域フィルタは又、２だけデータをデシメートし、それにより、データのクロック速度が半分だけ低減される。次に、複素データサンプルが、多相フィルタのシフトレジスタ内に送られ、特に、第１のフィルタ段内で、シフトレジスタの一部を形成する、遅延メモリ内にクロック同期入力される。各遅延メモリの長さは、チャンネル化装置のＦＦＴサイズに等しい。各遅延メモリの出力は、シフトレジスタのクロック速度のＩ倍である速度で動作する、係数乗算器に加えられる。ここで、Ｉは、２のオーバーサンプリング係数である。このことは、遅延メモリの出力での各サンプルが、２つの（Ｉ＝２）フィルタ係数と乗算され、その後に、次の遅延メモリ内にクロック同期入力されるという意味を含んでいる。多相フィルタアーキテクチャーの例示的な実施例において、４つのフィルタ段が使用される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィルタの全体長を確立する。Ｎ個のフィルタ係数が、各フィルタタップ段の係数ＲＡＭに格納される。このフィルタ係数は、係数ＲＡＭのロード時に、タップ数（例えば、４）だけデシメートされる。それぞれの係数／データ乗算器の出力は、総和がとられ、デュアルポートＲＡＭ内に書き込まれて、多相チャンネル化装置のＦＦＴプロセッサへの適用のために準備される。多相チャンネル化装置のＦＦＴプロセッサは、上記の重複及び加算チャンネル化装置のＦＦＴプロセッサと、実際に同じ構成を有し、また実質的に同じようにして動作する。各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータが、出力ＲＡＭ内に書き込まれると、ＦＦＴ制御論理ユニットが、付随のＴＤＭバスインターフェースに合図を出して、ＴＤＭバス上にデータを表明し、その結果、データは、バス上の付随のデジタル信号プロセッサに加えることができ、このデジタル信号プロセッサは、チャンネルデータから、音声、又はデータを復調、及び抽出するように動作する。多相チャンネル化装置は又、試験メモリ内に、データの１つ以上のチャンネルを書き込むように構成でき、これにより、ＶＭＥバス^tm 上のＣＰＵが、カスタムＴＤＭバスとインターフェースすることなく、チャンネルデータを収集、及び解析することが可能になる。多相結合器、これは上記の多相フィルタ構造を有する、広帯域チャンネル化装置と相補的であるが、その信号処理アーキテクチャーは又、多数のデジタル音声／データ信号の実時間処理を可能にし、ＩＦ（中間周波数）出力サンプル速度に対して、周波数変換、及び信号結合を実行し、それによりやはり、ＶＭＥバス^tm インターフェースを経由した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバスを介した、チャンネル化データ収集がもたらされる。多相結合器のフロントエンド（ＦＦＴプロセッサ）は、上記の重複及び加算アーキテクチャーのフロントエンドと同じであるが、異なるフィルタ構造を使用し、そのフィルタ構造において、加算器は、重複及び加算結合器のフィルタのように、それぞれの遅延メモリと内部的には縦続接続されない。その代わりに、多相結合器のフィルタ構造は、多相チャンネル化装置で使用したフィルタ構造に対応する。多相フィルタの出力は、１／２帯域フィルタに結合されて、複素数／実数データ変換を与え、これは、出力サンプル速度を２倍にする。１／２帯域フィルタの出力は、トランシーバサイトの送信側のＤ−Ａ変換器への適用のために、出力データリンクに結合される。もちろん、多相アーキテクチャーを用いて、畳込みフィルタを実施する場合でさえも、上記したような補間フィルタを依然として用いて、結果としてのデジタル・チャンネル信号の最適サンプリングがもたらされる。図面の簡単な説明図１は、慣用的なセルラー通信基地局チャンネルユニットの受信器部を概略的に示す。図２は、１２ＭＨｚの広い音声／データ通信帯域の４００個の３０ＫＨｚ副部分の多チャンネルスペクトル分布プロットである。図３は、本発明による、広帯域多チャンネルトランシーバ装置を概略的に示す。図４Ａは、多チャンネルトランシーバ装置のチャンネル化装置部分を概略的に示す。図４Ｂは、多チャンネルトランシーバ装置の結合器部分を概略的に示す。図５Ａは、本発明の第１の実施例に従って、図４Ａのチャンネル化装置に使用できる、畳込みフィルタの重複及び加算の実施例の構成を概略的に示す。図５Ｂは、図５Ａの重複及び加算畳込みフィルタと共に、チャンネル化装置に使用できる、高速フーリエ変換（ＦＦＴ）の構成を概略的に示す。図６は、図５Ａの重複及び加算チャンネル化装置により実行される、信号処理機構と関連した機能図である。図７は、畳込みフィルタ及びＦＦＴと共に、図４Ａのチャンネル化装置の部分を形成する、補間フィルタを概略的に示す。図８Ａ及び８Ｂは、例示的なデジタル・チャンネル信号ｘ（ｎ）、例示的な速度変換器の出力信号ｚ（ｎ）、及び例示的な補間フィルタの時間領域応答ｈ（ｎ）の幾つかの離散時間プロットを示す。図９は、図７に示す補間フィルタと関連して動作する、フィルター・インデックス選択器の好適な実施例の機能図である。図１０は、各チャンネルで受信すると予想される、一連の符号の時間領域プロットであり、この一連の符号は、プリアンブル部と、データ部とを含むフレームからなる。図１１Ａ及び１１Ｂは、近似的に、符号当たり１サンプル、及び符号当たり２サンプルが、それぞれ望まれる状況に対する、デジタル・チャンネル信号ｘ（ｎ）と補間チャンネル信号ｚ（ｎ）との相対タイミングを示す、離散時間プロットである。図１２は、補間フィルタ機構、及びｘ（ｎ）のサンプル速度が、ｚ（ｎ）のサンプル速度の正確な整数倍でない場合に使用される、フィルタクロック発生回路の機能図である。図１３は、補間フィルタに対して、適切なタイミング関係を維持するのに用いられる、サンプル位相追跡機能を概略的に示す。図１４Ａは、図４Ｂの結合器の一部を形成し、また図５Ａの重複及び加算畳込みフィルタとは機能的に相補である、多チャンネル重複及び加算逆畳込みフィルタの信号処理アーキテクチャーを概略的に示す。図１４Ｂは、図４Ｂの結合器の一部を形成し、また図５ＢのＦＦＴプロセッサとは相補である、高速フーリエ逆変換プロセッサを概略的に示す。図１５Ａ及び１５Ｂは、それぞれ、本発明の代替実施例に従って、多相畳込みフィルタを使用する、チャンネル化装置の構成を概略的に示す。図１６Ａ及び１６Ｂは、それぞれ、本発明の第２の実施例に従って、逆ＦＦＴ、及び多相逆畳込みフィルタを使用する、結合器の構成を概略的に示す。図１７は、図１４Ｂの重複及び加算結合器の多相実施例により実行される、信号処理機構と関連した機能図である。詳細な説明本発明による、特定の改善型広帯域多チャンネルのトランシーバ装置を詳細に説明する前に、注意されたいことは、本発明は、市販品が入手可能な通信及び信号処理回路と構成要素の斬新な組合せに主眼を置くものであって、その特定の詳細な構成ではないということである。従って、これら慣用的な回路と構成要素の構造、制御、及び配列を、本発明に関係する特定の詳細のみを示す、容易に理解可能なブロック図により、図面において例示しているが、本明細書の記載が利益を受ける当業者に対して、容易に明らかとなるような構造的詳細で、本発明の開示を曖昧なものとする意図はない。従って、図面のブロックによる図示は、代表的なシステムの機械的、構造的配置を必ずしも表わすものではなくて、そのシステムの主要な構造的構成要素を、簡便な機能的グループ化で、例示することを主に意図するものであり、それにより、本発明を更に容易に理解することができよう。図３を参照すると、本発明のトランシーバ装置が、受信器部１００、及び送信器部２００からなるものとして、概略的に図示されている。受信器部１００は、通信サービス提供業者により与えられる、チャンネルのいずれかを受信可能な、広帯域受信器１０１とアンテナ３８間に結合される。非限定例として、広帯域受信器１０１は、Watkins-Johnson Company 社(700 Quince Orchard Road，Gaithe rsburg Maryland 20878-1794)製の WJ-9104受信器から構成できる。問題とするスペクトルは、以前に記載したように、例えば、４００チャンネルからなり、その各々は３０キロヘルツ（ＫＨｚ）幅である、１０−１２メガヘルツ（ＭＨｚ）のスペクトルとすることができる。しかし、注意されたいのは、本発明は、このスペクトル、又は他の任意の通信システムパラメータを有した使用には限定されない、ということである。ここで与えられる値は、単に、例示的な例を与えるという目的のためにすぎない。また、「広帯域」という用語は、いずれの特定のスペクトル範囲にも限定されず、理解されたいのは、それは、システムが動作可能である（例えば、１２ＭＨｚ）通信範囲の有効な範囲の少なくとも全体のスペクトル有効範囲、という意味を含むことである。他方で、狭帯域とは、スペクトルの単に一部、例えば個々のチャンネル幅（例えば、３０ＫＨｚ）、という意味を含む。広帯域受信器１０１の出力は、問題とする通信システム、又はネットワークにおいて現在のところ稼働状態にある、３０ＫＨｚ音声／データチャンネルの全ての内容を含む、低域変換された、多チャンネル（ベースバンド）信号である。この多チャンネルベースバンド信号は、Analog Devices社（one Technology Way， Norwood，Masschusetts 02062-9106）製の型名AD9032のＡ−Ｄ変換器のような、高速Ａ−Ｄ変換器１０３に結合される。好都合なことに、上記に参照したような、現在、市販品の入手可能なＡ−Ｄ変換器のダイナミックレンジ、及びサンプリング速度能力は、充分に高く（例えば、サンプリング速度は、２５メガサンプル／秒（Ｍｓｐｓ）程度にある）、下流のデジタル信号処理（ＤＳＰ）の構成要素が、これには、離散フーリエ変換（ＤＦＴ）チャンネル化装置１１１が含れて、図４Ａ及び４Ｂを参照して以下で説明するように、システムの任意の４００−３０ＫＨｚチャンネル内の信号を処理して、かかる信号を、電話通信ネットワークの搬送波インターフェース（例えば、Ｔ１搬送波デジタル・インターフェース）へのそれぞれのチャンネルリンク上に出力する。高速フーリエ変換（ＦＦＴ）チャンネル化装置１１１は、Ａ−Ｄ変換器１０３の出力を処理し、このＡ−Ｄ変換器は、デジタル同相／直交（Ｉ／Ｑ）変換器１０７の手段により、チャンネル化装置に結合される。Ｉ／Ｑ変換器１０７は、それぞれ、Ｉリンク、及びＱリンク１０７Ｉ、及び１０７Ｑにわたって、それぞれのＩ、及びＱチャンネル（すなわち、複素数）のデジタル的にフォーマットされた信号を出力する。ＦＦＴチャンネル化装置１１１は、複合デジタル化多チャンネル（Ｉ／Ｑ）信号から、広帯域受信器１０１により受信された（３０ＫＨｚ）通信チャンネルのそれぞれの内容を表す、それぞれの狭帯域チャンネル信号を抽出する。それぞれのチャンネル信号は、Ｎ個の出力リンク（例えば、本発明の例においては、Ｎ＝４００）を経由して、それぞれのデジタル受信器処理ユニット１１３−１…１１３−Ｎに結合され、その各々は、まさに図１の慣用的なトランシーバユニットのように、変調信号を復調して、変調信号に埋め込まれた、任意の関連した誤差訂正処理を実施する。この目的のために、デジタル受信器処理ユニット１１３の各々は、Texas Instruments 社(Post Office Box 655303，Dalla s，Texas 75265)製のTexas Instruments TMS320C50 デジタル信号プロセッサから構成できる。デジタル受信器処理ユニット１１３により得られる復調信号は、それぞれのチャンネルリンク１１５−１…１１５−Ｎを介して、付随の電話通信ネットワーク（不図示）の電話通信搬送波インターフェース（例えば、Ｔ１搬送波デジタル・インターフェース）に結合される。送信器部２００には、第２の複数のデジタル信号処理ユニット、特に、送信器信号処理ユニット１２１−１…１２１−Ｎが含まれ、それらは、多チャンネルネットワークのそれぞれ異なる狭帯域（３０ＫＨｚ）周波数チャンネルにわたって、送信すべき複数のチャンネルのデジタル音声／データ通信信号のそれぞれを、電話通信ネットワークから受信するように結合される。受信器部１００の受信器デジタル信号処理ユニット１１３のように、それぞれの送信器デジタル信号処理ユニット１２１は、Texas Instruments 社製の型名 TMS320C50デジタル信号プロセッサから構成できる。送信器信号処理ユニット１２１は、複数の到来通信信号のそれぞれに関して、変調を行って、送信に先立つ誤差訂正処理を実施し、またそれぞれの出力ポート１２３−１…１２３−Ｎに、狭帯域通信チャンネル信号の処理済み信号を供給する。送信器信号処理ユニット１２１の出力ポート１２３−１…１２３−Ｎから、変調された狭帯域チャンネル信号が、チャンネルリンク１２５−１…１２５−Ｎを介して、逆方向ＦＦＴに基づく多チャンネル結合器ユニット１３１のそれぞれの入力ポートに結合されるが、この結合器ユニット１３１は、以下で説明するように、結合信号を出力する。この結合信号は、デジタル送信器信号処理ユニット１２１に入力される、それぞれの狭帯域通信チャンネル信号の複合である、広帯域信号の内容を表す。多チャンネル結合器ユニット１３１の出力は、Ｉ／Ｑ変換器ユニット１３２に結合される。Ｉ／Ｑ変換器は、リンク１３１Ｉ、及び１３１Ｑ上で、結合器１３１からの同相、及び直交信号成分をそれぞれ受信して、デジタル／アナログ（Ｄ−Ａ）変換器１３３に、結合出力信号を与える。デジタル／アナログ（Ｄ−Ａ）変換器１３３は、受信器部１００の高速Ａ−Ｄ変換器１０３のように、好適には、Analog Devices社製の型名AD9712A Ｄ−Ａ変換器のような、現在、市販品の入手可能なユニットからなる。Ｄ−Ａ変換器１３３の出力は、広帯域（多チャンネル）送信器ユニット１４１に結合され、この広帯域送信器ユニットは、高速フーリエ逆変換に基づく結合器ユニット１３１により出力された複合信号を含む、広帯域（多チャンネル）通信チャンネル信号を送信する。送信器ユニット１４１の出力は、送信のために、アンテナ３９に結合される。増大した（完全スペクトル）容量のセルラー・トランシーバサイトに対して、広い有効範囲を提供するのに必要なハードウェアの量を縮減する本発明の特徴の１つは、広帯域多チャンネル信号抽出アーキテクチャー（チャンネル化装置１１１）、及び広帯域多チャンネル信号結合アーキテクチャー（結合器１３１）の各々に、畳込み的な、すなわちデシメーション・スペクトル解析技法を適用することである。サービス提供業者に利用可能な、稼働通信帯域のチャンネルの全てが、今日の無線通信システムの実際の帯域幅に適応する、非常に高いデータ速度で動作する、デジタル処理構成要素を用いて処理可能であるので、もはや、各チャンネルに対して、個別の狭帯域信号処理ユニットを構成することも、またネットワークの全容量よりも少なく、サイト当たりのチャンネル数を制限することも必要ではない。更に詳細には、本発明は、重複及び加算、又は多相のチャンネル化装置、及び結合器アーキテクチャーの使用により、無線通信ネットワークのトランシーバサイトの寸法、及びハードウェア複雑性を大幅に低減することを可能にし、それらチャンネル化装置、及び結合器の基本的な信号処理の機能性は、Prentice-Hall ，Incにより刊行され、R.E.Crochiere 他による教科書、「Multirate Digital S ignal Processing」の第７章に数学的に詳述されている。これら２つの型式のフィルタ変換機能の各々に対するアルゴリズムは、Crochiere の教科書に、きわめて厳密に記載されているので、ここでは繰り返さないことにする。重複及び加算信号処理、及び多相信号処理自体に関わる、更に詳細な記載については、Crochi ere の教科書に注意を向けられたい。この後に続く記載は、複数の個々の狭帯域ベースバンド信号への周波数変換、及びそのチャンネル化を実施する、実時間広帯域無線ＩＦ信号処理のために、本発明のトランシーバ装置に使用される、チャンネル化装置、及び結合器の各々の重複及び加算、及び多相の両方を実現する、実用的な実施例を詳述するものである。更に、この後に続く記載には、サンプルタイミング調整フィルタの詳細な説明が含まれ、これは、補間及びデシメーション・デジタル信号処理技法を利用して、チャンネル化装置により出力される、各デジタル・チャンネル信号の最適なサンプルタイミングをもたらし、それと同時に、離散フーリエ変換を実行すべき速度を最小化するものである。チャンネル化装置及び結合器の概論（図４Ａ及び４Ｂ）図４Ａは、本発明によるチャンネル化装置１１１の高レベルのブロック図であり、これには、畳込みフィルタ４０、ＦＦＴプロセッサ４２、及び複数のサンプル速度変換器４３−１、４３−２、…、４３−Ｎが含まれる。単一の速度変換器は、チャンネル化装置１１１により供給されるＮ出力チャンネルの各々と関連する。畳込みフィルタ４０は、順方向Ｉ／Ｑ変換器１０７（図３）から、Ｉ及びＱサンプルを受け取って、広帯域デジタル入力を別個のデジタル・チャンネル信号へと分離するのに必要な、１組の演算の第１の部分を実行する。このデジタル・チャンネル信号の各々は、広帯域多チャンネル受信器１０１（図３）により受信された、通信チャンネルのそれぞれの内容を表す。以下で更に詳細に説明するように、畳込みフィルタ４０は、重複及び加算構造、又は多相構造を用いて実現できる。畳込みフィルタ４０のこれら実施例の各々は、それぞれ、図５Ａ及び図１４Ａと関連して、以下で更に十分説明する。簡単に言うと、畳込みフィルタ４０は、滑り解析ウィンドウとして機能し、これは、変換器１０７により出力される、Ｉサンプル１０７Ｉ、及びＱサンプル１０７Ｑの順次的な短時間セグメントを選択出力、及び重み付けする。ＦＦＴにより供給されるシーケンスの離散フーリエ変換が、次いで、例えば特定のサンプリング周波数を備えた、短時間スペクトルを生成する。解析ウィンドウのサイズ、すなわちフィルタ４０のタップ長、及び離散フーリエ変換のサンプル数が、それぞれ、結果としての短時間スペクトルの時間、及び周波数分解能を決定する。図５Ａと関連して詳細に説明するが、重複及び加算構造により、これらの機能の効率的な実現が、チャンネル間でフィルタを共有する効率的な方法をうまく利用してなされる。畳込みフィルタ４０の出力は、複素数値のデジタル信号であり、離散フーリエ変換ユニットに通され、これは通常、限定ではないが、高速フーリエ変換（ＦＦＴ）ユニット４２として実施できる。ＦＦＴユニット４２は、デジタル・チャンネル信号と呼ばれる、数がＮ個の出力信号を生成する。Ｎ個のデジタル・チャンネル信号の各々は、多チャンネル受信器１０１により受信される、通信チャンネルのそれぞれの内容を表す。ＦＦＴユニット４２の好適な実施例を、重複及び加算の実施例の場合には図５Ｂと関連して更に詳細に説明し、多相の実施例の場合には図１４Ｂにおいて説明する。ＦＦＴユニット４２により出力されたデジタル・チャンネル信号は、次に、複数の速度変換器４３−１、…、４３−Ｎに送られる。各対応した入力チャンネル信号と関連して、１つの速度変換器４３が存在する。速度変換器４３−１、…、４３−Ｎは、各デジタル・チャンネル信号の最適サンプリングに対応する、補間デジタル信号値を決定することで動作する。特に、各速度変換器４３は、ピーク符号振幅の位置、又はその近傍でとられる、その対応したデジタル・チャンネル信号のサンプルを供給する。数学的には、この演算は、ＦＦＴユニット４２の対応する出力ビンのゼロ付加延長を生成し、次に、そのゼロ付加信号を、低域通過、線形位相、有限インパルス応答（ＦＩＲ）フィルタで濾波することと等価である。この低域通過フィルタが施された信号のピーク振幅に最も近いサンプルの位置が、次いで決定される。フィルタの出力は、その後、適切なタイミングでデシメートされ、その結果、ピーク振幅の位置の最も近傍のサンプルだけが残る。任意として、速度変換器４３−１…、４３−Ｎは又、サンプル速度差調整を実行して、ＦＦＴ４２により供給されるサンプル速度と、復調器１１３により期待されるサンプル速度との任意の必要な差分をもたらす。速度変換器４３−１、…、４３−Ｎに関しては、以下で図７から１３と関連して更に詳細に説明する。速度変換の後、Ｎ個のデジタル・チャンネル信号が、図３のデジタル信号プロセッサ１１３−１、…、１１３−Ｎにより実行される復調機能に送られる。重複及び加算チャンネル化装置（図５Ａ、５Ｂ及び６）図５Ａ及び５Ｂの詳細な実施例の説明の前に、図６を参照し、これは、ＤＦＴフィルタバンク解析器に対して、重み付け重複及び加算構造を実施するのに必要な動作シーケンスを示す。入力データｘ（ｎ）が先ず、Ｍ個のサンプルのブロックで、Ｎ_hサンプルのシフトレジスタ４２２へとシフト入力される。ここで、Ｎ_hは、解析ウィンドウＨ（ｎ）におけるタップ数である。今前提として、Ｎ_hが４Ｋに等しい、すなわちウィンドウのサイズが、変換サイズの４倍であるとする。シフトレジスタ内のデータは、次に、時間反転ウィンドウＨ（−Ｒ）で重み付けされ、短時間シーケンスｙ_m(ｒ)が生成される。このシーケンスは、次に、ｒ＝０で開始するＫ個のサンプルのブロックへと分割され、これらは時間折り返しされて、Ｋサンプル折り返しシーケンスｘ_m(ｒ)が生成される。ｘ_m(ｒ)のＫ点ＤＦＴが、次いで計算されて、短時間フーリエ変換ｘ_k(ｍ)が得られ、これは滑り時間フレームと呼ばれる。最後に、この変換が、係数Ｗ_K ^-KnMで乗算されて、所望の固定時間フレーム変換Ｘ_k(ｍ)に変換される。この特定のフィルタリング・アルゴリズムの更なる詳細に関しては、以前に引用したCrochiere 他の教科書を参照されたい。図５Ａ及び５Ｂに示すこの重複及び加算フィルタの実施例は、標準ＶＭＥバス^tm インターフェースの手段による、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバスを介した、チャンネル化データ分配を与える。限定ではない例示的な例を与える目的のために、４００チャンネル、３０ＫＨｚシステム（これは、アメリカ電子工業会、及び電気通信工業会規格TIA/EIA IS-54 セルラーシステムで規定される、北米デジタル・セルラー（ＮＡＤＣ）において使用される）と、５０チャンネル、２００ＫＨｚシステム（これは、欧州統一群特定移動（ＧＳＭ）セルラー規格で使用される）の両方について、システムパラメータ（チャンネル帯域幅、チャンネル数、サンプリング及び処理速度、等）と、チャンネル化装置自体の制御パラメータの間の関係の理解を容易にするために説明する。４００チャンネル、３０ＫＨｚシステムの場合、５０ＫＨｚのＦＦＴ出力サンプル速度が前提となる。２００ＫＨｚシステムの場合、３００ＫＨｚのＦＦＴ出力サンプル速度が前提となる。チャンネル化データは、解析ベースバンド信号として、チャンネル化装置により出力され、チャンネルサンプル速度は、以下で説明するように、チャンネル化装置のフィルタ設計に依存することになる。上記において指摘したように、チャンネル化装置が演算すべき生データは、広帯域受信器１０１（図３）から導かれる。受信器の関連Ａ−Ｄ変換器（１０３）のサンプリング速度は、制御ユニット４０５の制御の下で、バッファ／ドライバインターフェース４０３からリンク４０１を介して供給される、サンプル速度クロック信号により制御される。制御ユニット４０５は、好適には、関連したクロック源４０７により駆動される、１組の組合せ論理及びフリップ・フロップから構成され、その結果、以下で説明するが、状態マシーンシーケンス制御機能が実施される。入力サンプリングクロック速度は、受信しようとするチャンネル数、及び受信チャンネルの帯域幅により決定される。フィルタシステム、ＦＦＴプロセッサ、及び出力ＴＤＭバス用のクロック信号は、以下で説明するが、高速度（例えば、２００ＭＨｚ）の基準発振器４１２、及び関連したダウンカウンタ４１４及び４１６から導かれる。チャンネル化装置１１１はＦＦＴに基づくので、チャンネルの全体数は、２の累乗でなければならない。広帯域受信器に含まれる、折り返し防止フィルタの特性に起因して、帯域のエッジに近いチャンネルは、通常役に立たない。４００個の３０ＫＨｚチャンネルを処理するために、ＦＦＴチャンネル化装置のサイズは、５１２点プロセッサでなければならない。５０個の２００ＫＨｚチャンネルを処理するためには、６４点ＦＦＴプロセッサが必要になる。サンプリングすべき全体の入力帯域幅は、チャンネル帯域幅のＮ倍となり、ここでＮは、ＦＦＴプロセッサのサイズである。チャンネル化装置のアルゴリズムは、２×Ｎ×チャンネル帯域幅に等しいサンプル速度を必要とし、これは、ナイキスト標本化定理により必要とされる最小速度に等しいサンプル速度である。従って、３０ＫＨｚチャンネル化装置の場合、最小クロック速度は２５．６２ＭＨｚであり、一方２００ＫＨｚチャンネル化装置の場合のフィルタ最小クロック速度は、１９．０５ＭＨｚである。本発明の例において、これらのサンプリング速度の各々に適応させるために、クロックユニット４０７は、図示のように、それぞれ専用の発振器４０７−１、及び４０７−２を含む。どちらの発振器を使用するかは、システムコントローラ（例えば、システムＶＭＥバス^tm４１０に取り付けられるＣＰＵ（不図示））により、初期化時に決定される。３０ＫＨｚチャンネルの場合、５１２点ＦＦＴチャンネル化装置は、１５．３６ＭＨｚの帯域幅をカバーし、一方４００個の３０ＫＨｚチャンネルは、１２ＭＨｚをカバーする。従って、受信器は、１５．３６ＭＨｚ帯域の中心に、４００個の３０ＫＨｚチャンネルを中心付けなければならず、それにより帯域の両端に、ガード帯域の５６チャンネル、又は１．６８ＭＨｚが設けられて、折り返し歪みを許容する。同様に、２００ＫＨｚチャンネルの場合、６４点ＦＦＴチャンネル化装置は、１２．８ＭＨｚの帯域幅をカバーする。５０個のチャンネルを中心付けることにより、帯域の両端に、７チャンネル、又は１．４ＭＨｚガード帯域間隔が設けられて、折り返し歪みが許容される。受信器の高速Ａ−Ｄ変換器により出力される、デジタル化データサンプルは、リンク４１１にわたり、バッファ／ドライバインターフェース４０３を介して、順次的にクロック同期にされ、コントローラ４０５からの双方向リンク４１５上の制御信号により、速度バッファＦＩＦＯ（ファーストイン、ファーストアウト）メモリ４１３内にロードされる。データが、速度バッファＦＩＦＯに送られる際に、その２つの最上位ビットが、論理回路４１６により監視され、その論理回路は、入力信号に対して利得制御を与え、Ａ−Ｄ変換器のダイナミックレンジの完全利用を保証する目的のために、振幅監視ユニットとして機能する。ユニット４１６の出力は、広帯域受信器に帰還されて、Ａ−Ｄ変換器の上流にある減衰器（不図示）を制御する。ＦＩＦＯ速度バッファ４１３が、Ｍ個のサンプルからなる１ブロックを含む場合、それは、制御ユニット４０５に合図を出して、データのブロック処理を開始する。これらＭ個のサンプルは、次いで、Ｎ個のサンプルを必要とする、ＦＦＴプロセッサのサイズに適応させるために、入力サンプルクロック速度よりも高い速度での、バースト型式で、ＦＩＦＯ４１３からクロック同期出力され、リンク４１７を介して、１／２帯域フィルタ４１９へと入力される。以下で詳細に説明するように、Ｎ＞Ｍには、重複及び加算フィルタが、入力サンプル速度の１／２よりも速いクロック速度で動作せねばならない、という意味が含まれる。１／２帯域フィルタ４１９は、入力データの実数／複素数変換を実施し、また２の係数でデータをデシメートし、それによりクロック速度が１／２に分周される。これらの複素データ値は、リンク４２１を介して、重複及び加算フィルタ４２０内に使用される、シフトレジスタ４２２へとクロック同期入力される。フィルタ４２０は、チャンネル帯域幅の１／２の遮断周波数を有する、２つの実数低域通過フィルタからなる。フィルタ４２０の全体長は、以下により与えられる。フィルタ長＝Ｎ×フィルタタップ数シフトレジスタ４２２は、好適には、図示のように、インターリーブ型「帰還」マルチプレクサ４３３を備えた、縦続組の遅延メモリユニット４３１により実現される。フィルタ４２０のそれぞれのタップ段４３０は、メモリ要素４３１Ａと４３１Ｂ、帰還マルチプレクサ４３３、係数メモリ４３５、及び乗算器４３７から形成される。各係数メモリ４３５は、それぞれの組のフィルタ係数を格納し、その数は、ＦＦＴプロセッサのサイズに対応する。初期化時に、係数が、ＶＭＥバス^tm４１０を経由したシステムコントローラにより、係数メモリにダウンロードされる。図示の実施例では、４つのタップ段４３０−１…４３０−４がある。それぞれのタップ段の乗算器４３７の出力は、総和演算段４３２、４３４、４３６を経由して、互いに総和がとられる。従って、図５に機能的に示すように、シフトレジスタ４２２は、１組のＪ縦続Ｋ段のシフトレジスタ（好適な実施例では、Ｊは４に等しい）、又はＪ×Ｋ段の長さである、単一のシフトレジスタから形成されると見なすことができ、そのシフトレジスタに、デジタルデータサンプル出力が供給される。シフトレジスタ４２２の全体長（Ｊ×Ｋ）は、畳込みフィルタの所望の（時間領域）ウィンドウ長により与えられるため、レジスタが長くなる（レジスタの段数が多くなる）ほど、フィルタ特性は急峻になる。本発明の例の３０ＫＨｚチャンネル化装置の場合、５０ＫＨｚのチャンネル速度を有する、５１２点ＦＦＴは、２０マイクロ秒毎に生成されねばならず、一方３００ＫＨｚのサンプル速度を有する、２００ＫＨｚチャンネル化装置の場合、６４点ＦＦＴは、３．３３３マイクロ秒毎に生成されねばならない。２００ＫＨｚチャンネル化装置の場合、それは、６４点ＦＦＴを使用するが、フィルタ４２０は、２５６段の全体長を有する。図５Ａに示すように、重複及び加算フィルタ４２０の基本アーキテクチャーは、有限インパルス応答（ＦＩＲ）フィルタのアーキテクチャーと類似している。しかし、本発明のフィルタは、フィルタタップ間に、帰還マルチプレクサ４３３、及び長い遅延ライン要素（メモリ４３１）を使用する点で、慣用的なＦＩＲフィルタとは異なる。メモリ４３１の長さは、初期化時にシステムコントローラにより構成され、上記に参照したように、フィルタのデシメーション率Ｍに従って決定される。デシメーション率は、以下のように規定される。Ｍ＝丸め（入力サンプル速度／２×チャンネルサンプル速度）従って、３０ＫＨｚチャンネル化装置の例では、デシメーション率は、Ｍ＝３．０７２×１０⁷／（２×５．０×１０⁴）＝３０７となる。２００ＫＨｚチャンネル化装置の例では、デシメーション率は、Ｍ＝２．５６×１０⁷／（２×３×１０⁵）＝４３となる。メモリ４３１内において、メモリ４３１Ｂの長さは、デシメーション率Ｍであり、メモリ４３１Ａの長さは、これはフィルタ「重複」を表すが、Ｎ−Ｍに等しく、ここでＮは、ＦＦＴプロセッサのサイズである。従って、３０ＫＨｚチャンネル化装置の例では、それぞれのメモリ４３１Ａの長さ、すなわち「重複」は、５１２−３０７＝２０５サンプルであり、一方、２００ＫＨｚチャンネルの場合では、メモリ４３１Ａの重複長は、６４−４３＝２１である。上記で指摘したように、入力データは、データのＭ個サンプルの「ブロック」で処理され、これらは、Ｎ個のサンプルを必要とする、ＦＦＴプロセッサのサイズに適応させるために、入力サンプルクロック速度よりも高い速度での、バースト型式で、ＦＩＦＯ４１３からクロック同期出力される。すなわち、Ｎ＞Ｍには、重複及び加算フィルタが、入力サンプル速度の１／２よりも速いクロック速度で動作せねばならない、という意味が含まれる。フィルタの最小クロック速度は、以下のように規定できる。フィルタサンプリング速度＝入力サンプル速度×Ｎ／（２×Ｍ）従って、３０ＫＨｚチャンネル化装置では、最小サンプリング速度は、２５．６２ＭＨｚであり、一方２００ＫＨｚチャンネル化装置に対する最小サンプリング速度は、１９．０５ＭＨｚである。Ｍ個の入力サンプルの各ブロックを処理するためには、Ｎ個のクロック信号が、ＦＦＴ処理に充分な数のデータサンプルを、ＦＦＴプロセッサに供給する必要がある。Ｎ個のクロック信号の最初のＭ個の間、Ｍ個のサンプルが、速度バッファ４１３、及び１／２帯域フィルタ４１９を介して、シフトレジスタ４２２内にクロック同期入力される。この時間フレームの間、状態マシーンで実施したフィルタ制御ユニット４４０が、リンク４４２を介して、マルチプレクサ４３３の選択入力ポート４３３Ｓに選択制御信号を加えて、マルチプレクサの上部ポート４３３−、及び遅延メモリ４３１へのリンク４４４を介するクロック信号が選択されるため、データは、遅延メモリ４３１の各々を介して、左から右にシフトされる。Ｎ個のデータサンプルの残りのＮ−Ｍ個のサンプルに対しては、ゲート制御ユニット４４０により、各マルチプレクサが、その下部ポート４３３−２を選択させられるため、データは、速度バッファメモリ４１３からクロック同期出力されず、遅延メモリ４３１Ｂを介したデータのシフトはない。すなわち、データは、シフトレジスタを介して、左から右にシフトされないので、メモリ４３１Ａのみがクロック同期にされる。メモリ４３１Ａのこのクロック同期化は、図６の機能フローに概略的に示す、フィルタ重複をもたらすのに用いられる機構である。更に詳細には、Ｎ個のクロック時間の間、遅延メモリ４３１Ａの出力は、４つのタップ段４３０−１…４３０−４の係数メモリ４３５に格納されている、フィルタ係数により乗算される。第１のＮ個の係数は、タップ段４３０−１の係数メモリ４３５に格納されており、第２のＮ個の係数は、タップ段４３０−２の係数メモリ４３５に格納されており、第３のＮ個の係数は、タップ段４３０−３の係数メモリ４３５に格納されており、第４のＮ個の係数は、タップ段４３０−４の係数メモリ４３５に格納されている。注意されたいのは、タップ段の数は、４、又は任意の他の数に限定されない、ということである。より多くの段を使用して、フィルタの長さを増大可能であり、その結果、チャンネル内の折り返し歪みが低減され、チャンネル選択性が増大し、チャンネルサンプル速度の低減が可能になる。すなわち、データが、畳込みフィルタ演算装置内にシフトされる速度は、フィルタのデシメーション率Ｍに対応し、それにより、フィルタ減衰の急峻度が制御される。最適化されたシステム性能に対するＭの設定は、ＦＦＴ処理能力、及びデジタル化を行う構成要素（Ａ−Ｄ変換器１０３）の利用可能なサンプリング速度に依存する。重複及び加算ＦＦＴプロセッサ（図５Ｂ）フィルタ段４３０−１…４３０−４により生成される、４組の係数重み付きデータサンプルが、総和演算段４３２、４３４、及び４３６を介して、互いの総和がとられる際に、それらは、Ｎサンプル折り返し重畳データ列を生成し、それは、ＲＡＭ部４５１Ａ及び４５１ＢからなるデュアルポートＲＡＭ４５１に格納されるので、ＦＦＴ４２に加えることができる。従って、図５Ｂに示すように、ＦＦＴ４２の好適な実施例は、デュアルポートＲＡＭ４５１、算術演算論理ユニット（ＡＬＵ）４５３、数値制御発振器／変調器（ＮＣＯＭ）４５５、ＦＦＴエンジン４６０、バレル型シフト回路４７１、デュアルポート出力４７３、及び他の構成要素を含む。デュアルポートＲＡＭ４５１のアドレッシング、及びＦＦＴ４２の残りは、論理ゲートアレー４６８として好適に実現される、状態マシーンにより制御される。ＦＦＴ４２の処理速度は、以下のように規定される。ＦＦＴ速度＝１／（チャンネルサンプル速度）考慮中の３０ＫＨｚチャンネル化装置の場合、５０ＫＨｚのチャンネルサンプル速度を有する５１２点ＦＦＴの生成は、２０マイクロ秒を必要とし、一方６４点ＦＦＴは、３００ＫＨｚのサンプル速度を有する２００ＫＨｚチャンネル化装置に対して、生成せねばならない速度は、３．３３３マイクロ秒である。現在のところ利用可能な典型的なＦＦＴデバイスは、上記の速度で動作しないので、スループットを維持するために、ＦＦＴユニット４２（図４Ａ）は、図５Ｂに示される複数のＦＦＴエンジン（図示の例では、４６１、４６２、４６３の３個）を含み、これらは、問題とする信号処理パラメータと関連した、適切なＦＦＴサイズでプログラムされている。３個のＦＦＴエンジン４６１、４６２、４６３でＦＦＴ４２を実現することにより、ＦＦＴ回復時間が、５１２点ＦＦＴプロセッサに対しては６０マイクロ秒に、６４点ＦＦＴプロセッサに対しては１０マイクロ秒に減少して、ＦＦＴプロセッサが、現在利用可能な集積回路を用いて、実時間のデータスループットを維持するのが可能になる。好適な実施例によれば、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小数点）アルゴリズムを使用する。５１２点ＦＦＴプロセッサでは、５１２個の周波数ビン全ての生成は、周波数デシメーション基数２バタフライが先行する、２つの２５６点ＦＦＴの使用により実行される。Ｎ／２点ＦＦＴを用いる、Ｎ点ＦＦＴの偶数ビンを生成するには、次の関係であることが必要である。Ｘ［２ｋ］＝ＦＦＴ（ｘ［ｎ］＋ｘ［ｎ＋Ｎ／２］）ここで、ｘ［ｎ］はＦＦＴのＮ点入力列であり、ｋはＦＦＴビン数であり、Ｘ［ｋ］はＦＦＴビンサンプルである。５１２点ＦＦＴの場合では、サンプルが、デュアルポートＲＡＭ４５１から読み出されて、算術演算論理ユニット（ＡＬＵ）４５３に供給され、これは、ＦＦＴ制御論理ユニット４６８の制御の下、データサンプルｘ［ｎ］とｘ［ｎ＋Ｎ／２］の総和をとる。この時間の間、下流の数値制御発振器／変調器４５５は、その出力はＡＬＵ４５３の出力により駆動できるが、ＦＦＴ制御論理ゲートアレー４６８により禁止にされる。総和の値は、ＦＦＴプロセッサ４６０に供給され、偶数周波数ビンのＦＦＴ、すなわち上記のＸ［２ｋ］＝ＦＦＴ（Ｘ［ｎ］＋Ｘ［ｎ＋Ｎ／２］）が生成される。Ｎ点ＦＦＴの奇数ビンを生成するためには、以下の式が使用される。Ｘ［２ｋ＋１］＝ＦＦＴ（（ｘ［ｎ］−ｘ［ｎ＋Ｎ／２］） ×Ｗ_N ⁿ ここで、Ｗ_N＝ｅ^-j×2×π/Nである。奇数ビンに対して、５１２点ＦＦＴを生成するために、奇数ビンデータサンプルが、デュアルポートＲＡＭ４５１から読み出される際に、算術演算論理ユニット（ＡＬＵ）４５３が、データサンプルｘ［ｎ］とｘ［ｎ＋Ｎ／２］の差分をとるように、ＦＦＴ制御論理ユニット４６８により制御される。この差分は、数値制御発振器／変調器４５５により乗算されて、ＦＦＴプロセッサ４６０内にクロック同期入力され、奇数周波数ビンのＦＦＴ、すなわちＸ［２ｋ＋１］＝ＦＦＴ（（ｘ［ｎ］−ｘ［ｎ＋Ｎ／２］）×Ｗ_N ⁿ）が生成される。２００ＫＨｚチャンネル化装置の場合には、これは、６４点で４の累乗のＦＦＴエンジンを使用するが、ＡＬＵ４５３も、発振器４５５も必要とされないので、それらは、ＦＦＴ制御論理ユニット４６８により禁止にされる。以前に説明したように、ＦＦＴエンジン４６０は、ブロック浮動小数点アルゴリズムを用いて、複素ＦＦＴデータと共に、４ビットの換算係数を出力する。この換算係数は、換算論理回路４６６に送られて、バレル型シフト回路４７０を制御するが、これには、ＦＦＴエンジンの出力が結合される。バレル型シフト回路４７０は、連続したＦＦＴが同一スケールに整合するのを保証するために、データがＦＦＴエンジンから読み出される際にデータを調整する。バレル型シフト回路４７１の出力は、デュアルポートＲＡＭ４７３に結合される。上記に参照したCrochiere の教科書に記載されるように、フーリエ変換演算装置（ここでは、プロセッサ４６０のＦＦＴエンジン）の出力は、複素指数Ｗ_N-^km ^M により乗算され、ここで、Ｍはデシメーション率であり、ｋはＦＦＴビン数であり、ｍは、ＦＦＴ（ブロック）数（すなわち、第１のＦＦＴを生成するには、ｍ＝０であり、第２のＦＦＴを生成するには、ｍ＝１であり、第３のＦＦＴを生成するには、ｍ＝２であり、等の）である。デシメーション率Ｍは、初期化時に、ＦＦＴの制御論理ユニット内にプログラムされる。等価演算を実行するために、図５ＢのＦＦＴユニット４２では、以下の等式を用いる。ｘ［((ｎ−ｒ))_N］＝ＦＦＴ（Ｗ_N ^-rk×Ｘ［ｋ］）ここで、ｘ［ｎ］は、上記のようなＦＦＴ入力列であり、ｘ［((ｎ−ｒ))_N］は、ｒモジュロＮによる、ｘ［ｎ］の循環シフトである。図５Ｂに図示の実施例では、ｒはｍＭに等しい。ＦＦＴの下流で複素乗算を実施するのではなく、制御論理ユニット４６８は、デュアルポートＲＡＭ４７３を制御可能にアドレス指定するので、ＦＦＴの入力データ列の循環シフトをもたらす順番で、処理済みデータ値がアクセスされる。各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータの、出力デュアルポートＲＡＭ４７３への書き込みが完了すると、ＦＦＴ制御論理ユニット４６８は、付随の時分割多重化（ＴＤＭ）バスインターフェース回路４７５に合図を出して、ＴＤＭバス４８０上にデータを表明するので、ＴＤＭバス上の付随のプロセッサ１１３（図３）に、データを供給することができる。かかるプロセッサは、以前に参照したように、プロセッサ１１３に対応して、デジタル信号プロセッサから構成でき、これらは、チャンネルデータから、音声又はデータを復調及び抽出し、それと共に、後で簡単に説明するが、補間器４３−１、…、４３−Ｎの機能を実行するように動作する。ＴＤＭバス４８０上のデータは、複数の時間スロット（例えば、ＴＤＭフレーム当たり４００個の時間スロット）に分割される。ＴＤＭバスは、２０ＭＨｚクロックにより駆動でき、それにより、単一の時間スロットが使用されて、最高で５０ＫＨｚのサンプル速度のデータの単一チャンネルを出力することが可能になる。より高いチャンネルサンプル速度が必要な場合、多数の時間スロットを、単一チャンネルに割り当てることも可能である。例えば、３００ＫＨｚのサンプル速度は、６個の時間スロットに割り当てられることになる。時間スロットは、システムコントローラにより動的に割り当てることも可能であり、システムコントローラは、全ての活性な時間スロットを用いて、チャンネル化装置を構成する。データが、デュアルポートＲＡＭ４７３において利用可能であり、且つ時間スロットが活性である場合、チャンネル化装置は、ＴＤＭバス４８０上に、バッファユニット４８１を介するデータ、及びデータ利用可能信号を出力する。その時間スロットからデータを収集する全てのデジタル信号プロセッサは、ＴＤＭバスからデータを読み取ることになる。バス接続されたプロセッサは、慣用的なフレーミング信号により、ＴＤＭバスとの同期がとられるので、プロセッサ１１３（図３）は、データを読み取るべき、正確な時間スロットを知ることになる。補間フィルタ（図７から１３）図４Ａと関連して前に簡単に述べたように、好適な実施例において、ＦＦＴ４２により供給されるデジタル・チャンネル信号は、デジタル信号プロセッサ１１３−１、…、１１３−Ｎにより実行される、復調及び／又はエラー訂正アルゴリズムには直接呈示されない。この理由は、検出を最良な確率とするために、ＤＳＰプロセッサ１１３により用いられる復調アルゴリズムは、各符号のピーク振幅において、又はその近傍でとられる各チャンネル信号のサンプルを有すると期待するためである。通常、このピーク振幅は、各符号の中央において、又はその近傍で生じる。従来技術の単一チャンネルのシステムでは、各チャンネルは別個に処理されるため、各デジタル化チャンネルは、唯一のチャンネルからの情報を表していた。かかる手法においては、Ａ−Ｄ変換器１０３（図３）の出力に、唯一のチャンネルに該当する情報が含まれ、ＦＦＴ４２の出力からのサンプルが、最適な位相を有するのを保証するために、位相同期ループ技法を用いるのが一般的である。しかし、図４Ａに示すような広帯域チャンネル化装置１１１の場合、多数のチャンネルからの信号が、Ａ−Ｄ変換器１０３の出力に存在している。更に、これらのチャンネル信号は、相互に同期状態にあるのを必ずしも保証する必要はない。従って、個々のチャンネル信号の各々が同相であるのが保証されないので、Ａ −Ｄ変換器１０３に最適な単一のサンプリング時間はない。このように、Ａ−Ｄ変換器１０３のサンプリング時間を調整することにより、各チャンネルに最適なサンプリングを与えることはできない。かかる状況における１つの可能な解決策は、ＦＦＴ４２により出力されるデジタルサンプル数を、補間係数Ｌだけ増加させることであり、その結果、少なくとも１つのサンプルが、各デジタル・チャンネル信号の各符号のピークにおいて、又はその近傍で生じるのが保証される。このように、ＦＦＴ４２の出力サンプル速度を増大させることで、最適点に十分近い、チャンネルの各々に対するサンプルが存在するのを保証することが可能であろう。しかし、ＦＦＴのサイズを増大させると、ほんの１ビットにでも、更に複雑な計算が必要になる。例えば、単にＦＦＴサイズを４倍増大させ、それにより、サンプルが最適点の少なくとも９０°以内でとられるのを保証するだけでも、約８倍の計算資源が必要になる。この理由は、ＦＦＴ計算の複雑性が、Ｎ×log₂（Ｎ）／２のオーダーで増大するためである。その場合、例えば、図５Ｂに関して上記した実施例では、３個のＦＦＴエンジン４６１、４６２、４６３を、２４個のＦＦＴエンジンで置き換える必要があり、ちょうど４倍のサンプル速度の増大がもたらされる。従って、ＦＦＴ計算能力の量を大幅に増大させるのではなく、速度変換器４３ −１、…、４３−Ｎが使用される。速度変換器４３は、効率的な補間及びデシメーション技法を用いて、ＦＦＴにより出力されるサンプルを効率的に補間し、その後これらのサンプルを、最適なサンプリング点でのみデシメートする。図８Ａの最上部のプロットは、ＦＦＴ４２の出力の１つにより供給される、デジタル・チャンネル信号ｘ（ｎ）に関して、速度変換器４３−ｉの代表的な１つにより実行される、信号処理を示している。実線カーブから分かるように、チャンネル信号ｘ（ｎ）は、一連の交互符号からなり、第１の符号は１を足した振幅であり、第２の符号は１を引いた振幅であり、第３の符号は１を足した振幅である。デジタル・チャンネル信号ｘ（ｎ）として供給される実際のサンプルは、水平離散時間軸に沿って「ｘ」と表記された、より濃い垂直サンプルで表される。これら実際のサンプルは、入力サンプリング速度ｆ_iでとられる。速度変換器４３−ｉは、補間サンプルの位置を決定し、それらは速度ｆ_sでとられ、これは入力サンプル速度ｆ_iの整数倍である。１つの部分組の補間サンプル、すなわち各符号の中央に最も近く生じるそれらのサンプルが、次に、最適サンプルとして選択される。最適サンプルは、二重矢印で表される時間に位置する。図８Ａの下のプロットは、速度変換器４３−ｉの出力ｚ（ｎ）を示し、これは３つだけの最適に位置決めされたサンプルからなり、出力サンプリング速度ｆ_o でとられる。この最適な補間を入力サンプル間で実行するために、デジタル・チャンネル信号ｘ（ｎ）は先ず、事実上、実際のサンプル間に追加のゼロ値のサンプルで埋められる。これら追加のゼロ値サンプルの位置は、ｘ軸上の文字「ｏ」で示すサンプルにより、ｘ（ｎ）のプロット内に表されている。通常、このゼロ付加は、ｘ（ｎ）の実際のサンプル速度ｆ_iのある整数倍において生じる。図示の例では、この補間係数Ｌは、８に等しく設定される。各実際のサンプル間で、Ｌ−１補間サンプルの各々の値を生成するために、ゼロ付加信号が、ＦＩＲフィルタといった線形位相応答を有する低域通過フィルタにより濾波される。１つのかかる線形位相フィルタの一例の時間領域インパルス応答ｈ（ｎ）が、図８Ｂの最上部のプロットに示されている。インパルス応答ｈ（ｎ）は、Ｎ’に等しい、タップ数とも呼ばれる時間期間を有し、ここで、Ｎ’は、応答時間、遮断周波数、及びオーバーシュートといった、フィルタ・パラメータにより決定される。しかし、ある補間出力サンプルだけが、任意の所定時間において問題となるので、全体のインパルス応答ｈ（ｎ）のある部分だけを計算する必要がある。換言すると、Ｌ個の可能なデシメート済みフィルタのうちの特定のフィルタだけが、任意の所定時間において、デジタル・チャンネル信号ｘ（ｎ）に関して演算を行う必要がある。Ｌ個の可能なデシメート済みフィルタは、速度変換器４３−ｉに対するＬ個の可能な位相シフトを表す。速度変換器４３−ｉにより、任意の所定時間に実現されるＬ個のデシメート済みフィルタは、フィルタ・インデックス数パラメータ「ｐ」により決定される。従って、例としての速度変換器４３−ｉは、図７に示すように、選択可能な位相入力パラメータ「ｐ」を有するデジタル・フィルタの実施例を用いて実現可能である。ＦＦＴ４２の出力から、デジタル・チャンネル信号ｘ（ｎ）は、Ｌ個の可能なデシメート済みフィルタの１つを実現する、低域通過フィルタ構造７１に送られる。フィルタ構造７１における個々のデシメート済みフィルタは、「ｇ」タップを有し、ここで「ｇ」は、補間率Ｌに対するｈ（ｎ）のインパルス応答の全長Ｎ’の比率により決定される。図示の例では、Ｎ’は３２に等しく、Ｌは８に等しいので、ｇは４に等しい。（注意：速度変換器の説明において、値Ｎ’を用いるのは、フィルタｈ（ｎ）の長さを簡便に示すためであるが、この値Ｎ’は、ＦＦＴプロセッサの説明と共に上記したＮの値とは関連性がない。）Ｌ個のフィルタを実施するのに必要なＬ組のフィルタ係数が、いかに決定されるかを理解するために、ここで図８Ｂに注目して、Ｌ個の可能なデシメート済みフィルタの時間領域応答が、以下の関係で与えられると考えてみる。ｈ₀(ｎ)＝ｈ（ｎ）、ここでｎ＝0,L,2L,3L,… ｈ₁(ｎ)＝ｈ（ｎ）、ここでｎ＝1,L+1,2L+1,3L+1,… ｈ₂(ｎ)＝ｈ（ｎ）、ここでｎ＝2,L+2,2L+2,3L+2,… ｈ_K(ｎ)＝ｈ（ｎ）、ここでｎ＝k,L+k,2L+k,3L+k,… ｈ_L-1(ｎ)＝ｈ（ｎ）、ここでｎ＝L-1,2L-1,3L-1,… これらフィルタの各々の時間領域応答は、図８Ｂの下の部分にプロットされている。選択器７２が、係数の数に基づいて、所望のフィルタ・インデックスを決定する。概略的には、選択器７２は、初期タイミング同期処理を実行して、開始点として最良の可能な「ｐ」を見つける。次に、入力サンプル速度ｆ_iと出力サンプル速度ｆ_o間の任意の割合の速度差により生じる、サンプルタイミング・オフセットを正確に追跡することにより、パラメータｐを必要なように調整でき、速度変換器４３−ｉは、常に適切な位相を有することになる。これらタイミング同期の目的のために、速度ｆ_sでとられるある中間サンプルを用いる。これら中間サンプルの位置は、図８Ａに示す単線の矢印で表される。中間サンプル速度ｆ_sは、係数Ｍ’倍の所望の出力速度ｆ_oに等しい。ここで注意されたいのは、この同期係数Ｍ’は、補間係数Ｌと必ずしも等しくなく、又は補間係数Ｌの整数倍となることさえある、ということである。（注意：補間係数は、速度変換器の説明に絡んだ簡便性のために、本明細書でＭ’と表記しているが、この値Ｍ’は、ＦＦＴプロセッサの動作に関連して説明したＭとは関連性がない。）図９は、選択器７２の詳細なブロック図であり、これにより、１組のＭ個の中間出力信号、ｚ₀(ｎ)からｚ_M'-1(ｎ)を生成することによって、中間サンプルの値が決定される。各中間出力信号は、所望の出力符号速度ｆ_oであるが、異なる可能な位相に対するサンプルをもたらす。従って、この効果は、出力信号ｚ（ｎ）の各符号に対するサンプルの整数Ｍ’を生成することである。選択器７２の動作の詳細な説明に進む前に、図１０に示すように、典型的なチャンネル信号ｘ（ｎ）が、プリアンブル部ｓ（ｎ）、及びデータ部ｄ（ｎ）からなることを考えてみる。プリアンブル部ｓ（ｎ）の間、チャンネル信号ｘ（ｎ）は、図示のように、１マイナス又は１プラス、及び１マイナス符号値の交互列のような、データ符号の所定の及び周知の列からなる。選択器７２の動作の背後にある基本概念は、このプリアンブル部に対して、Ｍ’個の可能なフィルタ部の各々の実際の応答を決定することである。プリアンブルに対する所望の応答は既知であるので、Ｍ’個のフィルタ応答の各々に対する性能指数が、次に、Ｍ’個の実際の応答の各々を理想的な応答と相関をとる、又は比較することにより決定できる。次に、プリアンブル応答と最良の相関を有するフィルタ部が、速度変換器４３−ｉがデータ部ｄ（ｎ）を受信している場合に、使用すべきフィルタ部として選択される。図９に示すように、例示的な速度変換器４３−ｉは、複数、Ｍ’個のフィルタ構造部９２−０、…、９２−Ｍ'-１と、同様に複数の相関器９３−０、…、９３ −Ｍ'-１と、同様に複数の復調器９１−０、…、９１−Ｍ'-１と、位相選択／追跡回路９４と、ピーク検出／比較回路９５からなる。図示の実施例は、図７のフィルタ構造と選択器７２の両方の機能を実行する。選択器７２の機能を実行するために、デジタル・チャンネル信号ｘ（ｎ）は先ず、Ｍ’個のフィルタ部９２−０、…、９２−Ｍ'-１の各々に並列に送られ、フィルタ部９２の各々は、Ｍ’個の可能な位相の１つに対応する。所定のフィルタ９２の特定の位相が、パラメータｕとして入力される。Ｍ’個のフィルタ部９２の各々は、デジタルチャンネル信号ｘ（ｎ）に基づいて動作し、Ｍ’個の濾波済み信号ｚ₀(ｎ)、…、ｚ_M’-1（ｎ）を供給する。これらＭ’個の濾波済み信号は、順に、対応する復調器９１−０、…、９１− Ｍ'-１に送られ、位相符号化といった、いかなる符号変調も除去される。例えば、除去すべき１つのかかる符号化は、π／４ＤＰＳＫ（差動四相位相シフト・キーイング）として知られ、これは、電気通信工業会による１９９２年４月付けの「EIA/TIA 暫定標準セルラー・システムの２モード移動局・基地局互換規格 IS- 54 -B」により規定されている。Ｍ’個の復調器の出力は、次に、相関器９３−０、…、９３−Ｍ'-１に送られ、相関器の他方の入力は、理想的なプリアンブル列ｓ（ｎ）である。説明しようとする例では、理想的なプリアンブルは、プラス１及びマイナス１符号の交互列からなる。相関器回路９３−０、…、９３−Ｍ'は各々、それらに対応する中間濾波済み信号ｚ₀(ｎ)、…、ｚ_M’-1（ｎ）と、理想的な符号列との間の相関を示す値を出力する。この相関は、プリアンブルの方向に対して、２つの信号の差分を積分するといった、任意の適切な仕方で実行できる。次に、ピーク検出／比較回路９５が、相関器出力の各々を処理する。特に、相関器９３−０、…、９３−Ｍ'-１の１つの出力において、ピークが検出されると、相関器出力の全ての振幅が比較される。最大出力の相関器９３に対応する特定のフィルタ部９２が、次いで、所望のフィルタ部９２として選択され、デジタル・チャンネル信号ｘ（ｎ）のデータ部に関する動作時に、速度変換器４３−ｉにより使用される。これは、パラメータｘを出力することで指示される。次に、速度変換器４３−ｉは、追跡モードに入り、選択された中間信号ｚ_x(ｎ )が、所望の出力信号ｚ（ｎ）として、選択／追跡回路９４により維持される。従って、このモードでは、選択されたフィルタ部９２だけが、動作できることが必要である。この追跡モードが維持されるのは、通常、他のプリアンブルの検出に基づき、プリアンブル・モードに再び入るまでである。簡単に説明するように、選択／追跡回路９４は又、フィルタ部９２−０、…、９２−Ｍ'-１の全ての部分組に対して、選択されたフィルタ部９２ −ｘの応答を比較することにより、パラメータｘを能動的に調整し、エラー検出基準に基づいて、別の位相を有するフィルタ部が、より良いサンプル値を供給する時期を判定する。Ｍ’フィルタ部９２−ｕの例示的なフィルタ部の信号流れ図を、図１２に示す。説明しようとする例において、タップ数ｇは４に等しい。従って、フィルタ部９２−ｕは、４つの遅延ユニット１２５−０、…、１２５−３と、４つのフィルタ係数メモリ１２６−０、…、１２６−３と、４つの乗算器１２７−０、…、１２７−３と、３つの加算器１２８−１、…、１２８−３とからなる。各入力サンプルｘ（ｎ）が先ず、第１の遅延ユニット１２５−０に送られ、次に後続のサンプル計時、又はクロック信号１２９により示されるような、クロック・サイクルの発生に基づいて、後続の遅延ユニット１２５−１、１２５−２、１２５−３に送られるという点で、フィルタ９２−ｕは標準的なデジタル・フィルタ構造である。クロック信号１２９は、入力デジタル・チャンネル信号ｘ（ｎ）のサンプル当たり、１つ以上のクロックパルスを供給する。フィルタ９２−ｕの第１段には又、乗算器１２７−０が含まれ、その入力の一方として、遅延ユニット１２５−０の出力を受け取る。乗算器１２７−０の他方の入力は、係数メモリ１２６−０からとられ、この係数メモリは、Ｌ個の可能なフィルタ部の各々に対して、ゼロ番号の係数ｈ_p(０)を格納している。従って、以前に説明したフィルタ・インデックス・パラメータｐも、係数メモリ１２６− ０に入力されて、所望のｈ_p(０)の選択が許可される。第１のフィルタ段の出力が、乗算器１２７−０、その後加算器１２８−１に供給される。同様に、第２のフィルタ段が、遅延ユニット１２５−１と、Ｌ個の可能なフィルタの各々に対して係数ｈ_p(１)を格納している、係数メモリ１２６−１と、乗算器１２７−１とからなる。第２のフィルタ段の出力は、第１のフィルタ段の出力と共に、加算器１２８−１に送られる。後続の第３、及び第４のフィルタ段も、同様に実施される。次に、フィルタ部９２−ｕのｚ_u(ｎ)からなる出力サンプルが、図示の例では第３の加算器１２８−３である、最後の段の出力からとられる。正しい符号検出の最大確率が生じるように、サンプルタイミング調整をもたらすためには、正しいフィルタ・インデックス・パラメータｐも維持されねばならない。これは幾分単純な問題であり、それは、入力サンプル速度ｆ_o、すなわち入力デジタル・チャンネル信号ｘ（ｎ）のサンプリング速度が、仮に、出力信号ｚ（ｎ）のサンプル速度と同じ、又はその速度の少なくとも整数倍であるような場合である。かかる例では、初期の位相差は、入力デジタル・チャンネル信号が処理される際には、変化しないであろう。しかし、ほとんどの実際のシステムでは、事情はそうではなく、サンプル速度の一方が、他方よりも高いか低いのどちらかで、また速度は、必ずしも整数ではない。特に、パラメータｐだけでなく、フィルタ部９２−ｕに入力されるクロック信号１２９の周波数も適宜制御することで、どんなサンプル速度差でも正確に調整できる。これがいかに達成されるかを理解するために、図１１Ａに示すような、典型的な代表例の入力チャンネル信号列ｘ（ｎ）、及び出力信号ｚ（ｎ）を考えてみる。ｎ＝−２からｎ＝５に対するｘ（ｎ）のサンプルが、水平時間ラインの上部に沿って示されている。所望の出力サンプルｚ（ｎ）は、時間ラインの下部に沿って示されている。参照番号１１６で示されるようなハッシュマークは、補間サンプルの潜在位置を示す。説明しようとする例では、Ｌ＝８であるので、各補間サンプルに対して、８個の可能な位置がある。やはり図示のように、出力デジタル・チャンネル信号の第１サンプルｚ（０）は、最も近い出力サンプルｘ（０）のタイミングに対して遅延されることになる。この遅延は、パラメータｐの初期見積もりである。所定のｘ（ｎ）、及び所定のｚ（ｎ）に対しては、列の各々の周波数の比率に等しい、サンプル速度調整係数μを決定できる。図１１Ａに示す例では、デジタル・チャンネル信号ｘ（ｎ）のサンプリング周波数は、４５キロサンプル／秒（ｋｓｐｓ）であり、また補間出力信号ｚ（ｎ）の所望のサンプリング速度は、２４．３ｋｓｐｓである。そうすると、速度調整係数μは１．８５１に等しい。従って、出力列ｚ（ｎ）の各所望のサンプルに対して、入力列ｘ（ｎ）の、全く正確に２つではないが、約２つのサンプルが存在する。実際に所望とする出力サンプリング速度ｆ_oは、通常、受信器１００により実施される、特定の信号伝送規格の符号速度により指示される。例えば、上記の出力サンプル速度２４．３ｋｓｐｓは、前に参照したIS -54-B 規格に記載されているような、セルラー・システムの例示的な時分割多重アクセス（ＴＤＭＡ）の実施例により特定される。（ここで理解されたいのは、この技法の有用性は、IS-54-B に限定されない、ということである。）しかし、ここで、速度変換器４３−ｉが実際には、Ｍ’個のフィルタ部９２− ０、…、９２−Ｍ'-１からなることを想起されたい。入力デジタル・チャンネル信号ｘ（ｎ）と出力デジタル・チャンネル信号ｚ（ｎ）の間のサンプル速度差を、いかに最良に吸収するかを決定するために、フィルタ部９２−ｕにより出力される所望サンプルの時間が、以下により与えられると考える。ｔ_u(ｎ)＝（ｎ＋ｕ／Ｍ’）Ｔここで、ｕはフィルタ部９２−ｕのインデックスで、Ｍ’はフィルタ部９２− ｕの合計数で、Ｔは符号間隔である。入力サンプル間隔Ｔ_i＝１／ｆ_iが分かると、速度調整係数μは、μ＝Ｔ／Ｔ_iにより与えられ、離散時間ｎにおける特定の入力サンプルのインデックスｖ_uは、ｖ_u(ｎ)＝整数（ｔ_u(ｎ)/Ｔ_i）＝整数［(ｎ＋ｕ/Ｍ’)Ｔ/Ｔ_i］により与えられて、パラメータｐは、ｐ_u(ｎ)＝丸め［Ｌ((ｔ_u(ｎ)/Ｔ_i)−ｖ_u(ｎ))］により与えられる。出力列ｚ（ｎ）の各サンプルに対して、入力列ｘ（ｎ）をシフトするためのサンプル数は、ちょうど以下の入力サンプル・インデックス間の差分である。ｑ_u(ｎ)＝ｖ_u(ｎ)−ｖ_u(ｎ−１) 図１２は、フィルタ部９２−ｕを駆動するクロック１２９が、いかに決定されるかを示す。カウンタ１４０が、出力信号ｚ（ｎ）に対する所望の出力速度ｆ_o と同期している、ｚサンプルの数をカウントする。ｚサンプル・カウンタ１４０の内容は、従って、サンプル・インデックス数ｎ_zを与え、これは現在の出力サンプルのインデックスに等しい。次に、乗算器１４１が、比率ｕ／Ｍを決定し、これを、加算器１４２が、現在のサンプル・インデックス数ｎ_zに加算する。入力と出力サンプル速度間の差分に起因して、適切なオフセットを決定するために、この値が、次に乗算器１４３により、速度調整係数μで乗算される。次に、乗算器１４３の出力が、整数部選択器１４４と同時に減算器１４５に送られる。整数部選択器１４４の出力は、従ってｖ_u(ｎ)を与える。この値ｖ_u(ｎ)が、次に、減算器１４９と遅延ユニット１４８に送られる。減算器１４９の出力は、数ｑ_u(ｎ)であり、これは、以前の出力サンプルｚ（ｎ）を生成するのに使用された、ｘ（ｎ）の以前のサンプルのインデックスと、ｚ（ｎ）の現在所望の出力サンプルに対して使用されているｘ（ｎ）のサンプルのインデックスとの間の差分を表す。図１１Ａで説明した例では、μ＝１．８５１であり、ｑ_u(ｎ)は、現時間ｎｚに依存して、２の値か、１の値のどちらかになる。適切な出力サンプルタイミングを維持するために、この値ｑ_u(ｎ) が、次にクロックパルス発生器１５０に送られ、これにより、クロックパルスの指示数が、フィルタ部９２−ｕの遅延ユニット１２５−０、…、１２５−ｇ-１に出力される。フィルタ・インデックス・パラメータｐを決定するために、入力と出力サンプル速度が異なる状況では、乗算器１４３からの乗算結果が、インデックスｖ_u(ｎ )と共に減算器１４５に送られる。この結果倍数だけ、乗算器１４６において補間係数Ｌを乗算して、その結果を、ブロック１４７において丸めることにより、パラメータｐが決定される。従って、ｚ符号カウンタ１４０が進行して、出力列ｚ（ｎ）の後続サンプルが所望されると、インデックスｐとクロック信号１４９が調整されて、Ｌ個の可能なフィルタの適切な選択が保証される。説明する限りにおいて、出力選択器９４（図１２）は、ピーク比較回路９５からパラメータｘが与えられると、中間信号ｚｘ（ｎ）の１つを選択する、単純なＭ−１選択器であると想定している。従って、追跡モード時には、フィルタ部９２−ｘだけを実施する必要がある。しかし、フィルタ部インデックスの動的な調整が所望な場合、追跡機能９４の増強は、あるタイプの遅延同期ループ測定を実行することによりなし得る。図１３に示すように、これは、３つのフィルタ部９２−ｘ-１、９２−ｘ、９２−ｘ+１の出力を測定することからなる。これら３つのフィルタ部の各々の出力は、次に、ピークオフセット検出回路１３２へと進められ、調整係数ｘ_adjが決定される。図１３に示すように、現在選択された、すなわち定刻フィルタ部９２−ｘからのサンプルの振幅が、遅れフィルタ部９２−ｘ-１からのサンプルと、進みフィルタ部９２−ｘ+１からのサンプルの両方よりも大きい場合、調整は必要ではない、この場合、ｘ_adj係数はゼロに設定されて、ｘは調整されない。しかし、進みフィルタ部９２−ｘ+１からのサンプルの振幅が、定刻フィルタ部９２−ｘの値、及び遅れフィルタ部９２−ｘ-１の値よりも大きい場合、位相調整が必要であることが指示されて、速度変換器４３−ｉに、符号の中央により近く出力させる。従って、＋１のｘ_adj係数が出力されて、ピーク検出／比較回路９５からのｘパラメータに加算された後、活性なフィルタ部９２−ｘを選択するのに使用される。同様に、遅れフィルタ部９２−ｘ-１からのサンプルの振幅が、定刻フィルタ部９２−ｘの値、及び進みフィルタ部９２−ｘ+１の値よりも大きい場合には、反対方向の調整が必要であることが指示される。速度変換器４３−ｉの以上の動作は、通常、特定チャンネルｉと関連した対応するＤＳＰ１１３−ｕにおいて実施される。しかし、理解されたいのは、速度変換器４３−ｉの動作は、適宜構成されるハードウェアによっても実行できる、ということである。更に、２つ以上のチャンネルに対して、速度変換器４３−ｉの機能の実行に専用のＤＳＰユニット１１３があってもよい。重複及び加算結合器（図１４Ａ及び１４Ｂ）図１４Ａ及び１４Ｂは、多チャンネル結合器１３１の信号処理アーキテクチャーを概略的に示し、この多チャンネル結合器は、上記のように、図５Ａの重複及び加算フィルタ構造を備えた、広帯域チャンネル化装置とは相補的である。チャンネル化装置の場合のように、多チャンネル結合器の信号処理機能は、前に参照したCrochiere の教科書の図７．２０に対応する、図１７に示す信号処理フロー図に基本的に対応し、それと機能的には等価である。上記のように、図５Ａに示す、重複及び加算チャンネル化装置に類似して、結合器ユニット１３１は、多数のデジタル音声又はデータ信号の実時間処理を可能にして、ＩＦ（中間周波数）出力サンプル速度への周波数変換、及び信号結合を実施する、実用的な実施形態を用いる。図１４Ａの実施形態は、標準ＶＭＥバス^tm インターフェース６０１、６０３を介した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバス６０５を介した、チャンネル化データ収集を提供する。図５Ａ及び５Ｂのチャンネル化装置の上記の説明のように、図１４Ａ及び１４Ｂの重複及び加算結合器を、ＮＡＤＣ（ＴＤＭＡ）セルラーシステムに使用可能な４００チャンネル／３０ＫＨｚシステム、及び欧州ＧＳＭセルラー規格で使用可能な５０チャンネル／２００ＫＨｚシステムの非限定例に対して説明する。３０ＫＨｚチャンネルでは、５０ＫＨｚのサンプル速度が前提となる。２００ＫＨｚでは、３００ＫＨｚのサンプル速度が前提となる。チャンネル化データは、結合器により、解析ベースバンド信号として受信される。チャンネルサンプル速度は、結合器のフィルタ設計に依存する。図１４Ａ及び１４Ｂの結合器アーキテクチャーは、比較的高いデータ速度で、多数のチャンネルに対するデータを収集するために、カスタムＴＤＭバス６１０を使用する。というのは、全チャンネルからの総合データ速度は、通常、ＶＭＥバス^tm６０５、及び他の標準バスプロトコルのバス帯域幅を超えるためである。ＴＤＭバス６１０のクロックは、２０ＭＨｚに設定されるので、フレーム当たり４００個の時間スロットが可能になる。各時間スロットは、上記に参照したように、最高５０ＫＨｚのサンプル速度で、データの単一チャンネルを転送可能である。より高い速度では、フレーム当たり多数のスロットを、単一の供給源に割り当てることができる。図４のチャンネル化装置のＴＤＭバスを参照して、上記で注目したように、３００ＫＨｚのサンプル速度では、フレーム当たり６個のスロットが必要となる。というのは、各スロットは、５０ＫＨｚのサンプル速度を扱うため（、及び５０ＫＨｚの６倍が、３００ＫＨｚであるため）である。ＴＤＭバス上に表明されるチャンネル化データの供給源は、付随の電話通信ネットワークから到来する、音声又はデータ信号をフォーマット（例えば、セルラー規格に）、及び変調する、ＤＳＰプロセッサ１１３（図３）であり、それによりベースバンド解析信号が与えられる。各データ源は、１つ以上の時間スロットに割り当てられ、その時間スロットの間に、各データ源は、結合器により要求された場合に、単一の複素サンプルを転送することになる。同一の時間スロットに、２つの供給源を割り当てることはできない。時間スロットは、システム初期化時に、システムコントローラ（ＶＭＥバス^tm６０５上の別個のＣＰＵ）により割り当てられる。システムコントローラは又、結合器をプログラムして、有効データを含む全ての時間スロットを特定する。各ＤＳＰプロセッサからのサンプルは、ＴＤＭバスコントローラ６１１（論理アレーで実施される状態マシーン）、及び関連したバッファ／ドライバ６１３からＴＤＭバス６１０に供給される、制御信号により要求される。このサンプルは、バスバッファユニット６１７を介して、デュアルポートＲＡＭバッファ６１５内に書き込まれる。ＴＤＭバス制御論理ユニット６１１は、ＲＡＭバッファ６１５のアドレッシングと、ＴＤＭバスのフレーミング信号との同期をとり、それにより、各チャンネルが、デュアルポートＲＡＭ６１５内の適切なアドレスに書き込まれるのが保証される。結合器が、全稼働チャンネルからのデータ収集を完了した場合、ＴＤＭバスコントローラ６１１は、リンク６１２を介して、ＦＦＴ制御論理ユニット６２０に制御信号を結合し、それによりＦＦＴ制御論理ユニット６２０に、ＦＦＴ処理を開始させる。チャンネル化装置における論理ゲートアレー４６８と類似して、ＦＦＴ制御論理ユニット６２０は、論理ゲートアレーとして好適に実現される、状態マシーンである。図４のチャンネル化装置の順方向ＦＦＴプロセッサ機能とは相補的に、図６の結合器が逆方向ＦＦＴを実行させる。しかし、実用的な実施形態という点では、逆方向ＦＦＴの生成は、以下で説明するように、順方向ＦＦＴを用いてもたらされる。ＦＦＴプロセッサＦＦＴプロセッサは、図１４Ａの符号６３０で示されるが、結合すべきチャンネル数よりもひとまわり多い、「２の累乗」に等しいサイズを有するように構成される。上記で注目したように、４００個の３０ＫＨｚチャンネルは、５１２点ＦＦＴを必要とし、一方、５０個の２００ＫＨｚチャンネルは、６４点ＦＦＴを必要とする。ＦＦＴサイズは、初期化時に、ＦＦＴエンジン内にプログラムされる。チャンネル速度は又、以下の式に従って、ＦＦＴ処理速度を特定する。ＦＦＴ速度＝１／（チャンネルサンプル速度）以前に説明したように、３０ＫＨｚチャンネルに対する５０ＫＨｚサンプル速度では、５１２点ＦＦＴが、２０マイクロ秒毎に生成される必要があり、一方、３００ＫＨｚサンプル速度では、３．３３３マイクロ秒毎に、６４点ＦＦＴを必要とする。現在のところ利用可能な典型的なＦＦＴデバイスは、これらの速度で動作しないので、スループットを維持するために、ＦＦＴプロセッサ６３０は、問題とする信号処理パラメータと関連したＦＦＴサイズでプログラムされている、複数のＦＦＴエンジン（例えば、図示の例では、６３１、６３２、６３３の３個）を含む。複数のエンジンでＦＦＴプロセッサ６３０を実施することにより、ＦＦＴ回復時間が、５１２点ＦＦＴプロセッサでは６０マイクロ秒に、６４点ＦＦＴプロセッサでは１０マイクロ秒に低減される。５１２点逆方向ＦＦＴは、５１２個のサンプルを必要とする。しかし、時間スロットは４００個しかない。これら４００個の時間スロットは、ＦＦＴプロセッサ６３０の５１２個のビンウィンドウ内に中心付けられる。制御論理ユニット６２０は、ゼロを、最初の５６個のビンに対して、１つのＦＦＴエンジン内に連続して書き込ませる。次の４００ビンに対しては、データは、活性チャンネルに対して、デュアルポートＲＡＭ６１５から読むことができる。そのチャンネルが、活性チャンネルでない場合、制御論理ユニット６２０は、そのビン内にゼロを書き込むことになる。活性であるそれらチャンネルの身元は、システム初期化時に、制御論理ユニット６２０内にプログラムされる。最後の５６個のビンに対しては、ゼロが、それらのビン内に書き込まれる。（６４点ＦＦＴでは、ゼロが、最初、及び最後の７個のＦＦＴビン内に書き込まれ、５０個の２００ＫＨｚチャンネルが許容される。）内蔵の試験機能を与えるために、試験データが、ＶＭＥバス^tm６０５を介して、１つ以上のビン内に書き込み可能である。この目的のために、試験機能用に専用化されたファーストイン・ファーストアウト（ＦＩＦＯ）メモリ６３５が、トランシーバユニット６０１を介してバス６０５に結合されるので、ＶＭＥバス^tm 上のＣＰＵが、結合器に試験信号を書き込むことが可能になる。更に、システムコントローラは、ＦＦＴ制御論理ユニット６２０をプログラムして、特定のビンに対するデュアルポートＲＡＭ６１５ではなく、ＦＩＦＯメモリ６３５から、データを読み出すことができる。試験データを、最初及び最後の７個のＦＦＴビン内に書き込み可能であり、従って、５０個の２００ＫＨｚチャンネルが、到来する活性なデータチャンネルに対して利用可能な状態にされる。順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、以下の等式が用いられる。ｘ［ｎ］＝Ｋ×ＦＦＴ（Ｘ［((−ｋ))_K］）ここで、ｘ［ｎ］はＸ［ｋ］の逆方向ＦＦＴで、ｎはサンプル数で、ｋはＦＦＴビン数で、ＫはＦＦＴサイズであり、Ｘ［((−ｋ))_K］は、モジュロＫによる、列Ｘ［ｋ］の順番の反転である列を表す。ビン数０の周りで、ＦＦＴへの入力データの鏡像を生成することにより、順方向ＦＦＴが、ＦＦＴサイズにより換算された逆方向ＦＦＴとなる。制御論理ユニット６２０は、ＦＦＴエンジン内にデータを書き込む場合に、反転順に、入力デュアルポートＲＡＭ６１５をアドレス指定する。図５Ａ及び５Ｂのチャンネル化装置の実施形態のように、図１４Ａ及び１４Ｂの結合器アーキテクチャーにおいて、５１２点ＦＦＴを生成するために、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小数点）アルゴリズムを使用する。Ｎ／２点ＦＦＴを用いて、Ｎ点ＦＦＴの偶数ビンを生成するために、以下の関係が必要となる。Ｘ［ｋ］＝Ｇ［ｋ］＋Ｈ［ｋ］×Ｗ_N ^k ここで、Ｘ［ｋ］は入力列ｘ［ｎ］のＮ点ＦＦＴで、ｋはＦＦＴビン数で、ＮはＦＦＴサイズ（５１２）で、Ｇ［ｋ］は、ｘ［ｎ］の偶数サンプルのＮ／２点ＦＦＴで、Ｈ［ｋ］は、ｘ［ｎ］の奇数サンプルのＮ／２点ＦＦＴであり、Ｗ_N＝ｅ^-j×2×π/Nである。図５Ａ及び５Ｂのチャンネル化装置のように、結合器に対する５１２点ＦＦＴは、２つの２５６点ＦＦＴから生成される。Ｎ／２点ＦＦＴは、５１２点入力列の偶数、及び奇数サンプルから生成される。図６のアーキテクチャーにおいて、第１の（図で見た場合、上部の）ＦＦＴデータ・デュアルポートＲＡＭ６４１が、Ｇ［ｋ］を格納する。第２の（図で見た場合、下部の）ＦＦＴデータ・デュアルポートＲＡＭ６４２が、Ｈ［ｋ］×Ｗ_N ^k を格納する。Ｈ［ｋ］とＷ_N ^kの乗算は、ｋ＝０から２５５について、数値制御発振器／変調器（ＮＣＯＭ）６５１により実行される。５１２点ＦＦＴの最初の２５６個のビンを処理するために、ＲＡＭ６４１の出力は、算術演算論理ユニット（ＡＬＵ）６５５の手段により、ＲＡＭ６４２の出力と総和がとられる。ｋ＝２５６から５１１に対して、Ｗ_N ^k＝−Ｗ_N ^k-N/2であるので、ＲＡＭ６４２の出力Ｎは、５１２点ＦＦＴの残りの２５６個のビンに対して、ＲＡＭ６４１の出力から減算される。ＮＣＯＭ６５１を介する伝搬遅延を吸収して、適切な対のサンプルが、ＡＬＵ６５５により処理されるのを保証するために、１組の遅延レジスタ６５７が、デュアルポートＲＡＭ６４１からＡＬＵへの出力経路に結合される。（２００ＫＨｚチャンネルでは、６４点ＦＦＴが使用される。６４は４の累乗であるので、ＮＣＯＭ６５１、デュアルポートＲＡＭ６４２、及びＡＬＵ６５５は必要ではなく、制御ユニット６２０からの制御信号により禁止にされる。）上記に参照したCrochiere の教科書に記載され、また図１７に示すように、結合器アルゴリズムは、逆方向ＦＦＴの入力列が、複素指数Ｗ_K ^kmRにより乗算されることを必要とし、ここで、ｋは入力周波数ビン数に等しく、Ｋは逆方向ＦＦＴサイズに等しく、ｍは逆方向ＦＦＴ数（すなわち、第１の逆方向ＦＦＴを生成するには、ｍ＝０であり、第２のＦＦＴを生成するには、ｍ＝１であり、等の）であり、Ｒは結合器の補間率であり、Ｗ_k＝ｅ^-j×2×π/Kである。数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプルの循環回転によりもたらすことができ、すなわち、ｘ［((ｎ−ｒ))_k］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］）となる。ここで、ｒは−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ出力サンプルを回転させることにより、複素指数の位相シフトが生成される。この回転は、ＦＦＴ制御論理ゲートアレー６２０において、ＦＦＴ出力アドレッシング論理により実行される。回転の量は、結合器の初期化時に、予めプログラムされる。以前に注記したように、ＦＦＴエンジンは、ブロック浮動小数点アルゴリズムを用いてＦＦＴを生成する。ブロック浮動小数点ＦＦＴは、入力データの特性に依存する換算係数を与える。５１２点ＦＦＴを生成するのに用いられる２つの２５６点ＦＦＴは、同一の換算係数を有し得ない、又は連続したＦＦＴは、同一の換算係数を有し得ないので、バレル型シフト回路６５８、６５９が、ＡＬＵ６５５への信号流れの入力経路に結合される。図４のチャンネル化装置の動作に関連して以前に説明したように、バレル型シフタは、同一スケールにＦＦＴデータを調整して、後に続く処理に対して、そのデータを適切に整合させる。重複及び加算フィルタリング図５Ａ及び５Ｂのチャンネル化装置のように、図６の結合器の逆畳込み重複及び加算フィルタは、図１４Ｂの符号６６０で示されるが、４つのフィルタタップ段６６０−１、６６０−２、６６０−３、及び６６０−４からなる。ＦＦＴサイズ、及び段数は、フィルタの全体長を設定し、これは以下により規定される。フィルタ長＝Ｎ×段数ここで、ＮはＦＦＴサイズである。フィルタ６２０は、チャンネル帯域幅の半分に等しい遮断周波数を備えた、実数低域通過フィルタとして設計される。注意されたいのは、このフィルタは、４段フィルタに限定されないということであり、所望であれば、より多くの段を用いることができ、これは、チャンネル選択性を増大させることになり、それにより、チャンネル内の折り返し歪みが低減され、チャンネルサンプル速度を減少させることができる。フィルタ６３０のそれぞれの段６３０−ｉは、メモリ要素６３１Ａと６３１Ｂの１つ又は両方、帰還マルチプレクサ６３３、係数メモリ６３５、及び乗算器６３７から形成される。各係数メモリは、それぞれの組のＮ個のフィルタ（重み）係数を格納し、その数は、ＦＦＴプロセッサのサイズに対応する。係数は、初期化時に、ＶＭＥバス^tm６０５を介して、係数メモリ６３５にダウンロードされる。係数メモリに対するアドレス入力は、（ゲートアレー論理で実施される）フィルタ制御状態マシーン６７０から、リンク６２９を介して供給され、一方データ入力は、データリンクを介して結合される。第１のＮ個の係数は、第１の、すなわち最も左の段６３０−１の係数メモリ６３５内にロードされ、第２のＮ個の係数は、タップ段６３０−２の係数メモリ６３５内に格納され、第３のＮ個の係数は、タップ段６３０−３の係数メモリ６３５内に格納され、第４のＮ個の係数は、タップ段６３０−４の係数メモリ６３５内に格納される。ＡＬＵ６３５からのＦＦＴプロセッサの出力は、リンク６５６を介して、全てのフィルタ段の乗算器６３７に分配されて、同時に、各段の係数により乗算される。乗算器６３７の出力は、加算器６３９に結合されて、遅延メモリを介して累積、及びシフトされているデータに加算される。図４のチャンネル化装置のフィルタのように、各段の遅延メモリは、第１の段６３０−１を除いて、２つのメモリ部６３１Ａ及び６３１Ｂに分割される。第１のフィルタタップ段６３０−１は、遅延メモリ部６３１Ｂを必要としない。というのは、リンク６３２を介してマルチプレクサ６３３に供給されるゼロが、第１のフィルタ段へとシフトされるためである。各遅延メモリの長さは、フィルタ補間率により決定され、このフィルタ補間率は、チャンネル及び出力サンプル速度に従って規定される。結合器の出力サンプル速度は、以下により与えられる。出力サンプル速度＝Ｎ×チャンネル帯域幅３０ＫＨｚチャンネルの場合、出力サンプル速度は、３．０×１０⁴×５１２＝１５．３６ＭＨｚである。２００ＫＨｚチャンネルの場合、出力サンプル速度は、２．０×１０⁵×６４＝１２．８ＭＨｚである。フィルタ補間率Ｒは、以下の商の最も近い整数である。Ｒ＝丸め（出力サンプル速度／チャンネルサンプル速度）上記のように、５０ＫＨｚチャンネルサンプル速度を有する、３０ＫＨｚチャンネルを用いる例では、補間率はＲ＝３０７であり、３００ＫＨｚチャンネルサンプル速度を有する、２００ＫＨｚチャンネルでは、補間率はＲ＝４３である。遅延メモリ部６３１Ａの各々の長さはＲであり、一方遅延メモリ部６３１Ｂの長さは、フィルタ重複としても知られているが、以下により与えられる。重複＝（Ｎ−Ｒ）従って、３０ＫＨｚチャンネルの場合、フィルタ重複は２０５であり、２００ＫＨｚチャンネルの場合、フィルタ重複は２１である。補間率Ｒは又、重複及び加算フィルタの必要とされる信号処理速度を特定する。フィルタが、スループットを維持するように、データを処理しなければならない、最小クロック速度は、以下により与えられる。フィルタ処理速度＝出力速度×Ｎ／Ｒ３０ＫＨｚチャンネルシステムの場合、最小速度は２５．６２ＭＨｚである。２００ＫＨｚチャンネルシステムの場合、速度は１９．０５ＭＨｚである。逆方向ＦＦＴプロセッサにより出力される、あらゆるＮ個のサンプルに対して、重複及び加算フィルタ６６０は、Ｒ個のサンプルを出力する。各逆方向ＦＦＴの第１のＲ個のサンプルに対して、フィルタ制御状態マシーン６７０が、選択制御リンク６７１を経由して、マルチプレクサ６３３を介する第１の、すなわち上部の入力ポート６３３−１を選択する。この時間の間、全てのデータが、図６で見られるように、左から右へとクロック制御リンク６６９を介して、シフト、又はクロック同期にされて、フィルタの最後の段６３０−４の加算器６３９により生成される総和の値が、Ｉ／２帯域フィルタ６７２に入力される。残りのＮ−Ｒ個のサンプルに対しては、各マルチプレクサ６３３の第２の、すなわち下部のポート６３３−２が選択されて、加算器６３９の出力は、リンク６３８を介して、遅延メモリ部６３１Ａに帰還される。この時間の間、メモリ部６３１Ｂはシフトされず、最後の段６３０−４でのデータは、１／２帯域フィルタ内にはクロック同期入力されない。やはり、チャンネル化装置のフィルタのように、最後のＮ−Ｒ個のサンプルの帰還により、フィルタ重複が与えられる。１／２帯域フィルタ及び速度バッファフィルタ６３０の出力は、１／２帯域フィルタ６７２に結合される。というのは、ＲＦ送信器励振装置は、通常、複素信号ではなく実信号を必要とするからである。１／２帯域フィルタ６３０は、複素数／実数データ変換をもたらす集積回路として構成され、これにより出力サンプル速度が２倍になる。図６の結合器の完全体は、完全実数システムとして実施可能であろうが、これは、サンプル速度、処理速度、及びＦＦＴサイズの全てを２倍にする必要があり、複雑性、及び費用が増大することになる。結合器からのデータの連続流れを可能にするために、速度バッファＦＩＦＯメモリ６７４が、１／２帯域フィルタ６７２の出力に結合される。ＦＩＦＯメモリ６７４に格納されたデータは、トランシーバサイトの送信側のＤ−Ａ変換器１３３（図３）に適用するために、出力ドライバユニット６７５を経由して、出力データリンク６９０に結合される。以前に注記したように、重複及び加算フィルタ６３０は、Ｎクロックサイクル毎に、Ｒ個のサンプルからなるバーストを与え、ＦＩＦＯ６７４の出力は、実出力サンプル速度でのデータの連続流れを与える。更に、ＦＩＦＯからの半完全フラグが、制御信号線６７３を介して、制御論理回路に供給されて、いつデータを要求するかを、それぞれの状態マシーン間に分配した制御リンクを介して、ＴＤＭバスインターフェースユニット６１１に指示する。ＦＩＦＯ６７４に格納されたデータ量が、そのＦＩＦＯ容量の半分よりも少なくなった場合、フラグは非活性となり、これによりＴＤＭバスインターフェースに合図が出されて、その活性チャンネルからのチャンネルデータが要求され、出力データの連続流れを維持するように処理される。図５Ａ及び５Ｂのチャンネル化装置アーキテクチャーのように、それぞれの発振器が、必要とされる各出力サンプル速度に対して設けられる。３０ＫＨｚ、又は２００ＫＨｚチャンネルのどちらかを処理可能である結合器の本発明の例では、それぞれ３０．７２ＭＨｚ、及び２５．６ＭＨｚ（２×出力サンプル速度）クロック６７６、及び６７７が与えられる。システムコントローラによる結合器の初期化時に、適切な発振器が、関連した制御論理ユニット６７８により選択される。更なる組の論理回路が含まれており、結合器により使用される、追加のクロック信号が生成される。図５Ａ及び５Ｂのチャンネル化装置アーキテクチャーのように、高速度（約２００ＭＨｚ）発振器６８１のクロック出力は、カウンタ６８２及び６８３により分周されて、必要なフィルタ処理クロック、ＴＤＭバスクロック、及びＦＦＴエンジン・システムクロックが生成される。多相フィルタを用いるチャンネル化装置（図１５Ａ及び１５Ｂ）本発明の広帯域チャンネル化装置の第２の実施例は、多相フィルタ構造として構成され、これは、上記に参照したCrochiere の教科書の図７．１５に示される信号処理フロー図により、機能的に表現可能である。やはり、フィルタ変換機能（それぞれ、図３のチャンネル化装置１１１、及び結合器１３１に含まれる、フィルタ構造の多相実施形態により使用される）の各々に対するアルゴリズムは、 Crochiere の教科書において厳密に記載されているので、ここでは繰り返さないことにする。図５Ａの重複及び加算チャンネル化装置の実施例のように、図１５ＡのＦＦＴに基づく多相フィルタのバンク解析（チャンネル化装置）システムのアーキテクチャーは、実時間の広帯域ＩＦ（中間周波数）信号を受け取り、多数の個々の狭いベースバンド解析信号への周波数変換、及びチャンネル化を実行する。多相フィルタのチャンネル化装置は、標準ＶＭＥバス^tmインターフェースを介した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバスを介した、チャンネル化データ分配を与える。（以前の例を続けて用いて、以下の多相フィルタの実施例の説明は、４００チャンネル／３０ＫＨｚシステム、及び５０チャンネル／２００ＫＨｚシステムの特定例を扱うことにする。）多相チャンネル化装置アーキテクチャーの特徴は、入力サンプル速度が、チャンネルサンプル速度の整数倍となる点にある。このことは、チャンネルサンプル速度が、チャンネル帯域幅の倍数でなければならない、という意味を含んでいる。本発明の説明において、チャンネルは、２倍にオーバーサンプリングされる。従って、３０ＫＨｚチャンネルでは、６０ＫＨｚが前提となり、２００ＫＨｚチャンネルでは、４００ＫＨｚが前提となる。チャンネル化データは、チャンネル化装置により、解析ベースバンド信号として分配される。１／２帯域フィルタ、及び振幅監視ここで更に具体的に図１５Ａを参照すると、チャンネル化装置の入力は、バッファ／ドライバユニット７０１を介して、上流の広帯域デジタル受信器、特に、図３のＡ−Ｄ変換器１０３からのデジタルデータ出力リンク７０３とインターフェースする。クロック線７０５が、変換器の符号化クロックに使用すべき、サンプルクロックを供給する。入力サンプルクロック速度は、受信しようとするチャンネル数、及びそれらチャンネルの帯域幅により決定される。振幅監視論理回路７０８が、入力信号の自動利得制御を与えるために、データリンク７０３上のデジタル受信器のＡ−Ｄ変換器からの、入力データの２つの最上位ビットを監視する。これにより、受信器におけるＡ−Ｄ変換器１０３の完全ダイナミックレンジを利用することが保証される。振幅監視論理回路は、リンク７０９上の受信器に制御ワードを出力し、これを用いて、Ａ−Ｄ変換器の上流のデジタル減衰器が制御可能となる。それぞれの発振器７０２、７０４が、チャンネル化装置により使用される各入力速度を与える。選択及び１／２分周論理回路７０６が、フィルタ制御状態マシーン７０７の制御の下、発振器７０２、７０４に結合される。初期化時に、システムコントローラ（ＶＭＥバス^tm７１０上のＣＰＵ）が、適切な発振器を選択するように、チャンネル化装置を構成する。発振器クロックは又、出力クロックリンク７１２上にクロックを生成するために分周されて、後ほど説明するが、チャンネル化装置のシフトレジスタの遅延メモリを駆動する。データリンク７０３上の入力サンプルは、１／２帯域フィルタ７１１へとクロック同期入力され、この１／２帯域フィルタは、入力データの実数／複素数変換を実施する、有限インパルス応答（ＦＩＲ）フィルタとして構成される。１／２帯域フィルタ７１１は又、２だけデーメートして、データのクロック速度を１／２に低減する。複素サンプルは、次いで、多相フィルタ７１５のシフトレジスタ７１３内に送られる。特に、１／２帯域フィルタ７１１の出力は、フィルタ７１５の第１のフィルタ段７１５−１のシフトレジスタ７１３の遅延メモリ７２１内に、クロック同期入力される。各遅延メモリ７２１の長さは、チャンネル化装置のＦＦＴサイズに等しい。各遅延メモリ７２１の出力は、係数乗算器７２３に加えられる。係数乗算器７２３、及び他のハードウェア構成要素は、シフトレジスタ７１３のクロック速度のＩ倍である速度で動作し、ここで、Ｉは、オーバーサンプリング係数である。上述のように、オーバーサンプリング係数は２に等しい。これが意味することは、遅延メモリの出力での各サンプルが、２つの（Ｉ＝２）フィルタ係数により乗算され、その後に、次の遅延メモリ内にクロック同期入力される、ということである。図１５Ａのフィルタアーキテクチャーにおいて、多相フィルタ７１５は、４つのフィルタ段７１５−１、７１５−２、７１５−３、及び７１５−４から構成される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィルタの全体長を確立する。フィルタの長さは、以下のようになる。フィルタ長＝Ｉ×Ｎ×Ｓここで、Ｓはフィルタタップ数である。以前に注記したように、フィルタ段を更に多くすると、チャンネル選択性が増大し、またチャンネル内の折り返し歪みが低減する。フィルタ係数は、フィルタ制御ゲートアレー７０７の手段により、ＶＭＥバス^tmインターフェース７１０から、バストランシーバ７３１を介して供給され、係数ＲＡＭ７２５にダウンロードされる。各段７１５−ｉのＲＡＭ７２５は、Ｎ個の係数を格納する。フィルタ係数は、係数ＲＡＭ７２５のロード時に、以下のデシメーション式に従って、タップ数（ここでは、４）だけデシメートされる。Ｃ_a［ｎ］＝ｃ［Ｓ×ｎ＋ａ］，ｎ＝０からＮ×Ｉ−１ここで、ｃ［ｎ］はフィルタ係数の列で、ａはタップ数（ａ＝０からＳ−１）で、Ｃ_a［ｎ］は、タップ内にロードすべき係数である。例えば、第１のフィルタタップ段７１５−１の係数ＲＡＭ７２５は、以下の係数でロードされる。Ｃ₀［ｎ］＝｛Ｃ［０］、Ｃ［４］、Ｃ［８］、Ｃ［１２］ …Ｃ［Ｉ×Ｎ−Ｓ］｝係数乗算器７２３の出力は、次いで、加算器７３２、７３４、及び７３６の手段により総和がとられて、メモリ部７４１及び７４２からなる、デュアルポートＲＡＭ７４０内に書き込まれる。多相フィルタ用のＦＦＴプロセッサ（図１５Ｂ）図１５Ｂに示す多相結合器のＦＦＴプロセッサは、上記のように、図５Ｂの重複及び加算チャンネル化装置のＦＦＴプロセッサと、実際に同じ構成を有し、実質的に同じようにして動作する。Ｎ個のサンプルの、デュアルポートＲＡＭ７４０への書き込みが完了した後、フィルタ制御ユニット７０７が、リンク７１９を介して、（ゲートアレー論理で実施される状態マシーン）ＦＦＴ制御ユニット７３５に制御信号を結合して、ＦＦＴ処理を開始する。ＦＦＴプロセッサ７５０内において、１組の３つのＦＦＴエンジン７５１、７５２、７５３が、初期化時に、適切なＦＦＴサイズでプログラムされている。図５Ｂの重複及び加算の実施例のように、多相結合器に使用されるＦＦＴエンジンは、基数４のアルゴリズムを用いて、４の累乗であるＦＦＴサイズを生成する。図１５Ｂのアーキテクチャーにおいて、ＦＦＴの５１２個のビンの全ては、周波数デシメーション基数２のＦＦＴバタフライが先行する、２つの２５６点ＦＦＴの使用により生成される。ＦＦＴの偶数ビンを生成する過程において、データサンプルが、デュアルポートＲＡＭ７４０から読み出されて、算術演算論理ユニット（ＡＬＵ）７４３へと送られる。ＡＬＵ７４３は、ｘ［ｎ］とｘ［ｎ＋Ｎ／２］の総和をとり、その総和を、ＦＦＴプロセッサに直接に結合するが、それは、偶数ビンの処理時に、数値制御発振器／変調器（ＮＣＯＭ）７４５が禁止にされている際になされる。奇数ビンの処理に対しては、ＦＦＴ制御論理ユニット７３５が、ｘ［ｎ］とｘ［ｎ＋Ｎ／２］の差分をとるように、制御リンク７４４を介して、ＡＬＵ７４３を構成する。この差分値は、ＮＣＯＭ７４５によりＷ_N ⁿで乗算されて、ＦＦＴエンジン内にクロック同期入力され、５１２点ＦＦＴの奇数ビンが生成される。（２００ＫＨｚチャンネル化装置の場合、４の累乗としての６４点ＦＦＴしか必要としないので、ＡＬＵ７４３、及びＮＣＯＭ７４５は必要ではなく、ＦＦＴ制御ユニット７３５により禁止にされる。）以前に説明したように、ＦＦＴエンジン７５１、７５２、７５３は、ブロック浮動小数点アルゴリズムを用いて、複素ＦＦＴデータと共に、４ビットの換算係数を出力する。換算係数が用いられて、換算論理回路７６２の制御の下で、下流のバレル型シフタ７６１が制御される。やはり、バレル型シフタが使用されて、連続したＦＦＴからのデータが、同一スケールに整合するのを保証するために、データがＦＦＴエンジンから読み出される際に、そのデータが調整される。バレル型シフタ７６１から、データは、デュアルポートＲＡＭメモリ７６５内に書き込まれる。上記に注記したように、チャンネル化装置アルゴリズムでは、ＦＦＴプロセッサの出力が、複素指数Ｗ_N ^-kmMにより乗算されることが必要である。ここで、Ｍはデシメーション率であり、ｋはＦＦＴビン数であり、ｍはＦＦＴ（ブロック）数（すなわち、第１のＦＦＴを生成するには、ｍ＝０であり、次のＦＦＴを生成するには、ｍ＝１であり、等の）である。すなわち、以下の等式を用いて、チャンネル化装置は等価演算を実行する。ｘ［((ｎ−ｒ))_N］＝ＦＦＴ（Ｗ_N ^-rk×Ｘ［ｋ］）ここで、ｘ［ｎ］はＦＦＴ入力列であり、ｘ［((ｎ−ｒ))_N］は、ｒモジュロＮによる、ｘ［ｎ］の循環シフトである。ここでは、ｍＭ＝ｒである。ＦＦＴプロセッサの下流で複素指数を乗算するのではなく、チャンネル化装置のＦＦＴ制御論理ユニット７３５が、デュアルポートＲＡＭ７６５を制御可能にアドレス指定するので、ＦＦＴの入力データ列の循環シフトをもたらす順番で、処理済みデータ値がアクセスされる。各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータの、デュアルポートＲＡＭ７６５への書き込みが完了すると、ＦＦＴ制御論理ユニット７３５は、付随の時分割多重化（ＴＤＭ）バスインターフェース回路７６７に合図を出して、ＴＤＭバス７７０にデータを表明するので、バス上の付随のデジタル信号プロセッサに、データを供給することができ、これらのプロセッサは、チャンネルデータから音声、又はデータを復調、及び抽出するように動作する。多相チャンネル化装置は又、試験ＦＩＦＯメモリ７７１内に、データの１つ以上のチャンネルを書き込むように構成することができる。ＦＩＦＯメモリ７７１により、ＶＭＥバス^tm上のＣＰＵが、カスタムＴＤＭバス７１０とインターフェースすることなく、チャンネルデータを収集、及び解析することが可能になる。各チャンネルからのデータの、ＦＦＴエンジンからデュアルポートＲＡＭ７６５内への書き込みが完了すると、ＦＦＴ制御論理ユニット７３５は、ＴＤＭバスインターフェース論理回路７６７に合図を出して、バス上のデジタル信号プロセッサに、そのデータを分配する。これらのプロセッサは、チャンネルデータから音声、又はデータを復調、又は抽出するように動作する。バスバッファユニット７７５が、デュアルポートＲＡＭ７６５とＴＤＭバス７７０の間に結合される。ＴＤＭバス上のデータは、高速基準発振器７８２により駆動される、カウンタ回路７８１により供給される、フレーム当たり４００個の時間スロット内に分割され、それにより、単一の時間スロットが用いられて、最高６０ＫＨｚのサンプル速度で、データの単一チャンネルを出力することが可能になる。更に高いサンプル速度が必要である場合は、多数の時間スロットを、単一チャンネルに割り当てることができる。例えば、上記のように、４００ＫＨｚのサンプル速度では、７個の時間スロットが割り当てられることになる。時間スロットを、システムコントローラにより、動的に割り当てることも可能である。チャンネル化装置は、コントローラにより、全ての活性な時間スロットについて構成される。データがデュアルポートＲＡＭにおいて利用可能であり、且つ時間スロットが活性である場合、チャンネル化装置は、ＴＤＭバス７７０上に、データ、及びデータ利用可能信号を出力する。その時間スロットからデータを収集する全てのプロセッサは、ＴＤＭバスからデータを読み取ることになる。プロセッサは、フレーミング信号により、ＴＤＭバスと同期がとられるので、プロセッサは、データを読み取るべき適切な時間スロットを知ることになる。多相結合器（図１６Ａ及び１６Ｂ）図１６Ａ及び１６Ｂは、結合器１３１の多相での実施形態の信号処理アーキテクチャーを概略的に示し、結合器は、上記した、図１５Ａ及び１５Ｂの多相フィルタ構造を備えた、広帯域チャンネル化装置とは相補的である。多相結合器の特徴は、出力サンプル速度が、チャンネルサンプル速度の整数倍となる点にある。このことは、チャンネルサンプル速度が、チャンネル帯域幅の倍数でなければならない、という意味を含んでいる。本発明の説明において、チャンネルは、２倍にオーバーサンプリングされる。従って、３０ＫＨｚチャンネルでは、６０ＫＨｚが前提となり、２００ＫＨｚチャンネルでは、４００ＫＨｚが前提となる。チャンネル化データは、多相結合器により、解析ベースバンド信号として受信される。上記したように、図１４Ａ及び１４Ｂに示す重複及び加算チャンネル化装置に類似して、多相結合器は、多数のデジタル音声又はデータ信号の実時間処理を可能にする、実用的な実施形態を使用して、ＩＦ（中間周波数）出力サンプル速度への周波数変換、及び信号結合を実行する。図１６Ａ及び１６Ｂの実施形態により、標準ＶＭＥバス^tmインターフェース８０１、８０３を介した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバス８０５を介した、チャンネル化データ収集がもたらされる。やはり、多相チャンネル化装置の以前の説明のように、多相結合器を、ＮＡＤＣ（ＴＤＭＡ）セルラーシステムで使用可能な４００チャンネル／３０ＫＨｚシステム、及び欧州ＧＳＭセルラー規格で使用可能な５０チャンネル／２００ＫＨｚシステムの非限定例に対して説明する。３０ＫＨｚチャンネルの場合、６０ＫＨｚのサンプル速度が前提となる。２００ＫＨｚの場合、４００ＫＨｚのサンプル速度が前提となる。チャンネル化データは、結合器により、解析ベースバンド信号として受信される。チャンネルサンプル速度は、結合器のフィルタ設計に依存する。図１６Ａ及び１６Ｂの結合器アーキテクチャーは、比較的高いデータ速度で、多数のチャンネルに対するデータを収集するために、カスタムＴＤＭバス８１０を使用する。というのは、全チャンネルからの総合データ速度は、通常、ＶＭＥバス^tm８０５、及び他の標準バスプロトコルのバス帯域幅を超えるためである。多相結合器（及びチャンネル化装置）を使用するトランシーバシステムを実施するためには、ＴＤＭバス８１０クロックを２４ＭＨｚに等しく設定すると都合が良く、その結果、フレーム当たり４００個の時間スロットが可能になり、各時間スロットは、最高で上記参照の６０ＫＨｚサンプル速度で、データの単一チャンネルを転送する。このクロック速度は、５０ＫＨｚチャンネルサンプル速度の例として与えた、トランシーバシステムの重複及び加算結合器／チャンネル化装置の実施例のＴＤＭバスクロック速度とは異なる。クロック速度は、この値に限定されるものでなく、この値は、トランシーバシステムの実施の簡略化例を提供するために、選択したものである。より高い速度に対しては、フレーム当たり多数のスロットを、単一の供給源に割り当てることができる。図１６Ａ及び１６Ｂのチャンネル化装置のＴＤＭバスを参照して上記したように、４００ＫＨｚサンプル速度では、フレーム当たり７個のスロットが必要となる。ＴＤＭバス上に表明されるチャンネル化データの供給源は、付随の電話通信ネットワークから到来する、音声又はデータ信号をフォーマット（例えば、セルラー規格に）、及び変調するＤＳＰプロセッサであり、それによりベースバンド解析信号が与えられる。各データ源は、１つ以上の時間スロットに割り当てられ、その時間スロットの間に、結合器により要求された場合に、データ源は、単一の複素サンプルを転送することになる。同一の時間スロットに、２つの供給源を割り当てることはできない。時間スロットは、システム初期化時に、システムコントローラ（ＶＭＥバス８０５上の別個のＣＰＵ）により割り当てられる。システムコントローラは又、結合器をプログラムして、有効データを含む全ての時間スロットを特定する。各ＤＳＰプロセッサからのサンプルが、ＴＤＭバスコントローラ８１１（論理アレーで実施される状態マシーン）、及び関連したバッファ／ドライバ８１３からＴＤＭバス８１０に供給される、制御信号により要求される。このサンプルは、バスバッファユニット８１７を介して、デュアルポートＲＡＭバッファ８１５内に書き込まれる。ＴＤＭバス制御論理ユニット８１１は、ＲＡＭバッファ８１５のアドレッシングを、ＴＤＭバスのフレーミング信号に同期させ、それにより、各チャンネルが、デュアルポートＲＡＭ８１５内の適切なアドレスに書き込まれるのが保証される。結合器の、全ての稼働チャンネルからのデータ収集が完了した場合、ＴＤＭバスコントローラ８１１は、リンク８１２を介して、ＦＦＴ制御論理ユニット８２０に制御信号を結合し、それによりＦＦＴ制御論理ユニット８２０が、ＦＦＴ処理を開始せしめられる。ＦＦＴ制御論理ユニット８２０は、論理ゲートアレーとして、好適に実現される状態マシーンである。図７のチャンネル化装置の順方向ＦＦＴプロセッサ機能とは相補的に、図８の多相結合器は、逆方向ＦＦＴを実行させる。しかし、図６の重複及び加算結合器のように、実用的な実施形態という点では、逆方向ＦＦＴの生成は、これから説明するように、順方向ＦＦＴを用いてもたらされる。結合器の、全ての稼働チャンネルからのデータ収集が完了した場合、ＴＤＭバスコントローラ８１１は、リンク８１２を介して、ＦＦＴ制御論理ユニット８２０に制御信号を結合し、それによりＦＦＴ制御論理ユニット８２０が、ＦＦＴ処理を開始せしめられる。ＦＦＴ制御論理ユニット８２０は、論理ゲートアレーとして、好適に実現される状態マシーンである。ＦＦＴプロセッサ（図１６Ａ）図１５Ｂのチャンネル化装置の順方向ＦＦＴプロセッサ機能と相補的に、図１６Ａの多相結合器が、逆方向ＦＦＴを実行させる。しかし、図６の重複及び加算結合器のように、実用的な実施形態という点では、逆方向ＦＦＴの生成は、これから説明するように、順方向ＦＦＴを用いてもたらされる。ＦＦＴプロセッサは、８３０で示されるが、結合すべきチャンネル数よりもひとまわり大きい、「２の累乗」に等しいサイズを有するように構成される。注記したように、４００個の３０ＫＨｚチャンネルは、５１２点ＦＦＴを特定し、一方５０個の２００ＫＨｚチャンネルは、６４点ＦＦＴを必要とする。ＦＦＴサイズは、初期化時に、ＦＦＴエンジン内にプログラムされる。チャンネル速度は又、以下の式に従って、ＦＦＴ処理速度を特定する。ＦＦＴ速度＝１／（チャンネルサンプル速度）以前に説明したように、３０ＫＨｚチャンネルに対する６０ＫＨｚサンプル速度では、５１２点ＦＦＴが１６．６６７マイクロ秒毎に生成される必要があり、一方４００ＫＨｚサンプル速度では、２．５マイクロ秒毎に、６４点ＦＦＴを必要とする。現在のところ利用可能な典型的なＦＦＴデバイスは、これらの速度で動作しないので、スループットを維持するために、ＦＦＴプロセッサ８３０は、問題とする信号処理パラメータと関連したＦＦＴサイズでプログラムされている、複数のＦＦＴエンジン（例えば、図示の例では、８３１、８３２、８３３の３個）を含む。３個のエンジンでＦＦＴプロセッサ８３０を実施することにより、ＦＦＴ回復時間が、５１２点ＦＦＴプロセッサでは５０マイクロ秒に、６４点ＦＦＴプロセッサでは７．５マイクロ秒に低減される。以前に説明したように、５１２点逆方向ＦＦＴは、５１２個のサンプルを必要とする。しかし、時間スロットは４００個しかない。これら４００個の時間スロットは、ＦＦＴプロセッサ８３０の５１２個のビンウィンドウ内に中心付けられる。制御論理ユニット８２０は、ゼロを、最初の５６個のビンに対して、１つのＦＦＴエンジン内に連続して書き込ませる。次の４００個のビンに対しては、データは、活性チャンネルに対して、デュアルポートＲＡＭ８１５から読み出すことができる。そのチャンネルが、活性チャンネルでない場合、ＦＦＴ制御論理ユニット８２０は、そのビン内に、ゼロを書き込むことになる。活性であるそれらチャンネルの身元は、システム初期化時に、制御論理ユニット８２０内にプログラムされる。最後の５６個のビンに対しては、ゼロが、それらのビン内に書き込まれる。（６４点ＦＦＴの場合、ゼロが、最初及び最後の７個のＦＦＴビン内に書き込まれ、５０個の２００ＫＨｚチャンネルが許容される。）内蔵の試験機能を与えるために、試験データが、ＶＭＥバス８０５を介して、１つ以上のビン内に書き込み可能である。この目的のために、試験機能用に専用化されたファーストイン・ファーストアウト（ＦＩＦＯ）メモリ８３５が、トランシーバユニット８０１を介して、バス８０５に結合されるので、ＶＭＥバス上のＣＰＵが、結合器に試験信号を書き込むことが可能になる。更に、システムコントローラが、ＦＦＴ制御論理ユニット８２０をプログラムして、特定のビンに対するデュアルポートＲＡＭ８１５ではなく、ＦＩＦＯメモリ８３５から、データを読み出すことができる。試験データを、最初及び最後の７個のＦＦＴビン内に書き込み可能であり、従って、５０個の２００ＫＨｚチャンネルが、到来する活性データチャンネルに対して利用可能な状態にされる。順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、ＦＦＴ制御論理ユニット８２０は、ＦＦＴエンジンへのデータ書き込み時とは逆の順番で、入力デュアルポートＲＡＭ８１５をアドレス指定する。図１４Ａの重複及び加算結合器の実施形態のように、図１６Ａの多相結合器アーキテクチャーにおいて、５１２点ＦＦＴを生成するために、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小数点）アルゴリズムを使用する。また、図１４Ａの結合器において、結合器に対する５１２点ＦＦＴは、２つの２５６点ＦＦＴから生成される。Ｎ／２点ＦＦＴは、５１２点入力列の偶数及び奇数サンプルから生成される。図１４Ａのアーキテクチャーにおいて、第１の（図で見た場合、上部の）ＦＦＴデータ・デュアルポートＲＡＭ８４１が、Ｇ［ｋ］を格納、及び保持する。第２の（図で見た場合、下部の）ＦＦＴデータ・デュアルポートＲＡＭ８４２が、Ｈ［ｋ］を格納する。Ｈ［ｋ］とＷ_N ^kの乗算が、ｋ＝０から２５５について、数値制御発振器／変調器（ＮＣＯＭ）８５１により実行される。５１２点ＦＦＴの最初の２５６個のビンを処理するために、ＲＡＭ８４１の出力が、算術演算論理ユニット（ＡＬＵ）８５５の手段により、ＲＡＭ８４２の出力と総和がとられる。ｋ＝２５６から５１１に対して、Ｗ_N ^k＝−Ｗ_N ^k-N/2であるので、ＲＡＭ８４２の出力は、５１２点ＦＦＴの残りの２５６個のビンに対して、ＲＡＭ８４１の出力から、ＮＣＯＭを経由して減算される。ＮＣＯＭ８５１を介する伝搬遅延を吸収して、適切な対のサンプルが、ＡＬＵ８５５により処理されるのを保証するために、１組の遅延レジスタ８５７が、デュアルポートＲＡＭ８４１からＡＬＵへの出力経路に結合される。（２００ＫＨｚチャンネルの場合、６４点ＦＦＴが使用される。６４は４の累乗であるので、ＮＣＯＭ８５１、デュアルポートＲＡＭ８４２、及びＡＬＵ８５５は必要ではなく、制御ユニット８２０からの制御信号により禁止にされる。）上記で指摘したように、Crochiere の教科書を参照すると、結合器アルゴリズムは、逆方向ＦＦＴの入力列が、複素指数Ｗ_K ^kmRにより乗算されることを必要とし、ここで、ｋは入力周波数ビン数に等しく、Ｋは逆方向ＦＦＴサイズであり、ｍは逆方向ＦＦＴ数であり、Ｒは結合器の補間率であり、Ｗ_k＝ｅ^-j×2×π/Kである。数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプルの循環回転によりもたらすことができ、すなわち、ｘ［((ｎ−ｒ))_K］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］）となる。ここで、ｒは−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ出力サンプルを回転させることにより、複素指数の位相シフトが生成される。この回転は、ＦＦＴ制御論理ゲートアレー８２０において、ＦＦＴ出力アドレッシング論理により実行される。回転の量は、結合器の初期化時に、予めプログラムされる。やはり、ＦＦＴエンジンは、ブロック浮動小数点アルゴリズムを用いてＦＦＴを生成する。ブロック浮動小数点ＦＦＴは、入力データの特性に依存する換算係数を与える。５１２点ＦＦＴを生成するのに用いられる２つの２５６点ＦＦＴは、同一の換算係数を有し得ない、又は連続したＦＦＴは、同一の換算係数を有し得ないので、バレル型シフト回路８５８、８５９が、ＡＬＵ８５５への信号流れの入力経路に結合される。図１４Ａの重複及び加算結合器の動作に関連して以前に説明したように、バレル型シフタは、同一スケールにＦＦＴデータを調整して、後に続く処理に対して、そのデータを適切に整合させる。多相フィルタ（図１６Ｂ）ＦＦＴの出力は、ＡＬＵ８５５により供給されるが、フィルタ８６５の第１のフィルタ段８６５−１のシフトレジスタ８６３の遅延メモリ８６１内にクロック同期入力される。各遅延メモリ８６１の長さは、ＦＦＴサイズに等しい。各遅延メモリ８６１の出力は、それぞれの係数乗算器８６９に供給される。係数乗算器８６９、及び他のハードウェア構成要素は、シフトレジスタ８６３のクロック速度のＩ倍である速度で動作し、ここで、Ｉはオーバーサンプリング係数である。上述のように、オーバーサンプリング係数は２に等しい。これが意味することは、遅延メモリの出力での各サンプルが、２つの（Ｉ＝２）フィルタ係数により乗算され、その後に、次の遅延メモリ内にクロック同期入力される、ということである。図１６Ｂのフィルタアーキテクチャーにおいて、多相フィルタ８６５は、４つのフィルタ段８６５−１、８６５−２、８６５−３、及び８６５−４から構成される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィルタの全体長を確立する。フィルタの長さは、以下のようになる。フィルタ長＝Ｎ×Ｓここで、Ｓはフィルタタップ数である。以前に注記したように、フィルタ段を更に多くすると、チャンネル選択性が増大し、またチャンネル内の折り返し歪みが低減する。フィルタ係数は、フィルタ制御ゲートアレー８７１の手段により、ＶＭＥバス^tmインターフェース８０３から、バストランシーバ８０１を介して供給され、係数ＲＡＭ８６７にダウンロードされる。各段８６５−ｉのＲＡＭ８６７は、Ｎ個の係数を格納する。フィルタ係数は、係数ＲＡＭ８６７のロード時に、以下のデシメーション式に従って、タップ数（ここでは、４）だけデシメートされる。ｃ_a［ｎ］＝ｃ［Ｓ×ｎ＋ａ］，ｎ＝０からＮ−１ここで、ｃ［ｎ］はフィルタ係数の列で、ａはタップ数（ａ＝０からＳ−１）で、ｃ_a［ｎ］は、タップ内にロードすべき係数である。例えば、第１のフィルタタップ段８６５−１の係数ＲＡＭ８６７は、以下の係数でロードされる。Ｃ₀［ｎ］＝｛Ｃ［０］、Ｃ［４］、Ｃ［８］、Ｃ［１２］ …Ｃ［Ｎ−Ｓ］｝係数乗算器８６９の出力が、次いで、加算器８７２、８７４、及び８７６の手段により総和がとられて、１／２帯域フィルタ８７２に加えられる。１／２帯域フィルタ及び速度バッファ（図１６Ｂ）図１４Ａの重複及び加算結合器のように、１／２帯域フィルタ６７２が使用される。というのは、ＲＦ送信器励振装置は、通常、複素信号ではなく実信号を必要とするからである。１／２帯域フィルタ８７２は、出力サンプル速度を２倍にする、複素数／実数データ変換を与える集積回路として構成される。図８の結合器の完全体は、完全実数システムとして実施可能であろうが、これには、サンプル速度、処理速度、及びＦＦＴサイズの全てを２倍にすることが必要であり、複雑性、及び費用が増大することになる。１／２帯域フィルタ８７２の出力は、トランシーバサイトの送信側のＤ−Ａ変換器１３３（図３）に適用するために、出力ドライバユニット８７４を経由して、出力データリンク８６６に結合される。図６の結合器アーキテクチャーのように、それぞれの発振器が、必要とされる各出力サンプル速度に対して設けられる。３０ＫＨｚ、又は２００ＫＨｚチャンネルのどちらかを処理可能である、結合器の本発明の例では、それぞれ３０．７２ＭＨｚ、及び２５．６ＭＨｚ（２×出力サンプル速度）クロック８７６、及び８７７が設けられる。システムコントローラによる結合器の初期化時に、適切な発振器が、関連した制御論理ユニット８７８により選択される。更なる組の論理回路が含まれ、結合器により使用される、追加のクロック信号が生成される。図６の結合器アーキテクチャーのように、高速度（約２００ＭＨｚ）発振器のクロック出力が、カウンタ８８２、及び８８３により分周されて、必要なフィルタ処理クロック、ＴＤＭバスクロック、及びＦＦＴエンジン・システムクロックが生成される。以上の説明から明らかなように、多チャンネル無線通信（例えば、セルラー）サービス提供業者により、目下のところ使用される、制限されたチャンネル容量、及び信号処理アーキテクチャーと関連した相当なハードウェアの必要性が、本発明の多チャンネルトランシーバ装置によりうまく不要なものとされ、それによって、広帯域多チャンネル信号抽出アーキテクチャー、及び広帯域多チャンネル信号結合アーキテクチャーの各々に、畳込みデシメーション・スペクトル解析技法を適用することにより、増大した（完全スペクトル）容量のセルラー・トランシーバーサイトに対して、広い有効範囲を提供するのに必要とされるハードウェアの量が低減する。サービス提供業者に利用可能な稼働通信帯域のチャンネルの全てが、今日の無線通信システムの現実の帯域幅に適応する、非常に高いデータ速度で動作するデジタル処理構成要素を用いて、処理可能であるので、もはや、各チャンネルに対して、別個の狭帯域信号処理ユニットを構成する必要はなく、またネットワークの完全な容量よりも少なく、サイト当たりのチャンネル数を限定する必要もない。本発明の小型設計により、トランシーバ装置は、オフィスビルにおける垂下天井の上、又は電柱上といった多様な据え付け場所で、容易に物理的に適応可能となり、それと同時に、利用可能なチャンネルの部分組だけではなく、サービス提供業者により与えられるチャンネル容量全体にまで及ぶ、多チャンネル通信サービスを提供する能力を備える。本発明に従った幾つかの実施例を図示且つ説明したが、理解されたいのは、本発明は、それらの実施例に限定されず、当業者に周知の多数の変形、及び修正の余地があるということであり、従って、本明細書に図示且つ記載した詳細に限定されることを望まず、通常の知識を有する者に明白であるような、変形、及び修正の全てが保護されることを意図するものである。

【手続補正書】特許法第１８４条の８【提出日】１９９６年１月４日【補正内容】請求の範囲１．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１のサイト間で、通信を支援するための多重周波数通信チャンネルを含む、無線通信ネットワーク用のトランシーバ装置であって、該トランシーバ装置は、前記１つ以上のトランシーバサイトのそれぞれにおいて据え付け可能であり、１組の前記多重周波数通信チャンネルから、複数の信号を受信して、前記１組の多重周波数通信チャンネルから受信された信号の内容を表す、デジタル複合受信器信号を出力するように動作する、受信器ユニットと、前記受信器ユニットから、デジタル複合受信器信号を受信するために結合されて、前記受信器ユニットにより受信された、複数の通信チャンネルから受信された信号のそれぞれの内容を表す、それぞれのデジタル・チャンネル信号を出力するように動作する、フーリエ変換に基づくチャンネル化装置ユニットと、複数の速度変換ユニットであって、それぞれ、前記フーリエ変換に基づくチャンネル化装置ユニットにより出力される、前記デジタル・チャンネル信号と関連して、また、デジタル・チャンネル信号のサンプル速度タイミングとは異なるサンプル速度タイミングで、補間された形式の前記デジタル・チャンネル信号のそれぞれを表す、補間デジタル・チャンネル信号を出力するように動作する、複数の速度変換ユニットと、第１の複数の信号プロセッサユニットであって、それぞれ、前記速度変換ユニットにより出力される、前記補間デジタル・チャンネル信号と関連して、また、前記補間デジタル・チャンネル信号のそれぞれを復調し、前記デジタル・チャンネル信号のうちの復調信号を、自身のそれぞれの出力ポートに供給するように動作する、第１の複数の信号プロセッサユニットと、第２の複数の信号プロセッサユニットであって、それぞれ、前記ネットワークのそれぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来通信信号のそれぞれと関連して、また、前記複数の到来通信信号のそれぞれを処理し、前記到来チャンネル信号のうちの処理済み信号を、自身のそれぞれの出力ポートに供給するように動作する、第２の複数の信号プロセッサユニットと、前記第２の複数のデジタル信号プロセッサユニットにより処理された、前記通信信号のうちの前記処理済みの信号を受信して、前記第２の複数のデジタル信号プロセッサユニットにより処理された到来通信信号の内容を表す、デジタル結合送信信号を出力するように結合される、フーリエ変換に基づく結合器ユニットと、前記フーリエ変換に基づく結合器ユニットにより出力されたデジタル結合送信信号に従って、多重周波数通信チャンネル信号を送信するように動作する、送信器ユニットと、からなるトランシーバ装置。２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記受信器ユニットにより出力された複合信号が結合される、重複及び加算フィルタと、該重複及び加算フィルタの出力に結合される、Ｎ点高速フーリエ変換に基づくプロセッサとを含む、請求項１に記載のトランシーバ装置。３．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項２に記載のトランシーバ装置。４．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項３に記載のトランシーバ装置。５．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項４に記載のトランシーバ装置。６．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するように構成され、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項５に記載のトランシーバ装置。７．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記フィルタリング済みデータサンプル出力を効率的に乗算するために、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力により制御される、数値制御発振器／変調器を含む、請求項６に記載のトランシーバ装置。８．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項４に記載のトランシーバ装置。９．前記各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する乗算器とを含む、請求項８に記載のトランシーバ装置。１０．前記重複及び加算フィルタは更に、前記フィルタタップ段のそれぞれの乗算器により出力された積の総和を互いに演算するための総和演算段を含み、前記総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項９に記載のトランシーバ装置。１１．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２に記載のトランシーバ装置。１２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するように構成され、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項１１に記載のトランシーバ装置。１３．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記フィルタリング済みデータサンプル出力を効率的に乗算するために、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力により制御される、数値制御発振器／変調器を含む、請求項１２に記載のトランシーバ装置。１４．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するために結合される、Ｎ点高速フーリエ変換プロセッサと、該Ｎ点高速フーリエ変換プロセッサの出力が結合される、重複及び加算フィルタとを含む、請求項１に記載のトランシーバ装置。１５．前記重複及び加算フィルタは、複数Ｊの縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項１４に記載のトランシーバ装置。１６．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項１５に記載のトランシーバ装置。１７．前記フーリエ変換に基づく結合器ユニットは、複素指数信号により、フーリエ処理されたデータサンプルを乗算するように動作し、その結果としての積の値が、前記重複及び加算フィルタに結合される、請求項１６に記載のトランシーバ装置。１８．前記フーリエ変換に基づく結合器ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、前記フーリエ処理されたデータサンプルを効率的に乗算するために、前記フーリエ処理されたデータサンプルにより制御される、請求項１７に記載のトランシーバ装置。１９．前記各フィルタタップ段は、フーリエ処理されたデータサンプルにより、それぞれが乗算されることになる、複数の重み係数を格納する係数メモリと、前記乗算器の出力、及び前記複数の遅延メモリの１つが結合される加算器とを含み、該加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに結合された出力を有する、請求項１５に記載のトランシーバ装置。２０．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項１９に記載のトランシーバ装置。２１．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する、乗算器と、規定のデータ値の列を受信するために結合される第１の入力ポート、前記加算器の出力に結合される第２の入力ポート、及びＮ−Ｍサンプル遅延メモリに結合される出力ポートを有する制御可能なスイッチとを含む、第１のタップ段を備え、前記Ｎ−Ｍサンプル遅延メモリは、前記乗算器の出力との総和を演算する前記加算器に結合された出力を有し、前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィルタの連続したフィルタタップ段に結合され、前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、規定のデータ値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するかのどちらかで動作する、請求項２０に記載のトランシーバ装置。２２．前記複数ｉのフィルタタップ段のｉ番目の段は、前記第２の複数のデジタル信号プロセッサユニットにより処理された通信チャンネル信号の内容を表す、結合信号を与えるように結合されたその加算器出力を有する、請求項２１に記載のトランシーバ装置。２３．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより供給される、奇数、及び偶数番号のフィルタリング済みデータサンプルの連続した組を処理するように構成される、請求項２２に記載のトランシーバ装置。２４．前記フーリエ変換に基づく結合器は、複数のブロック浮動小数点高速フーリエ変換エンジンからなり、その出力は、共通スケールに前記エンジンの出力を整合させるためにシフトされる、請求項１９に記載のトランシーバ装置。２５．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多チャンネル受信器ユニットにより出力されたデジタル信号が結合される、多相フィルタと、前記多相フィルタの出力に結合される、Ｎ点高速フーリエ変換に基づくプロセッサとを含む、請求項１に記載のトランシーバ装置。２６．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するための総和演算段とを含み、該総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項２５に記載のトランシーバ装置。２７．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２６に記載のトランシーバ装置。２８．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記多相フィルタのフィルタリング済みデータサンプル出力を乗算するように構成され、その結果としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項２７に記載のトランシーバ装置。２９．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、フィルタリング済みデータサンプル出力を効率的に乗算するために、前記多相フィルタの前記フィルタリング済みデータサンプル出力により制御される、数値制御発振器／変調器を含む、請求項２８に記載のトランシーバ装置。３０．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２５に記載のトランシーバ装置。３１．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記多相フィルタのフィルタリング済みデータサンプル出力を乗算するように構成され、その結果としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項３０に記載のトランシーバ装置。３２．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、フィルタリング済みデータサンプル出力を効率的に乗算するために、前記多相フィルタの前記フィルタリング済みデータサンプル出力により制御される、数値制御発振器／変調器を含む、請求項３４に記載のトランシーバ装置。３３．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するために結合される、Ｎ点高速フーリエ変換プロセッサと、前記Ｎ点高速フーリエ変換プロセッサの出力が結合される、多相フィルタとを含む、請求項１に記載のトランシーバ装置。３４．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するための総和演算段とを含み、該総和演算段の出力は、前記多チャンネル送信器ユニットに結合される、請求項３３に記載のトランシーバ装置。３５．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１のサイト間で、通信を支援するための多重周波数通信チャンネルを有する、無線通信ネットワークで使用するために、前記１つ以上のトランシーバサイトのそれぞれにおいて、広帯域通信信号を送信、及び受信する方法において、 (a)複数の前記多重周波数通信チャンネルから信号を受信して、前記複数の多重周波数通信チャンネルの内容を表す、複数のデジタル信号を生成するステップと、 (b)ステップ(a)で生成された前記複数のデジタル信号を処理して、そこから、ステップ(a)で通信チャンネルから受信された信号のそれぞれの内容を表す、それぞれのデジタル・チャンネル信号を生成するステップと、 (c)デジタル・チャンネル信号のサンプル速度タイミングとは異なるサンプル速度タイミングで、補間された形式での前記デジタル・チャンネル信号のそれぞれを表す、それぞれの補間デジタル・チャンネル信号を供給するために、前記デジタル・チャンネル信号のそれぞれのサンプル速度を変換するステップと、 (d)前記補間デジタル・チャンネル信号のそれぞれを処理するステップと、 (e)前記ネットワークのそれぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来デジタル通信信号のそれぞれを処理するステップと、 (f)ステップ(d)で処理されたデジタル通信信号をフーリエ変換処理して、そこから、ステップ(e)で処理されたデジタル通信チャンネル信号の内容を表す、結合信号を生成するステップと、 (g)ステップ(f)で生成された結合信号に従って、多重周波数通信チャンネル信号を送信するステップと、を含む方法。３６．ステップ(b)は、重複及び加算フィルタの手段により、ステップ(a)で生成された前記複数のデジタル信号をフィルタリングするステップと、その結果としてのフィルタリング済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサにより処理するステップとを含む、請求項３５に記載の方法。３７．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなり、ステップ(b)は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するステップを含む、請求項３６に記載の方法。３８．ステップ(b)は更に、(iii)デシメーション率Ｍを有する、前記重複及び加算フィルタを選択的に許可するステップを含み、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとを備える、請求項３７に記載の方法。３９．ステップ(b)は、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステップを含む、請求項３８に記載の方法。４０．ステップ(b)は更に、(v)前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するステップを含む、請求項３９に記載の方法。４１．ステップ(f)は、ステップ(e)で処理された通信チャンネル信号を、Ｎ点高速フーリエ変換プロセッサに適用するステップと、重複及び加算フィルタにより、前記Ｎ点高速フーリエ変換プロセッサの出力をフィルタリングするステップとを含む、請求項３５に記載の方法。４２．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなり、ステップ(vii) が更に、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するステップを含む、請求項４１に記載の方法。４３．前記重複及び加算フィルタは、デシメーション率Ｍを有し、ステップ(vii i)が更に、Ｍ個のデータサンプルの長さを有する第１の遅延と、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延とを与えるように、前記複数の遅延メモリを選択的に許可するステップを含む、請求項４２に記載の方法。４４．ステップ(f)は更に、 (ix)複素指数信号により、フーリエ変換処理済みのデジタル通信信号を乗算するステップと、 (X)その結果としての積の信号を、前記重複及び加算フィルタに適用するステップと、を含む、請求項４３に記載の方法。４５．前記各フィルタタップ段は、複数の重み係数を格納する係数メモリを含み、ステップ(b)は更に、 (xi)前記係数メモリに格納されているそれぞれの重み係数を、フーリエ処理済みのデータサンプルにより乗算するステップと、 (xii)前記乗算ステップ(xi)の出力と、前記複数の遅延メモリの１つの出力を加算するステップであって、該加算ステップの出力は、連続したフィルタタップ段の前記複数の遅延メモリの第２の遅延メモリに結合される、加算ステップと、を含む、請求項４２に記載の方法。４６．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、ステップ(b)は更に、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するステップを含む、請求項４５に記載の方法。４７．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリを含む、第１のタップ段を備え、ステップ(b)は更に、 (xiii)前記係数メモリに格納されているそれぞれの重み係数を、フーリエ処理済みのデータサンプルにより乗算するステップと、 (xiv)規定のデータ値の列を受信するために結合される第１の入力ポート、前記加算ステップ(xii)の出力に結合される第２の入力ポート、及びＮ−Ｍサンプル遅延メモリに結合される出力ポートを制御可能に切り換えるステップであって、前記Ｎ−Ｍサンプル遅延メモリは、前記乗算ステップ(xiii)の出力との総和を演算する前記加算器に結合された出力を有する、制御可能な切り換えステップと、 (xv)前記第１のフィルタタップ段の乗算器の出力を、前記重複及び加算フィルタの連続したフィルタタップ段に結合するステップと、 (xvi)前記Ｎ−Ｍサンプルメモリに、規定のデータ値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するかのどちらかで、前記制御可能な切り換えステップを動作させるステップと、を含む、請求項４６に記載の方法。４８．ステップ(g)で送信すべき結合信号を与えるために、前記複数ｉのフィルタタップ段のＪ番目の段の出力に、加算器を結合するステップを更に含む、請求項４７に記載の方法。４９．ステップ(b)及び(f)において、フーリエ変換処理は、複数のブロック浮動小数点の高速フーリエ変換エンジンで実行され、その出力は、共通スケールに前記エンジンの出力を整合させるためにシフトされる、請求項３５に記載の方法。５０．ステップ(b)は、多相フィルタの手段により、ステップ(a)で生成された前記複数のデジタル信号をフィルタリングするステップと、その結果としてのフィルタリング済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサにより処理するステップとを含む、請求項３５に記載の方法。５１．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリを含み、ステップ(b)は更に、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されているそれぞれの重み係数を乗算するステップと、 (xvii)前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するステップと、 (xviii)前記総和演算段の出力を、前記Ｎ点高速フーリエ変換プロセッサに結合するステップと、を含む、請求項５０に記載の方法。５２．ステップ(b)は、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステップを含む、請求項５１に記載の方法。５３．ステップ(b)は更に、 (xix)前記多相フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するステップと、 (xx)結果としての積を、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合するステップと、を含む、請求項５２に記載の方法。５４．ステップ(f)は、前記デジタル通信チャンネル信号を、Ｎ点高速フーリエ変換プロセッサに適用するステップと、多相フィルタにより、前記Ｎ点高速フーリエ変換プロセッサの出力をフィルタリングするステップとを含む、請求項３５に記載の方法。５５．前記速度変換ユニットは各々、デシメート線形位相低域通過デジタル・フィルタから更になる、請求項１に記載のトランシーバ装置。５６．前記速度変換ユニットは更に、デジタル・チャンネル信号のそれぞれの信号を受信するように接続され、また補間されたデジタル・チャンネル信号を出力するように接続される、デシメート低域通過フィルタ構造からなり、該デシメート低域通過フィルタ構造は、複数Ｌの可能なフィルタ応答のうちの１つを与える、請求項１に記載のトランシーバ装置。５７．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１のサイト間で、通信を支援するための多重周波数通信チャンネルを含む、無線通信ネットワーク用のトランシーバ装置であって、該トランシーバ装置は、前記１つ以上のトランシーバサイトのそれぞれにおいて据え付け可能であり、複数の前記多重周波数通信チャンネルを受信して、前記複数の多重周波数通信チャンネルの内容を表す、デジタル信号を出力するように動作する、受信器ユニットと、前記受信器ユニットから、デジタル信号を受信するために結合されて、前記受信器ユニットにより受信された通信チャンネルのそれぞれの内容を表す、それぞれのデジタル・チャンネル信号を出力するように動作する、フーリエ変換に基づくチャンネル化装置ユニットと、複数の速度変換ユニットであって、それぞれ、前記チャンネル化装置ユニットにより出力される、デジタル・チャンネル信号と関連して、また、補間された形式の前記デジタル・チャンネル信号のそれぞれを表す、補間デジタル・チャンネル信号を出力するように動作し、前記速度変換ユニットの少なくとも１つは、デジタル・チャンネル信号のそれぞれを受信するために接続され、補間デジタル・チャンネル信号を出力するために接続される、デシメート低域通過フィルタ構造を含み、該デシメート低域通過フィルタ構造は、複数Ｌの可能なフィルタ応答の１つを与え、前記デシメート低域通過フィルタ構造は、フィルタ応答選択ユニットから更になり、該フィルタ応答選択ユニットは、Ｌ個のフィルタ応答のどれを、所定時間での活性なフィルタ応答として選択するかを決定するために、デシメート低域通過フィルタ構造に、フィルタ選択信号を与えるように、デシメート低域通過フィルタ構造に接続される、複数の速度変換ユニットと、第１の複数の信号プロセッサユニットであって、それぞれ、前記速度変換ユニットにより出力される、前記補間デジタル・チャンネル信号と関連して、また、前記補間デジタル・チャンネル信号のそれぞれを復調し、前記デジタル・チャンネル信号のうちの復調信号を、自身のそれぞれの出力ポートに供給するように動作する、第１の複数の信号プロセッサユニットと、第２の複数の信号プロセッサユニットであって、それぞれ、前記ネットワークのそれぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来通信信号のそれぞれと関連して、また、前記複数の到来通信信号のそれぞれを処理し、前記到来チャンネル信号のうちの処理済み信号を、自身のそれぞれの出力ポートに供給するように動作する、第２の複数の信号プロセッサユニットと、前記第２の複数のデジタル信号プロセッサユニットにより処理された、通信チャンネル信号を受信して、前記第２の複数のデジタル信号プロセッサユニットにより処理された通信チャンネル信号の内容を表す、結合信号を出力するように結合される、フーリエ変換に基づく結合器ユニットと、前記フーリエ変換に基づく結合器ユニットにより出力された結合信号に従って、多重周波数通信チャンネル信号を送信するように動作する、送信器ユニットと、からなるトランシーバ装置。５８．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは、そのそれぞれのデジタル・チャンネル信号のプリアンブル部の間に、サンプリング位相差を判定することにより、Ｌ個の可能なフィルタ応答のうちのどれを選択するかを決定する、請求項５７に記載のトランシーバ装置。５９．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは、Ｌ個の可能なフィルタ応答のうちのどの応答が、デジタル・チャンネル信号のプリアンブル部に最適な応答を与えるかを判定することにより、Ｌ個の可能なフィルタ応答のうちのどの応答を選択するかを決定する、請求項５７に記載のトランシーバ装置。６０．各速度変換器は、そのチャンネルに対して期待されるピーク符号の位置において、又はその近傍でとられる、そのそれぞれのデジタル・チャンネル信号の補間サンプルからなる信号を、補間出力信号として与える、請求項１に記載のトランシーバ装置。６１．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは更に、複数Ｍのフィルタ部からなり、Ｍ個のフィルタ部の各々は、Ｌ個の可能なフィルタ応答のうちの１つであり、各フィルタ部は、中間の補間デジタル信号を与える、請求項５７に記載のトランシーバ装置。６２．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは更に、複数Ｍのフィルタ部であって、Ｍ個のフィルタ部の各々は、Ｌ個の可能なフィルタ応答のうちの１つであり、各フィルタ部は、中間の補間デジタル信号を与える、複数Ｍのフィルタ部と、Ｍ個の中間の補間デジタル信号のそれぞれの信号、及び期待されるプリアンブル・デジタル信号を受信するように配列され、Ｍ個のフィルタ応答を、期待されるプリアンブル・デジタル信号と相関して、Ｍ個の相関器出力信号を与えるように動作する、複数Ｍの相関ユニットと、Ｍ個の相関器出力信号を受信して、Ｍ個の中間の補間デジタル信号のそれぞれの信号と、期待されるプリアンブル・デジタル信号との間の最大相関を表す、相関器出力信号の１つのインデックスＸを決定するための比較器と、からなり、それにより、Ｌ個のフィルタ部の所望の１つが、比較器により決定されたインデックスｘに依存して、フィルタ選択ユニットにより選択される、請求項５７に記載のトランシーバ装置。６３．デシメート低域通過デジタル・フィルタ部は更に、デジタル・チャンネル信号のサンプルが、デシメート低域通過フィルタを介して進められる、１組の時間を制御するためのフィルタ・クロック発生器からなる、請求項５５に記載のトランシーバ装置。６４．Ｌ個のフィルタ部の各々は更に、デジタル・チャンネル信号のサンプルが、デシメート低域通過フィルタを介して進められる、１組の時間を制御するためのフィルタ・クロック発生器からなる、請求項６２に記載のトランシーバ装置。６５．フィルタ・クロック発生器は、入力デジタル・チャンネル信号のサンプルをカウントして、サンプル・インデックス値を与えるように接続された、デジタル・チャンネル信号サンプル・インデックス・カウンタと、サンプル速度調整係数により、サンプル・インデックス値を乗算するための乗算器であって、サンプル速度調整係数は、中間の補間デジタル信号のそれぞれの信号のサンプル速度に対する、入力デジタル・チャンネル信号のサンプル速度の比率に依存する、乗算器と、からなる、請求項６４に記載のトランシーバ装置。６６．インデックスｘを有する選択されたフィルタだけが、デジタル・チャンネル信号のデータ部の間に動作状態にある、請求項６２に記載のトランシーバ装置。６７．Ｌ個のフィルタ部のうちの現在選択されるフィルタ部のインデックス値ｘを受信するように接続され、また、現在選択されるフィルタ部から、少なくとも中間の補間デジタル信号を受信するように接続されて、他のＬ個のフィルタ部の少なくとも１つの少なくとも応答に対して、選択されたフィルタ部の応答を比較して、前記他のフィルタ部が、デジタル・チャンネル信号中の符号に最も近いサンプルの所望位置に対して、より近いサンプルを与える場合に、インデックス値調整量を与えるように動作する、追跡ユニットと、インデックス値ｘ、及びインデックス値調整量を受信するように接続されて、調整量だけインデックス値を周期的に調整するように配列される、インデックス値調整器と、から更になる、請求項６２に記載のトランシーバ装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＮ，ＣＺ，ＥＥ，ＦＩ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＲＵ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ【要約の続き】の各々は、重複及び加算フィルタリング、又は多相フィルタリングを用いて実施できる。

Claims

【特許請求の範囲】１．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１のサイト間で、通信を支援するための多重周波数通信チャンネルを含む、無線通信ネットワーク用のトランシーバ装置であって、該トランシーバ装置は、前記１つ以上のトランシーバサイトのそれぞれにおいて据え付け可能であり、複数の前記多重周波数通信チャンネルを受信して、前記複数の多重周波数通信チャンネルの内容を表す、デジタル信号を出力するように動作する、受信器ユニットと、前記受信器ユニットから、デジタル信号を受信するために結合されて、前記受信器ユニットにより受信された、通信チャンネルのそれぞれの内容を表す、それぞれのデジタル・チャンネル信号を出力するように動作する、フーリエ変換に基づくチャンネル化装置ユニットと、複数の速度変換ユニットであって、それぞれ、前記チャンネル化装置ユニットにより出力される、デジタル・チャンネル信号と関連して、また、補間された形式の前記デジタル・チャンネル信号のそれぞれを表す、補間デジタル・チャンネル信号を出力するように動作する、複数の速度変換ユニットと、第１の複数の信号プロセッサユニットであって、それぞれ、前記速度変換ユニットにより出力される、補間デジタル・チャンネル信号と関連して、また、前記補間デジタル・チャンネル信号のそれぞれを復調し、前記デジタル・チャンネル信号のうちの復調信号を、自身のそれぞれの出力ポートに供給するように動作する、第１の複数の信号プロセッサユニットと、第２の複数の信号プロセッサユニットであって、それぞれ、前記ネットワークのそれぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来通信信号のそれぞれと関連して、また、前記複数の到来通信信号のそれぞれを処理し、前記通信チャンネル信号のうちの処理済み信号を、自身のそれぞれの出力ポートに供給するように動作する、第２の複数の信号プロセッサユニットと、前記第２の複数のデジタル信号プロセッサユニットにより処理された通信チャンネル信号を受信して、前記第２の複数のデジタル信号プロセッサユニットにより処理された通信チャンネル信号の内容を表す、結合信号を出力するように結合される、フーリエ変換に基づく結合器ユニットと、前記フーリエ変換に基づく結合器ユニットにより出力された結合信号に従って、多重周波数通信チャンネル信号を送信するように動作する、送信器ユニットと、からなるトランシーバ装置。２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多チャンネル受信器ユニットにより出力されたデジタル信号が結合される、重複及び加算フィルタと、該重複及び加算フィルタの出力に結合される、Ｎ点高速フーリエ変換に基づくプロセッサとを含む、請求項１に記載のトランシーバ装置。３．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項２に記載のトランシーバ装置。４．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項３に記載のトランシーバ装置。５．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項４に記載のトランシーバ装置。６．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するように構成され、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項５に記載のトランシーバ装置。７．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、前記フィルタリング済みデータサンプル出力を効率的に乗算するために、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力により制御される、請求項６に記載のトランシーバ装置。８．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と、縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項４に記載のトランシーバ装置。９．前記各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する乗算器とを含む、請求項８に記載のトランシーバ装置。１０．前記重複及び加算フィルタは更に、前記フィルタタップ段のそれぞれの乗算器により出力された積の総和を互いに演算するための総和演算段を含み、前記総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項９に記載のトランシーバ装置。１１．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２に記載のトランシーバ装置。１２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するように構成され、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項１１に記載のトランシーバ装置。１３．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、前記フィルタリング済みデータサンプル出力を効率的に乗算するために、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力により制御される、請求項１２に記載のトランシーバ装置。１４．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するために結合される、Ｎ点高速フーリエ変換プロセッサと、該Ｎ点高速フーリエ変換プロセッサの出力が結合される、重複及び加算フィルタとを含む、請求項１に記載のトランシーバ装置。１５．前記重複及び加算フィルタは、複数Ｊの縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項１４に記載のトランシーバ装置。１６．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項１５に記載のトランシーバ装置。１７．前記フーリエ変換に基づく結合器ユニットは、複素指数信号により、フーリエ処理されたデータサンプルを乗算するように動作し、その結果としての積の値が、前記重複及び加算フィルタに結合される、請求項１６に記載のトランシーバ装置。１８．前記フーリエ変換に基づく結合器ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、前記フーリエ処理されたデータサンプルを効率的に乗算するために、前記フーリエ処理されたデータサンプルにより制御される、請求項１７に記載のトランシーバ装置。１９．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列で制御可能に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項１８に記載のトランシーバ装置。２０．前記各フィルタタップ段は、フーリエ処理されたデータサンプルにより、それぞれが乗算されることになる、複数の重み係数を格納する係数メモリと、前記乗算器の出力、及び前記複数の遅延メモリの１つが結合される加算器とを含み、該加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに結合された出力を有する、請求項１９に記載のトランシーバ装置。２１．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項２０に記載のトランシーバ装置。２２．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する、乗算器と、規定のデータ値の列を受信するために結合される第１の入力ポート、前記加算器の出力に結合される第２の入力ポート、及びＮ−Ｍサンプル遅延メモリに結合される出力ポートを有する制御可能なスイッチとを含む、第１のタップ段を備え、前記Ｎ−Ｍサンプル遅延メモリは、前記乗算器の出力との総和を演算する前記加算器に結合された出力を有し、前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィルタの連続したフィルタタップ段に結合され、前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、規定のデータ値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するかのどちらかで動作する、請求項２１に記載のトランシーバ装置。２３．前記複数ｉのフィルタタップ段のｉ番目の段は、前記第２の複数のデジタル信号プロセッサユニットにより処理された通信チャンネル信号の内容を表す、結合信号を与えるように結合されたその加算器出力を有する、請求項２２に記載のトランシーバ装置。２４．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより供給される、奇数、及び偶数番号のフィルタリング済みデータサンプルの連続した組を処理するように構成される、請求項２３に記載のトランシーバ装置。２５．前記フーリエ変換に基づく結合器ユニットは、前記Ｎ点高速フーリエ変換プロセッサにより出力されたデータ値を、複素指数信号により乗算するように動作し、その結果としての積の値は、前記重複及び加算フィルタの各フィルタタップ段に結合される、請求項１４に記載のトランシーバ装置。２６．前記フーリエ変換に基づく結合器ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、前記変換プロセッサの出力を効率的に乗算するために、前記Ｎ点高速フーリエ変換プロセッサにより制御される、請求項２５に記載のトランシーバ装置。２７．前記フーリエ変換に基づく結合器は、複数のブロック浮動小数点の高速フーリエ変換エンジンからなり、その出力は、エンジンの出力を共通スケールに整合させるためにシフトされる、請求項２５に記載のトランシーバ装置。２８．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多チャンネル受信器ユニットにより出力されたデジタル信号が結合される、多相フィルタと、前記多相フィルタの出力に結合される、Ｎ点高速フーリエ変換に基づくプロセッサとを含む、請求項１に記載のトランシーバ装置。２９．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するための総和演算段とを含み、該総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項２８に記載のトランシーバ装置。３０．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２９に記載のトランシーバ装置。３１．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記多相フィルタのフィルタリング済みデータサンプル出力を乗算するように構成され、その結果としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項３０に記載のトランシーバ装置。３２．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、フィルタリング済みデータサンプル出力を効率的に乗算するために、前記多相フィルタの前記フィルタリング済みデータサンプル出力により制御される、請求項３１に記載のトランシーバ装置。３３．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を処理するように構成される、請求項２８に記載のトランシーバ装置。３４．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号により、前記多相フィルタのフィルタリング済みデータサンプル出力を乗算するように構成され、その結果としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項３３に記載のトランシーバ装置。３５．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器／変調器を含み、その出力は、複素指数信号により、フィルタリング済みデータサンプル出力を効率的に乗算するために、前記多相フィルタの前記フィルタリング済みデータサンプル出力により制御される、請求項３４に記載のトランシーバ装置。３６．前記フーリエ変換に基づく結合器ユニットは、前記第２の複数のデジタル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するために結合される、Ｎ点高速フーリエ変換プロセッサと、前記Ｎ点高速フーリエ変換プロセッサの出力が結合される、多相フィルタとを含む、請求項１に記載のトランシーバ装置。３７．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するための総和演算段とを含み、該総和演算段の出力は、前記多チャンネル送信器ユニットに結合される、請求項３６に記載のトランシーバ装置。３８．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１のサイト間で、通信を支援するための多重周波数通信チャンネルを有する、無線通信ネットワークで使用するために、前記１つ以上のトランシーバサイトのそれぞれにおいて、広帯域通信信号を送信、及び受信する方法において、 (a)複数の前記多重周波数通信チャンネルを受信して、前記複数の多重周波数通信チャンネルの内容を表す、複数のデジタル信号を生成するステップと、 (b)ステップ(a)で生成された前記複数のデジタル信号をフーリエ変換処理して、そこから、ステップ(a)で受信された通信チャンネルのそれぞれの内容を表す、それぞれのデジタル・チャンネル信号を生成するステップと、 (c)補間された形式での前記デジタル・チャンネル信号のそれぞれを表す、それぞれの補間デジタル・チャンネル信号を供給するために、前記デジタル・チャンネル信号のそれぞれのサンプル速度を変換するステップと、 (d)前記補間デジタル・チャンネル信号のそれぞれを処理するステップと、 (e)前記ネットワークのそれぞれ異なる周波数チャンネルにわたって送信すべき、複数の到来デジタル通信信号のそれぞれを処理するステップと、 (f)ステップ(d)で処理されたデジタル通信信号をフーリエ変換処理して、そこから、ステップ(e)で処理されたデジタル通信チャンネル信号の内容を表す、結合信号を生成するステップと、 (g)ステップ(f)で生成された結合信号に従って、多重周波数通信チャンネル信号を送信するステップと、を含む方法。３９．ステップ(b)は、重複及び加算フィルタの手段により、ステップ(a)で生成された前記複数のデジタル信号をフィルタリングするステップと、その結果としてのフィルタリング済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサにより処理するステップとを含む、請求項３８に記載の方法。４０．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項３９に記載の方法。４１．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項４０に記載の方法。４２．ステップ(b)は、前記重複及び加算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステップを含む、請求項４１に記載の方法。４３．ステップ(b)は更に、前記重複及び加算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するステップを含み、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサにより処理される、請求項４２に記載の方法。４４．ステップ(f)は、ステップ(e)で処理された通信チャンネル信号を、Ｎ点高速フーリエ変換プロセッサに適用するステップと、重複及び加算フィルタにより、前記Ｎ点高速フーリエ変換プロセッサの出力をフィルタリングするステップとを含む、請求項３８に記載の方法。４５．前記重複及び加算フィルタは、複数ｉの縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項４４に記載の方法。４６．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅延メモリは、Ｍ個のデータサンプルの長さを有する第１の遅延メモリと、Ｎ−Ｍ個のデータサンプルの長さを有する第２の遅延メモリとからなる、請求項４５に記載の方法。４７．ステップ(f)は、複素指数信号により、フーリエ変換処理済みのデジタル通信信号を乗算するステップと、その結果としての積の信号を、前記重複及び加算フィルタに適用するステップとを含む、請求項４６に記載の方法。４８．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなる、請求項４５に記載の方法。４９．前記各フィルタタップ段は、複数のＮ重み係数を格納する係数メモリと、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する、乗算器と、前記乗算器の出力、及び前記複数の遅延メモリの１つが結合される、加算器とを含み、該加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに結合される出力を有する、請求項４８に記載の方法。５０．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項４９に記載の方法。５１．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、規定のデータ値の列を受信するために結合される第１の入力ポート、前記加算器の出力に結合される第２の入力ポート、及びＮ− Ｍサンプル遅延メモリに結合される出力ポートを有する、制御可能なスイッチとを含む、第１のタップ段を備え、前記Ｎ−Ｍサンプル遅延メモリは、前記乗算器の出力との総和を演算する前記加算器に結合された出力を有し、前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィルタの連続したフィルタタップ段に結合され、前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、規定のデータ値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するかのどちらかで動作する、請求項５０に記載の方法。５２．前記複数ｉのフィルタタップ段のＪ番目の段は、ステップ(g)で送信すべき結合信号を与えるために結合される、その加算器出力を有する、請求項５１に記載の方法。５３．ステップ(b)及び(f)において、フーリエ変換処理は、複数のブロック浮動小数点の高速フーリエ変換エンジンで実行され、その出力は、共通スケールに整合させるためにシフトされる、請求項３８に記載の方法。５４．ステップ(b)は、多相フィルタの手段により、ステップ(a)で生成された前記複数のデジタル信号をフィルタリングするステップと、その結果としてのフィルタリング済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサにより処理するステップとを含む、請求項３８に記載の方法。５５．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応答フィルタからなり、その各々は、連続したフィルタタップ段の遅延メモリが直列に結合されるような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を格納する係数メモリと、前記遅延メモリを介した信号流れ経路からのデータサンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するための総和演算段とを含み、該総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項５４に記載の方法。５６．ステップ(b)は、前記多相フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステップを含む、請求項５５に記載の方法。５７．ステップ(b)は更に、前記多相フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗算するステップを含み、結果としての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求項５６に記載の方法。５８．ステップ(f)は、前記デジタル通信チャンネル信号を、Ｎ点高速フーリエ変換プロセッサに適用するステップと、多相フィルタにより、前記Ｎ点高速フーリエ変換プロセッサの出力をフィルタリングするステップとを含む、請求項３８に記載の方法。５９．複数の縦続フィルタタップ段からなる、重複及び加算フィルタアーキテクチャーであって、その複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅延メモリからなり、各フィルタタップ段は、複数のＮ重み係数を格納する係数メモリと、フィルタリングすべきデータサンプルにより、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する、乗算器と、前記乗算器の出力、及び前記複数の遅延メモリの１つが結合される、加算器とを含み、該加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに結合された出力を有することを特徴とする、重複及び加算フィルタアーキテクチャー。６０．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段の複数の遅延メモリが、相互に直列に接続され、それにより、前記フィルタの他のタップ段と縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内容をそれ自体に帰還するかのどちらかを、選択的に許可するように動作する、請求項５９に記載の重複及び加算フィルタアーキテクチャー。６１．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと、フィルタリングすべきデータサンプルにより、前記係数メモリに格納されているそれぞれの重み係数を乗算するように動作する、乗算器と、規定のデータ値の列を受信するために結合される第１の入力ポート、前記加算器の出力に結合される第２の入力ポート、及び遅延メモリに結合される出力ポートを有する、制御可能なスイッチとを含む、第１のタップ段を備え、前記遅延メモリは、前記乗算器の出力との総和を演算する前記加算器に結合される出力を有し、前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィルタの連続したフィルタタップ段に結合され、前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、規定のデータ値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するかのどちらかで動作する、請求項６０に記載の重複及び加算フィルタアーキテクチャー。６２．前記フィルタの出力は、前記複数ｉのフィルタタップ段のうちの、Ｊ番目の段の加算器の出力から導かれる、請求項６０に記載の重複及び加算フィルタ。６３．前記速度変換ユニットは各々更に、デシメート線形位相低域通過デジタル・フィルタからなる、請求項１に記載のトランシーバ装置。６４．前記速度変換ユニットは更に、デジタル・チャンネル信号のそれぞれの信号を受信するように接続され、また補間されたデジタル・チャンネル信号を出力するように接続される、デシメート低域通過フィルタ構造からなり、該デシメート低域通過フィルタ構造は、複数Ｌの可能なフィルタ応答のうちの１つを与える、請求項１に記載のトランシーバ装置。６５．前記デシメート低域通過フィルタ構造は更に、フィルタ応答選択ユニットからなり、該フィルタ応答選択ユニットは、デシメート低域通過フィルタ構造に接続され、所定時間において活性なフィルタ応答として、Ｌ個のフィルタ応答のうちのどれを選択するかを決定するために、デシメート低域通過フィルタ構造に、フィルタ選択信号を与える、請求項６４に記載のトランシーバ装置。６６．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは、そのそれぞれのデジタル・チャンネル信号のプリアンブル部の間に、サンプリング位相差をデシメートすることにより、Ｌ個の可能なフィルタ応答のうちのどれを選択するかを決定する、請求項６５に記載のトランシーバ装置。６７．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは、Ｌ個の可能なフィルタ応答のうちのどの応答が、デジタル・チャンネル信号のプリアンブル部に最適な応答を与えるかを判定することにより、Ｌ個の可能なフィルタ応答のうちのどの応答を選択するかを決定する、請求項６５に記載のトランシーバ装置。６８．各速度変換器は、そのチャンネルに対して期待されるピーク符号の位置において、又はその近傍でとられる、そのそれぞれのデジタル・チャンネル信号の補間サンプルからなる信号を、補間出力信号として与える、請求項１に記載のトランシーバ装置。６９．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは更に、複数Ｍのフィルタ部からなり、Ｍ個のフィルタ部の各々は、Ｌ個の可能なフィルタ応答のうちの１つであり、各フィルタ部は、中間の補間デジタル信号を与える、請求項６５に記載のトランシーバ装置。７０．デジタル・チャンネル信号は、プリアンブル部とデータ部からなり、フィルタ応答選択ユニットは更に、複数Ｍのフィルタ部であって、Ｍ個のフィルタ部の各々は、Ｌ個の可能なフィルタ応答のうちの１つであり、各フィルタ部は、中間の補間デジタル信号を与える、複数Ｍのフィルタ部と、Ｍ個の中間の補間デジタル信号のそれぞれの信号、及び期待されるプリアンブル・デジタル信号を受信するように配列され、Ｍ個のフィルタ応答を、期待されるプリアンブル・デジタル信号と相関して、Ｍ個の相関器出力信号を与えるように動作する、複数Ｍの相関ユニットと、Ｍ個の相関器出力信号を受信して、Ｍ個の中間の補間デジタル信号のそれぞれの信号と、期待されるプリアンブル・デジタル信号との間の最大相関を表す、相関器出力信号の１つのインデックスＸを決定するための比較器と、からなり、それにより、Ｌ個のフィルタ部の所望の１つが、比較器により決定されたインデックスｘに依存して、フィルタ選択ユニットにより選択される、請求項６５に記載のトランシーバ装置。７１．デシメート低域通過デジタル・フィルタは更に、デジタル・チャンネル信号のサンプルが、デシメート低域通過フィルタを介して進められる、１組の時間を制御するためのフィルタ・クロック発生器からなる、請求項６３に記載のトランシーバ装置。７２．Ｌ個のフィルタ部の各々は更に、デジタル・チャンネル信号のサンプルが、デシメート低域通過フィルタを介して進められる、１組の時間を制御するためのフィルタ・クロック発生器からなる、請求項７０に記載のトランシーバ装置。７３．フィルタ・クロック発生器は、入力デジタル・チャンネル信号のサンプルをカウントして、サンプル・インデックス値を与えるように接続された、デジタル・チャンネル信号サンプル・インデックス・カウンタと、サンプル速度調整係数により、サンプル・インデックス値を乗算するための乗算器であって、サンプル速度調整係数は、中間の補間デジタル信号のそれぞれの信号のサンプル速度に対する、入力デジタル・チャンネル信号のサンプル速度の比率に依存する、乗算器と、からなる、請求項７２に記載のトランシーバ装置。７４．インデックスｘを有する選択されたフィルタだけが、デジタル・チャンネル信号のデータ部の間に動作状態にある、請求項７０に記載のトランシーバ装置。７５．Ｌ個のフィルタ部のうちの現在選択されるフィルタ部のインデックス値ｘを受信するように接続され、また、現在選択されるフィルタ部から、少なくとも中間の補間デジタル信号を受信するように接続されて、他のＬ個のフィルタ部の少なくとも１つの少なくとも応答に対して、選択されたフィルタ部の応答を比較して、前記他のフィルタ部が、デジタル・チャンネル信号中の符号に最も近いサンプルの所望位置に対して、より近いサンプルを与える場合に、インデックス値調整量を与えるように動作する、追跡ユニットと、インデックス値ｘ、及びインデックス値調整量を受信するように接続されて、調整量だけインデックス値を周期的に調整するように配列される、インデックス値調整器と、から更になる、請求項７０に記載のトランシーバ装置。