JP3476744B2 - デジタル復調器における直交チャネライザ - Google Patents

デジタル復調器における直交チャネライザ

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  • Signal Processing (AREA)
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル復調器
における直交狭帯域チャネルの実現に関し、更に特定す
れば、既存のチャネライザ設計のマルチ・レート処理ア
ルゴリズム及びチャネル間隔を、異なる入力データ・レ
ート及び入力チャネル群帯域の直交狭帯域チャネル実現
のために適合化する方法に関するものである。
【０００２】
【従来の技術】一般に、衛星通信システムのようなマル
チ・チャネル・ワイヤレス通信システムは、広い地理的
面積にわたる通信のために、幾つかのトランスポンダを
含む場合がある。各トランスポンダは、受信機−送信機
対とすることができる。衛星システムの受信機は、広帯
域受信機であり、使用可能なマルチ・チャネル帯域幅内
の広い範囲の通信周波数をカバーすることができる。通
信周波数の範囲は、衛星通信システムが処理可能なチャ
ネル数によって左右される場合もある。アンテナから受
信した特定のスペクトルの入力広帯域信号を複数の狭帯
域チャネルに分離し更に処理を進めるには、チャネライ
ザを用いることができる。広帯域信号は、異なる周波数
帯域、異なるタイム・スロット、異なるスペクトル拡散
符号化、又はこれらの技法のいずれか２つ以上の組み合
わせを用いて、異なるチャネルを搬送することができ
る。チャネライザは、入力広帯域信号をより狭い区分の
チャネルに分離するために用いる、広帯域チャネライザ
及び狭帯域チャネライザの少なくとも一方として考えら
れる。「広帯域」という用語は、いずれの特定スペクト
ル範囲にも限定することはない。むしろ、広帯域は、マ
ルチ・チャネル・ワイヤレス通信システムが動作可能
な、少なくとも有用な通信範囲のスペクトル・カバレッ
ジを暗示すると考えられる。一方、狭帯域は、スペクト
ルの一部、例えば、個々のチャネルの幅を意味すると考
えられる。狭帯域チャネルのことを、チャネル群に含ま
れる複数のサブチャネルと呼ぶこともできよう。例え
ば、１５ＭＨｚチャネル群は、各々３００ＫＨｚ帯域幅
を有する５０の狭帯域チャネルを含む。多くのチャネラ
イザが、無線周波数（ＲＦ）又はベースバンド・アナロ
グ又はデジタル信号上で動作する。
【０００３】通常、狭帯域チャネルのデータにアクセス
するには、多レベルのチャネル化が必要となる。しかし
ながら、チャネライザは、通常、特定のチャネル群帯域
幅、及び以前のチャネル化レベルの構成に依存するデー
タ・レート・セット（組）毎に設計されている。通常の
チャネル化設計には、いくつかの方法が知られている。
例えば、チャネライザ設計の理論的基礎は、１９８３年
ニュー・ジャージー州、Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆ
ｆｓのＰｒｅｎｔｉｃｅ Ｈａｌｌが出版した、Ｒ．
Ｅ．Ｃｒｏｃｈｉｅｒｅ（Ｒ．Ｅ．クローチャ）及びＲ
ａｂｉｎｅｒ（ラビナー）による”Ｍｕｌｔｉｒａｔｅ
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ”（マルチレート・ディジタル信号処理）に記載され
ている。この出版物は、この引用により、その全体が本
願にも含まれるものとする。マルチチャネル復調器の設
計に関する理論的基礎は、１９９７年８月ＭＩＴ Ｌｉ
ｎｃｏｌｎ Ｌａｂｏｒａｔｏｒｙが出版した、Ｒｕｓ
ｓｅｌｌ Ｒ． Ｒｈｏｄｅｓ（ラッセル Ｒ．ロー
ズ）及びＤｅａｎ Ｐ．Ｋｏｌｂａ（ディーン Ｐ．コ
ルバ）による”Ｎａｒｒｏｗｂａｎｄ Ｃｈａｎｎｅｌ
Ｇｒｏｕｐ Ｍｕｌｔｉｃｈａｎｎｅｌ ａｎｄ Ｍ
ｕｌｔｉｍｏｄｅ Ｄｅｍｏｄｕｌａｔｏｒ”（狭帯域
チャネル群マルチチャネル及びマルチモード復調器）に
おいて得られる。かかる復調器の設計の直交狭帯域チャ
ネル間隔についての追加的な基礎が、１９９７年９月Ｂ
ｏｏｚ―Ａｌｌｅｎ ＆ Ｈａｍｉｌｔｏｎが出版した
Ｍａｒｋ Ｍａｌｅｓｋｉ ｅｔ ａｌ．（マーク・メ
ールスキーその他）による”Ｏｒｔｈｏｇｏｎａｌ Ｓ
ｐａｃｉｎｇ Ｆｏｒ Ｎａｒｒｏｗｂａｎｄ Ｃｈａ
ｎｎｅｌｓ Ｉｎ Ｔｈｅ Ａｄｖａｎｃｅｄ ＥＨＦ
Ｗａｖｅｆｏｒｍ”（高度ＥＨＦ波形における狭帯域
チャネルの直交間隔）に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、現在の
チャネライザ設計では、その多くに設計上の制約が非常
に多いという問題がある。設計制約の例には、次のよう
な事項が含まれることがある。即ち、入力データ・レー
トは、入力チャネル帯域と同じでなければならない。離
散フーリエ変換（ＤＦＴ）のサイズは、有効な出力チャ
ネル数と同じでなければならない。入力帯域は、有効な
チャネルで満たされていなければならない。更に、１つ
のチャネライザ設計を特定のチャネル群帯域及びデータ
・レート・セットに対して実現すると、該チャネライザ
は、設定のし直し及び／又は異なる入力データ・レート
や入力チャネル群帯域での動作に対する適合化ができな
い場合がある。つまり、現在の代表的なチャネライザの
方法論では、マルチ・データ・レート用途において使用
するための柔軟性が欠如している。したがって、チャネ
ライザ設計のマルチ・レート処理アルゴリズム及びチャ
ネル間隔を適合化し、異なる入力データ・レート及び入
力チャネル群帯域の直交狭帯域チャネル実現のためにチ
ャネライザのアーキテクチャを開発する際に使用する均
一で信頼性の高い方法論が求められている。かかる方法
論は、柔軟でなければならず、しかもチャネル・レイア
ウト及びデータ・レートの変化に対応してチャネル化プ
ロセスを設定し直す機能を維持することが必要である。
【０００５】
【課題を解決するための手段】本発明によれば、異なる
入力データ・レートの直交狭帯域チャネルの実現のため
に、直交チャネライザを設計する革新的なチャネライザ
設計方法を提供する。このチャネライザ設計方法は、入
力信号の入力サンプリング・レート、入力チャネル群帯
域幅、変調モードに応じて変化するホップ毎のチップ
数、ホップ・タイム、及びホップ毎の有効シンボル・タ
イムに関する情報を得るステップと、ホップ毎のチップ
数及びホップ毎の有効シンボル・タイムに基づいて、入
力信号の出力サンプリング・レートを計算するステップ
と、入力サンプリング・レート及び出力サンプリング・
レートに基づいてチップ毎のサンプル数を計算し、入力
サンプリング・レート及びホップ・タイムに基づいてホ
ップ毎のサンプル数を計算するステップと、チップ毎の
サンプル数未満の離散フーリエ変換（ＤＦＴ）サイズを
判定するステップと、入力サンプリング・レート及び離
散フーリエ変換（ＤＦＴ）サイズに基づいて、入力信号
のチャネル間隔を計算するステップと、入力チャネル群
帯域幅及びチャネル間隔に基づいて、入力信号の有効出
力チャネル数を決定するステップと、ホップ毎のサンプ
ル数及びホップ毎のチップ数に基づいて、入力信号のデ
ータ・サンプル数を決定し、チップ境界の各側において
ブランク化するデータ・サンプルを決定するステップ
と、サンプル番号＊モジュロ（離散フーリエ変換（ＤＦ
Ｔ）サイズ）に基づいて循環シフト値を決定するステッ
プであって、サンプル番号が０からホップ毎のサンプル
数から１を減じた値までである、ステップとを含む。
【０００６】次に、ブランク化する入力信号のデータ・
サンプル数、循環シフト値、及び離散フーリエ変換（Ｄ
ＦＴ）サイズを用いて、ブランク化する入力信号のデー
タ・サンプル数に応じたサンプル・ブランキング動作、
及び循環シフト値に応じた位相シフト動作を行なうブラ
ンキング・フィルタ及び循環シフト・ブロックと、ＤＦ
Ｔサイズに応じた離散フーリエ変換（ＤＦＴ）計算を実
行する離散フーリエ変換（ＤＦＴ）ブロックとを備え
た、単一の直交チャネライザを構成する。本発明の革新
的なチャネライザ設計方法を用いて得られた単一の直交
チャネライザは、多数の入力データ・レートに効率的に
対応し、設定のし直しのために追加されるハードウエア
を最小に抑え、設計ハードウエアの削減を実現する。設
定設定可能な直交チャネライザは、ブランキング・フィ
ルタ、循環シフト、及び離散フーリエ変換技法を用いた
効率的なハードウエア・アーキテクチャによって実現さ
れ、異なるチャネル群帯域の入力信号を、異なるデータ
・レートの複数の個々のチャネルに分離することができ
る。直交チャネライザは、選択したチャネル化モードが
第１のデータ・レートに対応する場合、サンプル・ブラ
ンキング動作、循環シフト動作及び離散フーリエ変換
（ＤＦＴ）計算を用いて、入力信号のデータ・サンプル
を、第１のデータ・レートの入力信号の帯域幅周波数の
間隔を有する第１複数の個々のチャネルに分離するよう
に設定を変更することができる。同様に、単一の直交チ
ャネライザは、選択したチャネル化モードが第２のデー
タ・レートに対応する場合、サンプル・ブランキング動
作、循環シフト動作及び選択した離散フーリエ変換（Ｄ
ＦＴ）計算を用いて、入力信号のデータ・サンプルを、
第２のデータ・レートの入力信号の帯域幅周波数の２倍
の間隔を有する第２の複数のチャネルに分離するように
設定することができる。同様に、単一の直交チャネライ
ザは、選択したチャネル化モードが第３のデータ・レー
トに対応する場合、サンプル・ブランキング動作、循環
シフト動作及び選択した離散フーリエ変換（ＤＦＴ）計
算を用いて、入力信号のデータ・サンプルを、第３のデ
ータ・レートの入力信号の帯域幅周波数の４倍の間隔を
有する第３の複数のチャネルに分離するように変更する
ことができる。
【０００７】本発明の別の態様によれば、革新的なチャ
ネライザ設計方法を用いて得られた設定変更可能な直交
チャネライザは、並列に配列された複数のメモリ・デバ
イス及び複数の直列／並列変換レジスタから成り、入力
サンプリング・レートの入力信号の連続するデータ・サ
ンプル・セットを受信し、変調器遷移のいずれの側にお
いても所定数のデータ・サンプルをガード・タイムの間
にブランク化するブランキング動作を実行し、サンプル
番号＊モジュロ（ＤＦＴサイズ）によって決定される回
数のシフトに応じた位相シフト動作を行って位相調節出
力を生成する（サンプル番号が０から始まりホップ毎の
サンプル総数まで）ブランキング・フィルタ及び循環シ
フト・ブロックと、並列に配列され、位相調節出力の各
１つを受け取り、離散フーリエ変換（ＤＦＴ）計算を実
行し、異なるデータ・レートにおいて複数のチャネルを
生成する複数の離散フーリエ変換（ＤＦＴ）モジュール
とを備える。
【０００８】ブランキング・フィルタ及び循環シフト・
ブロックは、サンプル処理のために実データのシーケン
スを受け取る第１のメモリ・デバイスと、サンプル処理
のために虚データのシーケンスを受け取る第２のメモリ
・デバイスと、第１のメモリ・デバイスからの実データ
の循環シフト処理サンプルを、並列サンプル出力として
通過させつつ、ブランク・サンプルを破棄する第１の直
列／並列変換レジスタと、第２のメモリ・デバイスから
の虚データの循環シフト処理サンプルを、並列サンプル
出力として通過させつつ、ブランク・サンプルを破棄す
る第２の直列／並列変換レジスタと、第１及び第２のメ
モリ・デバイスから入力された実データ及び虚データを
それぞれアドレス指定して読み出す際に、ブランキング
及び循環シフトを組み合わせて行なう制御ロジック・ブ
ロックとを備えることができる。
【０００９】離散フーリエ変換（ＤＦＴ）ブロックは、
ＤＦＴサイズに応じて複素データを配列し、ＤＦＴ点の
入力及び出力の順序付けが正しくなるようにするマルチ
プレクサと、実データの位相調節出力をそれぞれ受け取
るように構成され、４点変換を実行し、複素データの第
１の変換出力を生成する第１の複数の４点離散フーリエ
変換（ＤＦＴ）ユニットと、虚データの位相調節出力を
それぞれ受け取るように構成され、４点変換を実行し、
複素データの第２の変換出力を生成する第２の複数の４
点離散フーリエ変換（ＤＦＴ）ユニットと、複素データ
の第１の変換出力をそれぞれ受け取るように構成され、
４点変換を結合し、複素データの第１の結合出力を生成
する第１の複数の結合４点離散フーリエ変換（ＤＦＴ）
ユニットと、複素データの第２の変換出力をそれぞれ受
け取るように構成され、４点変換を結合し、複素データ
の第２の結合出力を生成する第２の複数の結合４点離散
フーリエ変換（ＤＦＴ）ユニットと、複素データの第１
及び第２の結合出力を受け取り、対象のチャネルを生成
するように構成された結合８点離散フーリエ変換（ＤＦ
Ｔ）ユニットとを含むことができる。
【００１０】本発明の更に別の態様によれば、革新的な
チャネライザ設計方法を用いて得られた設定変更可能な
直交チャネライザは、並列に配列されサンプル・ブラン
キング及び位相シフト動作ならびに離散フーリエ変換
（ＤＦＴ）計算を実行する複数のメモリ・デバイス及び
直列／並列レジスタ、複数のマルチプレクサ、ならびに
複数の離散フーリエ変換（ＤＦＴ）ユニットを備え、選
択したチャネル化モードが１ｘデータ・レートを示す場
合、１ｘデータ・レートにおける帯域幅周波数のチャネ
ル間隔を有する個々のチャネルに入力信号を分離する。
しかしながら、選択したチャネル化モードが２ｘデータ
・レートを示す場合、離散フーリエ変換（ＤＦＴ）ユニ
ットから選択した第１のユニットを迂回し、他のハード
ウエア構成を協動させ、２ｘデータ・レートにおける帯
域幅周波数の２倍の間隔を有する複数のチャネルに入力
信号のデータ・サンプルを分離する。同様に、選択した
チャネル化モードが４ｘデータ・レートを示す場合、離
散フーリエ変換（ＤＦＴ）ユニットから選択した第２の
ユニットを迂回し、他のハードウエア構成を協動させ、
４ｘデータ・レートにおける帯域幅周波数の４倍の間隔
を有する複数のチャネルに入力信号のデータ・サンプル
を分離する。
【００１１】メモリ・デバイスを用いて、サンプル処理
のために、入力信号の実データ及び虚データのシーケン
スを受け取ることができる。直列／並列変換レジスタを
用いて、メモリ・デバイスからの入力信号の循環シフト
した実データ及び虚データの処理したサンプルを、並列
サンプル出力として通過させ、ブランク化サンプルを破
棄することができる。 マルチプレクサは、並列に配列されており、入力信号の
循環シフトした実データ及び虚データの並列サンプル出
力をそれぞれ受け取ることができ、データをシャッフル
し、出力チャネルのデータ・レートに応じて、選択した
ＤＦＴサイズに応じたＤＦＴの入力に対して、正しい順
序付けを行なう。
【００１２】複数の離散フーリエ変換（ＤＦＴ）ユニッ
トは、実データの位相調節出力をそれぞれ受け取るよう
に構成され、４点変換を実行し、複素データの第１の変
換出力を生成する第１の複数の４点離散フーリエ変換
（ＤＦＴ）ユニットと、複素データの位相調節出力をそ
れぞれ受け取るように構成され、４点変換を実行し、複
素データの第２の変換出力を生成する第２の複数の４点
離散フーリエ変換（ＤＦＴ）ユニットと、複素データの
第１の変換出力をそれぞれ受け取るように構成され、４
点変換を結合し、複素データの第１の結合出力を生成す
る第１の複数の結合４点離散フーリエ変換（ＤＦＴ）ユ
ニットと、複素データの第２の変換出力をそれぞれ受け
取るように構成され、４点変換を結合し、複素データの
第２の結合出力を生成する第２の複数の結合４点離散フ
ーリエ変換（ＤＦＴ）ユニットと、複素（実及び虚）デ
ータの第１及び第２の結合出力を受け取り、対象の複数
のチャネルを生成するように構成された結合８点離散フ
ーリエ変換（ＤＦＴ）ユニットとを含むことができる。
【００１３】
【発明の実施の形態】図面を参照して本発明の構成を詳
細に説明する。なお、図面においては、同様の参照記号
は同一又は同様のコンポーネントを示すものとする。図
１には、ワイヤレス通信システムにおける受信機の主要
コンポーネントがブロック図で示されている。通常、ワ
イヤレス通信システムの代表的な受信機は、フロント・
エンド・ダウン・コンバート部（図示せず）を含んでい
る。これは、対象周波数帯域内の電磁放射を傍受し、傍
受した電磁放射を電気信号に変換し、次いで、かかる電
気信号を、対象の通信システム又はネットワークにおい
て現在動作中の全通信チャネルの内容を含むベースバン
ド信号にダウン・コンバートする。代表的な受信機にお
いて、電磁放射を傍受即ち捕捉し続いて入力及びダウン
・コンバートするには、数種類の入力デバイスを用いる
ことができる。かかる入力デバイスの例には、アンテ
ナ、導波路、同軸ケーブル、光ファイバ、又は赤外線周
波数変換器が含まれる。
【００１４】図１に示すように、かかる受信機の一例
は、バンドパス・フィルタ（ＢＰＦ）１２、アナログ／
ディジタル（Ａ／Ｄ）変換器１４、デマルチプレクサ
（ＤＥＭＵＸ）１６、ならびに少なくとも１つの直交狭
帯域チャネライザ２０及びその他の種類の信号処理回路
（図示せず）で構成することができる。所定の帯域幅の
バンドパス・フィルタ（ＢＰＦ）１２は、入力ベースバ
ンド信号を濾波し、選択した周波数スペクトルの広帯域
信号を通過させるために用いられる。対象となる選択周
波数スペクトルは、複数の利用可能なチャネルを含む２
０ＭＨｚとすることができるが、本発明はこの周波数範
囲に限定されるこのではない。Ａ／Ｄ変換器１４は、広
帯域信号をサンプリングし、複数のチャネル（例えば、
Ｎ個のチャネル）を含むデジタル化信号を生成する。デ
ジタル化信号は、一連のデジタル・サンプルで表わされ
る。Ａ／Ｄ変換器１４が生成する多数のビット・ワード
・サンプルの直列ストリームがデマルチプレクサ１６に
入力され、デマルチプレクサ１６は複数の多重化データ
出力１８を生成する。デマルチプレクサ１６は、多数の
タップを有する遅延線として機能し、それぞれの並列出
力が遅延線の異なるタップから出力される。デマルチプ
レクサ１６のデマルチプレクス・データ出力１８は、本
発明の原理にしたがって構成された直交チャネライザ２
０に印加され、複数の狭帯域信号に分離（変換）され
る。ここで、各狭帯域信号は、広帯域信号によって伝達
（ｃｏｎｖｅｙ）されるチャネルの１つを伝達する。デ
マルチプレクサ１６のデマルチプレクス・データ出力１
８は、例えば、チューナ、フィルタ、及びスペクトル拡
散送信のダウン・コンバートを行なうダウン・サンプラ
（図示せず）によって、実データ表現から複素データ表
現に変換することができる。各直交チャネライザ２０の
設計は、ブランキング・フィルタ・ブロック２２、循環
シフト・ブロック２４、及び離散フーリエ変換（ＤＦ
Ｔ）ブロック２６を含む、数個の設定可能な（ｃｏｎｆ
ｉｇｕｒａｂｌｅ）ハードウエア・ブロックによって実
現することができる。離散フーリエ変換ブロック２６
は、データ・サンプル・ブランキング動作及び離散フー
リエ・エンジンを用いて、入力サンプリング・レート及
び入力チャネル群帯域幅の入力信号を受信し、かかる入
力信号を異なるデータ・レートの狭帯域直交信号の異な
るセットに分離し、別の種類の信号処理回路による後続
処理を行なうことを目的とする。
【００１５】本発明の原理にしたがって設計された代表
的な直交チャネライザは、ブランキング・フィルタ・ブ
ロック２２、循環シフト・ブロック２４及び離散フーリ
エ変換（ＤＦＴ）ブロック２６等の、同一のハードウエ
ア・ブロックを含み、入力信号の実データ表現及び複素
データ表現双方を個々のチャネルにチャネル化すること
ができる。入力信号は、等しく離間されたチャネルによ
って特徴付けられる複素指数（ｃｏｍｐｌｅｘ ｅｘｐ
ｏｎｅｎｔｉａｌ）の和と見なすことができる。ブラン
キング・フィルタ・ブロック２２及び循環シフト・ブロ
ック２４は、サンプル・ブランキング動作及び位相調節
動作のための単一構造として結合することができる。個
別には、ブランキング・フィルタ・ブロック２２は、サ
ンプル・ブランキング動作を用いて入力信号の実データ
表現及び複素データ表現双方を処理するために用いるこ
とができ、この際、変調の遷移（ｔｒａｎｓｉｔｉｏ
ｎ）のいずれの側においても等しい数のサンプルが、ガ
ード・タイムの間にブランク化される。循環シフト・ブ
ロック２４は、ブランキング・フィルタ・ブロック２２
からのサンプル出力の位相調節のために用いられる。次
いで、ＤＦＴブロック２６を用いて、循環シフト・ブロ
ック２４からの位相調節された出力を、異なるレートの
複数のチャネルに変換する。しかしながら、入力広帯域
信号に選択した出力データ・レートに応じて、これらの
ハードウエア・ブロックの一部のみを用い、他のハード
ウエア・ブロックの一部を迂回することにより、構成変
更のためのハードウエア追加を極力抑えることも可能で
ある。このようにして、単一の直交チャネライザが、異
なる入力データ・レート及び異なる入力チャネル群帯域
幅の多数の用途に再利用可能としつつ、設計ゲートの削
減を実現することができる。
【００１６】本発明による革新的なチャネライザ設計方
法を用いてチャネライザ設計のアルゴリズム及びチャネ
ル間隔を適合化し、あらゆる入力データ・レート及び入
力チャネル群帯域幅にも対応する狭帯域直交チャネルを
実現する。入力及び出力サンプリング・レート、入力チ
ャネル群帯域幅、変調モード及びホップ・タイムが与え
られれば、以下のチャネライザ設計のパラメータを次の
ようにして得ることができる。 １．チャネル間隔：ブランキングがチャネルを直交とす
るように構成しなければならない。 ２．ブランキング：デッド・ゾーン（デッド・ゾーンと
は、サンプルを破棄するときである）の長さ。ブランキ
ングの位置は、各チップの先頭及び終端として予め決定
しておく。 ３．離散フーリエ変換（ＤＦＴ）サイズ ４．有効な出力チャネル数（チャネル間隔と密接な繋が
りがある）及びこれらが対応するＤＦＴビン ５．ブランクすべき正確なサンプル：これは、データ・
フレーム（又はサブフレーム）の長さ及びデータ・フレ
ーム（又はサブフレーム）通信に用いられる部分、なら
びにデータ・レート（チップ当たりのサンプル数）を用
いて行なわなければならない。 ６．循環シフトの詳細
【００１７】対象となる時間間隔は、送信機からビット
を処理するために復調器に割り当てられた時間である。
時間間隔は、データ・フレーム全体（短い単純なデータ
・フレームの場合）又はデータ・フレームの一部（サブ
フレームと呼ぶ）を含む場合があり、データ・フレーム
の構造、復調器がデータ処理を完了すると予測される時
間間隔、及び当該間隔内にガード・タイムがあるか否か
に応じて、１つのパラメータに調節することができる。
別の用例では、データ・フレームを、ホップと呼ぶ時間
間隔に分割することも可能である。その場合、ホップ
は、前述のようなサブフレームとすることができる。復
調器は、ホップ毎にデータを処理する。ここに記載する
方法では、このように仮定する。
【００１８】本発明の革新的なチャネライザ設計方法
は、２つの主要な考慮項目がある。第１に、デッド・ゾ
ーンの長さ増大に伴う情報破棄による、タイミング・エ
ラーや大きな性能劣化に対する耐性を高めることであ
る。第２の考慮項目は、チャネル間隔、ＤＦＴサイズ、
デッド・ゾーン、及び（関連する）出力チャネル数を含
む、効率的な実現のための数値決定（ｎｕｍｅｒｏｌｏ
ｇｙ）である。チャネル間隔及びＤＦＴサイズは整数で
なければならない。効率的な実現に寄与する（ｆａｃｔ
ｏｒ）離散フーリエ変換（ＤＦＴ）サイズを優先すると
よい。
【００１９】最初に、以下の量を次のように計算する。 チップ毎のサンプル数 ＝入力サンプリング・レート／チッピング・レート チッピング・レート ＝ホップ毎のチップ数／ホップ毎の有効シンボル時間 デッド・ゾーン ＝チップ毎のサンプル数−チップ毎に処理されるサンプ
ル数 チップ毎に処理されるサンプル数 ＝ＤＦＴサイズ 次に、どの程度の損失に耐えることができるかに基づい
て、デッド・ゾーンを決定する。 デッド・ゾーン損失（ｄＢ）＝１０ｌｏｇ（ＤＦＴサイ
ズ／チップ毎のサンプル数） ここで注記すべきは、デッド・ゾーン損失はＤＦＴサイ
ズに依存することである。したがって、実施態様毎の数
値決定、及びハードウエアで実施するのは何が現実的か
ということが重要な役割を担い、設計において繰り返し
が必要となる。
【００２０】次に、ＤＦＴサイズを決定する。 ＤＦＴサイズ ＝入力サンプリング・レート／チャネル間隔 ＤＦＴサイズ及びチャネル間隔は双方とも整数でなけれ
ばならない。ＤＦＴサイズを３、４又は５の倍数とすれ
ば、特にこれらを小さな因数（ｆａｃｔｏｒ）に分解す
る可能性がある場合に、実施の容易性のためには好まし
い。チャネル間隔及びチャネルカウントを、次の関係か
ら決定する。 チャネル間隔 ＝チップ毎のサンプル数／（チップ毎に処理されるサン
プル数＊チップ持続時間） 有効出力チャネル数 ＝入力チャネル群帯域幅／チャネル間隔 入力チャネル群帯域幅は入力サンプリング・レート未満
であるので、これは近似である。有効出力チャネルの正
確な数を決定するには、中央のチャネルを中心において
ゼロ（０）として周波数プランを詳細に立案し、チャネ
ル群境界に関して、チャネル境界がどのように位置する
かを確認する。
【００２１】次に、ブランキング・プロセスを詳細に決
定する必要がある。最初に、ホップ毎のサンプル数を決
定し、どのサンプルがガード・バンドの一部となり（そ
のようなサンプルがある場合に）、したがって処理され
ないかについて判定を行なう。次に、チップ境界、即
ち、変調器の遷移がどこに位置するかについて判定を行
なう。チップ毎のサンプル数は分数が許される。境界が
サンプルの途中となることがあるが、そのサンプルはブ
ランク化される。チップ境界周囲のどのサンプルをブラ
ンク化するか指定する（これは、デッド・ゾーンとして
計算した）。チップ境界のいずれの側においてもほぼ同
数のサンプルをブランク化しなければならない。各チッ
プが、同数の処理されたサンプル（非ブランク化）を有
することを確認するためにチェックを行なう。
【００２２】最後に、ＤＦＴチャネル化プロセスの一部
として、循環シフトの詳細を次のように決定する。 循環シフト ＝（サンプル番号）モジュロ（ＤＦＴサイズ） ここで、サンプル番号は、０からホップ毎の処理された
サンプル数から１を減算（−１）した値までである。
【００２３】本発明による革新的な方法論を用いた直交
チャネライザ設計の一例を、図２に示す。入力データ
（サンプリング）レート、出力データ（サンプリング）
レート、変調モード、ホップ時間及びホップ毎の有効シ
ンボル時間というような主なパラメータをかかるチャネ
ライザ設計に与えれば、標準的な直交チャネライザを個
々のレートでの用途毎に設計することができる。例え
ば、入力サンプリング・レートを２３．６２５ＭＨｚと
して与え、出力サンプリング・レートを２８７ＫＨｚと
して与え、変調モードを対称差分位相変調（ＳＤＰＳ
Ｋ）又は対称差分二次位相変調（ＳＤＱＰＳＫ：ｓｙｍ
ｍｅｔｒｉｃ ｄｉｆｆｅｒｅｎｔｉａｌ ｑｕａｄｒ
ｉｐｈａｓｅ ｓｈｉｆｔ ｋｅｙｉｎｇ）においてホ
ップ当たり１５チップ（１個の基準チップ及び１４個の
データ・チップ）として与え、ホップ時間を５３．２μ
ｓとして与え、ホップ毎の有効シンボル時間を５２．３
μｓとして与える。これら主なパラメータは、通常、チ
ャネル化の以前にわかっている。
【００２４】これらのパラメータが与えられると、本発
明の革新的なチャネライザ設計方法を用いて、次のよう
にして、チャネル間隔、ＤＦＴサイズ、有効出力ＤＦＴ
ビン、及び各チップ毎にブランクするサンプル数を導出
することができる。 １． チッピング・レート ＝入力サンプリング・レート／チップ毎のサンプル数 ＝出力サンプリング・レート ＝２８７ＫＨｚ ２． チップ毎のサンプル数 ＝入力サンプリング・レート／チッピング・レート ＝２３．６２５ＭＨｚ／２８７ＫＨｚ ＝８２．３サンプル／チップ ２． チップ持続時間 ＝１／チッピング・レート ＝１／２８７ＫＨｚ ＝３．４８μｓ ２． 所望のデッド・ゾーン損失＜１ｄＢ。したがっ
て、ＤＦＴサイズはａｂｓ（１０ｌｏｇ１０（ＤＦＴサ
イズ／チップ毎のサンプル数）＜１ｄＢとなるようにし
なければならない。ＤＦＴサイズは、チップ毎のサンプ
ル数未満としなければならない。デッド・ゾーン損失と
の関係に基づいて、選択するＤＦＴサイズは７５とする
ことができる。何故なら、７５ＤＦＴサイズとすれば、
容易に実施できるからである。 ３． チャネル間隔 ＝入力サンプリング・レート／ＤＦＴサイズ ＝２３．６２５Ｍｓｐｓ／７５ ＝３１５ＫＨｚ ２． デッド・ゾーン損失 ＝１０ｌｏｇ１０（ＤＦＴサイズ／チップ毎のサンプル
数） ＝１０ｌｏｇ１０（７５／８２．３） ＝チップ当たり７サンプルのブランク化 ２． デッド・ゾーン ＝チップ毎のサンプル数―チップ毎の処理サンプル数 ＝８２．３−７５ ＝７．３即ちチップ当たり約７サンプルのブロック化 ２． 有効出力チャネル数 ＝入力チャネル群帯域幅／チャネル間隔 ＝２２．３６５ＭＨｚ／３１５ＫＨｚ ＝７１ ２． ホップ毎のサンプル数 ＝ホップ時間＊入力サンプリング・レート ＝５３．２μｓ＊２３．６２５ＭＨｚ ＝ホップ当たり１２５６サンプル ２． 循環シフト値 ＝（サンプル番号）モジュロ（ＤＦＴサイズ） ＝（サンプル番号）モジュロ７５ （サンプル番号は、０から１２５６まで）
【００２５】図２に示すように、本発明の革新的なチャ
ネライザ設計方法を用いた代表的な直交チャネライザ２
０は、ブランキング・フィルタ・ブロック２２、循環シ
フト・ブロック２４、及び７５点ＤＦＴブロック２６を
備えている。ブランキング・フィルタ・ブロック２２及
び循環シフト・ブロック２４は、単一構造として結合
し、サンプル・ブランキング動作及び位相調節動作を行
なうようにしてもよい。別個とする場合、ブランキング
・フィルタ・ブロック２２は、２３．６２５ＭＨｚの入
力サンプリング・レートの入力信号の０．２９６μｓブ
ランキング・プロセスを実行するために用いられる。循
環シフト・ブロック２４は、決定したシフト数にしたが
って、ブランキング・フィルタ・ブロック２２からの濾
波出力のサンプルに循環シフトを行なうために用いられ
る。ＤＦＴブロック２６は、７５点ＤＦＴ計算を実行す
るために用いられる。加えて、データ検出及び取込プロ
セッサ３０も含まれ、直交チャネライザから出力される
個々のチャネルの以降の処理を行なう。
【００２６】図３は、図２に示した一例としての直交チ
ャネライザ２０の入力チャネル群帯域の周波数プラン及
び関連する離散フーリエ変換（ＤＦＴ）ビンを示す。図
３に示すように、入力サンプリング・レート（ｆｓ）は
２３．６２５ＭＨｚとして与えられ、チャネル群帯域幅
は２２．３６５ＭＨｚとして与えられ、チャネル間隔
（帯域幅）は３１５ＫＨｚとして与えられ、全有効出力
チャネルは７１として与えられている。その結果、ＤＦ
Ｔビン０〜３５及び４０〜７４は、有効なチャネルを含
む。
【００２７】図４は、図２に示した一例としての直交チ
ャネライザのデータ・フレームを示す。各データ・フレ
ームは、ホップ当たり１５個のチップを含み、１つの基
準チップ及び１４個のデータ・チップを含む。データ・
フレーム分離のためにガード・タイムが設けられてい
る。ホップ・タイムが５３．２μｓとして与えられ、ホ
ップ毎の有効シンボル・タイムが５２．３μｓとして与
えられているので、ガード・タイムは、ホップ・タイム
とホップ毎の有効シンボル・タイムとの差、５３．２μ
ｓ−５２．３μｓ＝０．９μｓとして決定される。加え
て、ホップ毎のサンプル数は１２５６サンプル／ホップ
として与えられ、チップ毎のサンプル数は８２．３サン
プル／チップとして与えられているので、ホップの先頭
における最初の２１．５サンプルは、ガード・タイムの
間にブランキング・フィルタ・ブロック２２によってブ
ランク化される。２１．５というホップの先頭において
ブランク化されたサンプル数は、１２５６サンプルと
（８２．３サンプル／チップ）＊（ホップ当たり１５チ
ップ）との差から得られる。
【００２８】図５は、図２に示した一例としての直交チ
ャネライザのブランキング・プロセスの一例を示す。ホ
ップ毎のデータ・フレームの１２５６サンプルは、図５
に示すように、変調の遷移時における値に応じてマッピ
ングすることができる。例えば、最初の変調の遷移点
は、ガード・タイムのために２１．５サンプルに設定す
ることができる。以降の変調の遷移点は、以下のように
設定することができる。 １０３．８サンプル（２１．５サンプル＋８２．３サン
プル） １８６．１サンプル（１０３．８サンプル＋８２．３サ
ンプル） ２６８．４サンプル（１８６．１サンプル＋８２．３サ
ンプル） ３５０．７サンプル（２６８．４サンプル＋８２．３サ
ンプル） ４３３サンプル（３５０．７サンプル＋８２．３サンプ
ル） ５１５．３サンプル（４３３サンプル＋８２．３サンプ
ル） ５９７．６サンプル（５１５．３サンプル＋８２．３サ
ンプル） ６７９．９サンプル（５９７．６サンプル＋８２．３サ
ンプル） ７６２．２サンプル（６７９．９サンプル＋８２．３サ
ンプル） ８４４．５サンプル（７６２．２サンプル＋８２．３サ
ンプル） ９２６．８サンプル（８４４．５サンプル＋８２．３サ
ンプル） １００９．１サンプル（９２６．８サンプル＋８２．３
サンプル） １０９１．４サンプル（１００９．１サンプル＋８２．
３サンプル） １１７３．７サンプル（１０９１．４サンプル＋８２．
３サンプル） １２５６サンプル（１１７３．７サンプル＋８２．３サ
ンプル）
【００２９】全ての変調の遷移点をマッピングした後、
遷移のいずれの側でも等しい数のサンプル（陰影を付け
たところ）をブランク化する。図５に示すように、遷移
の各側でブランク化するサンプル数は、約７サンプルで
ある。更に重要なことは、本発明の革新的チャネライザ
設計方法は、図２に示すような単一レート直交チャネラ
イザとは異なり、入力サンプリング・レート及び入力チ
ャネル群帯域幅の入力信号を、データ・レートが異なる
個々のチャネルに分離するマルチ・レート用途のために
設定を変更可能な直交チャネライザを設計する際にも使
用可能なことである。このようなマルチ・レートのチャ
ネライザの設計を例示する目的のために、出力データ
（サンプリング）レートを、例えば、１ｘ、２ｘ及び４
ｘとそれぞれ呼ぶことにする。入力データ（サンプリン
グ）レートは、例えば、１２０Ｍビット／秒に設定する
ことができる。設定可能なマルチ・レートの直交チャネ
ライザ２０の動作を１ｘデータ・レート・モードに設定
した場合、６．４２４Ｍビット／秒の出力データ・レー
トを得ることができる。マルチ・レートのチャネライザ
２０の動作を２ｘデータ・レート・モードに設定した場
合、１２．８５Ｍビット／秒（１ｘモードよりも２倍高
速）の出力データ・レートを得ることができる。同様
に、マルチ・レート・チャネライザ２０の動作を４ｘデ
ータ・レート・モードに設定した場合、２５．６９８Ｍ
ビット／秒（２ｘモードの２倍）の出力データ・レート
を得ることができる。直交チャネライザ２０は、入力広
帯域信号を多数の小さなチャネルに分離する狭帯域直交
チャネライザと見なすこともできる。
【００３０】チャネル化動作モードは、例えば、使用す
る各チャネル毎にコンフィギュレーション・ワード・フ
ォーマットのレジスタ・ビットを用いて、１ｘ、２ｘ又
は４ｘに設定することができる。これらのレジスタ・ビ
ットは、１ｘ、２ｘ又は４ｘチャネル化動作モードのい
ずれかを示すために用いることができる。例えば、コン
フィギュレーション・ワード・フォーマットの２レジス
タ・ビットは、マルチ・レート直交チャネライザ・ハー
ドウエアの設定について、１ｘデータ・レートでは「０
０」、２ｘデータ・レートでは「０１」、そして、４ｘ
データ・レートでは「１１」として表わすことができ
る。
【００３１】１ｘ動作モードでは、設定可能なマルチ・
レート直交チャネライザ２０は、１ｘ直交チャネライザ
として機能し、入力広帯域信号を、帯域幅周波数（ＢＷ
Ｈｚ）の間隔を有する第１のサブチャネル・セットに
分離することができる。図１に示すようなブランキング
・フィルタ・ブロック２２、循環シフト・ブロック２４
及びＤＦＴブロック２６のような処理ハードウエア・ブ
ロックを全て用いて、１ｘデータ・レートのサブチャネ
ルを生成することができる。２ｘ動作モード（１ｘモー
ドよりも２倍高速）では、マルチ・レート直交チャネラ
イザ２０は、２ｘ直交チャネライザとして機能し、入力
広帯域信号を、帯域幅周波数の２倍（２＊ＢＷ Ｈｚ）
の間隔を有する第２のサブチャネル・セットに分離する
ことができる。しかしながら、ブランキング・フィルタ
・ブロック２２、循環シフト・ブロック２４及び離散フ
ーリエ変換（ＤＦＴ）ブロック２６のコンポーネントの
ように、これらのハードウエアの一部のみを用い、離散
フーリエ変換（ＤＦＴ）ブロック２６のその他のコンポ
ーネントを迂回して、２ｘデータ・レートのサブチャネ
ルを生成することができる。４ｘ動作モード（２ｘモー
ドよりも２倍高速）では、マルチ・レート直交チャネラ
イザ２０は、４ｘ直交チャネライザとして機能し、入力
広帯域信号を、帯域幅周波数の４倍（４＊ＢＷ Ｈｚ）
の間隔を有する第３のサブチャネル・セットに分離する
ことができる。同様に、ブランキング・フィルタ・ブロ
ック２２、循環シフト・ブロック２４及び離散フーリエ
変換（ＤＦＴ）ブロック２６のコンポーネントのよう
に、これらのハードウエアの一部のみを用い、離散フー
リエ変換（ＤＦＴ）ブロック２６のその他のコンポーネ
ントを迂回して、４ｘデータ・レートのサブチャネルを
生成することができる。このように、単一の直交チャネ
ライザを多数の用途に再利用可能としつつ、設計ゲート
の削減を実現することができる。
【００３２】次に図６に移り、本発明の革新的なチャネ
ライザ設計方法論を用いて得られる、入力スペクトルの
入力信号を１ｘデータ・レートの個々のチャネルに分離
するための設定可能なマルチ・レート直交チャネライザ
２０のハードウエア実施態様を示す。１ｘ直交チャネラ
イザ２０は、汎用ブランキング・フィルタ・ブロック２
２、循環シフト・ブロック２４、及び離散フーリエ変換
（ＤＦＴ）ブロック２６を含んでいる。しかしながら、
ブランキング・フィルタ・ブロック２２、循環シフト・
ブロック２４、及び離散フーリエ変換（ＤＦＴ）ブロッ
ク２６の具体的なハードウエア実施態様は、チャネル間
隔、ＤＦＴサイズ、有効な出力ＤＦＴビン、チップ毎に
ブランク化するサンプル数、及び与えられる主なパラメ
ータに応じて異なるものとなる。
【００３３】１ｘ直交チャネライザ２０では、入力デー
タ（サンプリング）レート、入力チャネル群帯域幅、変
調モード、ホップ・タイム及びホップ毎の有効シンボル
・タイムというような主な入力パラメータは、次のよう
に与えられる。 入力サンプリング・レート＝１２０ＭＨｚ 出力サンプリング・レート＝８０ＭＨｚ 変調モード＝１６＋３２０ＳＤＰＳＫ（ホップ当たり１
６個の参照チップ及び３２０個のデータ・チップ） ホップ・タイム＝５３．２μｓ ホップ毎の有効シンボル・タイム＝５２．３μｓ
【００３４】これらの主なパラメータは、チャネル化以
前にわかっている。これらの入力パラメータが与えられ
ると、チャネル間隔、ＤＦＴサイズ、有効出力ＤＦＴビ
ン、及び各チップ毎にブランク化するサンプル数が、以
下のように、本発明による革新的なチャネライザ設計方
法を用いて導出される。 １． チッピング・レート ＝ホップ毎のチップ数／ホップ毎の有効シンボル・タイ
ム ＝（１６＋３２０）／５２．３μｓ ＝６．４２４ＭＨｚ １．チップ毎のサンプル数 ＝入力サンプリング・レート／チッピング・レート ＝１２０ＭＨｚ／６．４２４ＭＨｚ ＝１８．６８サンプル／チップ １． チップ持続時間 ＝１／チッピング・レート ＝１／６．４２４ＭＨｚ ＝０．１５６μｓ ２．所望のデッド・ゾーン損失＜１ｄＢ。したがって、
ＤＦＴサイズはａｂｓ（１０ｌｏｇ１０（ＤＦＴサイズ
／チップ毎のサンプル数）＜１ｄＢとなるようにしなけ
ればならない。これは、ａｂｓ（１０ｌｏｇ１０（ＤＦ
Ｔサイズ／１８．６８）＜１ｄＢであるので、１５＜Ｄ
ＦＴサイズ＜１８となる（ＤＦＴサイズは、チップ毎の
サンプル数未満としなければならない）。デッド・ゾー
ン損失との関係に基づいて、選択するＤＦＴサイズは１
６とする。何故なら、１６点ＤＦＴとすれば、容易に実
施できるからである。 ２． チャネル間隔 ＝入力サンプリング・レート／ＤＦＴサイズ ＝１２０ＭＨｚ／１６ ＝７．５ＭＨｚ １． デッド・ゾーン損失 ＝１０ｌｏｇ１０（ＤＦＴサイズ／チップ毎のサンプル
数） ＝１０ｌｏｇ１０（１６／１８．６８） ＝−０．６７ｄＢ １． デッド・ゾーン ＝チップ毎のサンプル数―チップ毎の処理サンプル数 ＝１８．６８−１６ ＝チップ当たり２．６８サンプルのブロック化 １． 有効出力チャネル数 ＝入力チャネル群帯域幅／チャネル間隔 ＝８０ＭＨｚ／７．５ＭＨｚ ＝１０．６７即ち約１０有効出力チャネル １． ホップ毎のサンプル数 ＝ホップ時間＊入力サンプリング・レート ＝５３．２μｓ＊１２０ＭＨｚ ＝ホップ当たり６３８４サンプル １． 循環シフト値 ＝（サンプル番号）モジュロ（ＤＦＴサイズ） ＝（サンプル番号）モジュロ１６ （サンプル番号は、０から６３８３まで）
【００３５】加えて、１ｘ変調モードの各データ・フレ
ームは、ホップ当たり３３６チップを含み、１６個の基
準チップ及び３２０個のデータ・チップから成る。デー
タ・フレーム分離のためにガード・タイムを設ける。ホ
ップ・タイムが５３．２μｓとして与えられ、ホップ当
たりの有効シンボル・タイムが５２．３μｓとして与え
られているので、ガード・タイムは、ホップ・タイプと
ホップ毎の有効シンボル・タイムとの差、５３．２μｓ
−５２．３μｓ＝０．９μｓとして決定される。更に、
ホップ毎のサンプル数が６３８４サンプル／ホップとし
て与えられ、チップ毎のサンプル数が１８．６８サンプ
ル／チップとして与えられているので、ガード・タイム
のためにブランキング・フィルタ・ブロック２２によっ
てホップの先頭における最初の１０７．５２サンプルが
ブランク化される。ホップ毎にブランク化されるサンプ
ル数１０７．５２は、６３８４サンプルと（１８．６８
サンプル／チップ）＊（ホップ当たり３３６チップ）と
の差から得られる。
【００３６】ブランキング・フィルタ・ブロック２２及
び循環シフト・ブロック２４を結合し、ランダム・アク
セス・メモリ（ＲＡＭ）のようなメモリ・デバイスで構
成した構造とするので、ＲＡＭのサイズは、ホップ毎の
着信サンプルに対応する。これは、着信サンプリング・
レート及びホップ毎の有効シンボル・タイムの積（１２
０ＭＨｚ＊５２．３μｓ＝６２７６サンプル）として計
算する。着信サンプルが、実データ及び虚データ双方を
含む複素データ・サンプルであり、その各々が１１ビッ
ト長であるとすると、ＲＡＭは約１８Ｋバイト（６２７
６＊１１＊２＝１７２５９バイト）を格納する必要があ
る。循環シフト・ブロック２４を用いて、所定数のシフ
トに応じて、ブランキング・フィルタ・ブロック２２か
らの濾波出力のサンプルの循環シフトを行なう。シフト
数は、例えば、（サンプル番号）モジュロ１６によって
決定される。サンプル番号は０から６３８３までであ
る。ＤＦＴブロック２６は、１６点ＤＦＴ計算を実行す
ることができる。
【００３７】本発明の革新的チャネライザ設計方法によ
って得られたこれら設計パラメータに基づいて、１ｘ直
交チャネライザ２０のブランキング・フィルタ・ブロッ
ク２２及び循環シフト・ブロック２４は、並列実データ
及び虚データ演算のために実装された、複数のランダム
・アクセス・メモリ・デバイス（ＲＡＭ）及び直列／並
列変換レジスタ（直列／並列レジスタ）を含み、高スル
ープットのデータ・レートが得られる。同様に、離散フ
ーリエ変換（ＤＦＴ）ブロック２６は、並列実データ及
び虚データ演算のために、複数のマルチプレクサ（ＭＵ
Ｘ）及び離散フーリエ変換回路を含む。本発明によるマ
ルチ・レート直交チャネライザ２０の並列ウインドウ・
プリサム（ｐａｒａｌｌｅｌ ｗｉｎｄｏｗ ｐｒｅｓ
ｕｍ）及びＤＦＴアーキテクチャは、数々の利点をもた
らし、特に衛星通信用途には有用である。第１に、サン
プル・ブランキング及びＤＦＴ回路の並列処理演算によ
り、動作クロックの速度が極力抑えられる。これは、Ａ
ＳＩＣ（特定用途集積回路）ハードウエアの効率的な展
開を可能にするという利点がある。第２に、ＣＭＯＳ
（相補ＭＯＳＦＥＴ）のような安価で小型の集積回路技
術をブランキング及びＤＦＴ演算に用いることができる
ので、電力消費が低減する。最後に、並列サンプル・ブ
ランキング及びＤＦＴ回路は、モジュラー形態にパッケ
ージ化するのに好都合である。
【００３８】図６に示すように、ブランキング・フィル
タ・ブロック２２及び循環シフト・ブロック２４は、１
対の同一の８Ｋｘ１６ＲＡＭ２１０Ａ、２１０Ｂ、及び
１対の直列／並列レジスタ（すなわち、直列／並列変換
レジスタ）２２０Ａ、２２０Ｂを含み、実データ及び虚
データの共役対である１１ビット・ワード入力ワードの
シーケンスを処理する。ブランキング・フィルタ・ブロ
ック２２及び循環シフト・ブロック２４は、処理した循
環シフト・サンプルの大部分を直接ＤＦＴブロック２６
に渡し、ブランク化サンプルを破棄する。第１の８Ｋｘ
１６ＲＡＭ２１０Ａは、実データを格納し、第２の８Ｋ
ｘ１６ＲＡＭ２１０Ｂは虚データを格納する。同様に、
第１の直列／並列レジスタ２２０Ａは、第１ＲＡＭ２１
０Ａからの実データの直列出力を、実データの並列出力
ｄ０ｉ，ｄ１ｉ，．．．，ｄ１５ｉに変換し、一方、第
２の直列／並列レジスタ２２０Ｂは、第２のＲＡＭ２１
０Ｂからの虚データの直列出力を、虚データの並列出力
ｄ０ｉ，ｄ１ｉ，．．．，ｄ１５ｉに変換する。制御ロ
ジック・ブロック４００は、実データ及び虚データの共
役対である入力データにアクセスして読み出す際、ブラ
ンキング及び循環シフトを組み合わせて行なう。
【００３９】ＤＦＴブロック２６は、実データ２２０
Ａ、２２０Ｂ及び虚データ２２２Ａ、２２２Ｂの対応す
る共役対に対して、同一マルチプレクサの対２４０Ａ〜
２４０Ｃ、２４０Ｌ〜２４０Ｎ、２４０Ｄ〜２４０Ｇ、
２４０Ｈ〜２４０Ｋを含む。加えて、ＤＦＴブロック２
６は、更に、実データ及び虚データの対応する共役対に
対する多数の４点ＤＦＴモジュール対２６０Ａ〜２６０
Ｄ、２６２Ａ〜２６２Ｄ、実データ及び虚データの対応
する対に対する２組の連続結合４点ＤＦＴモジュール２
８０Ａ、２８０Ｂ及び２８２Ａ、２８２Ｂ、ならびに実
データ及び虚データに対する単一結合８点ＤＦＴモジュ
ール３００、３１０も含むことができる。影のブロック
２６２Ａ〜２６２Ｄ、２８２Ａ〜２８２Ｂ及び３１０
は、虚データを処理するための同一ハードウエアを含
む。尚、図６に示すＲＡＭ、レジスタ、パーミュート
（ｐｅｒｍｕｔｅ）及びＤＦＴモジュールの数は、単に
例示の目的のために過ぎず、並列処理要件に応じて変更
可能である。
【００４０】１ｘ動作モードでは、ブランキング・フィ
ルタ・ブロック２２、循環シフト・ブロック２４及びＤ
ＦＴブロック２６のような処理ハードウエア・ブロック
全てを同時に用いて、実データ及び虚データ双方を処理
し、１ｘデータ・レートでチャネル間隔が７．５ＭＨｚ
のサブチャネルを１０個生成する。しかしながら、続い
て詳細に説明する２ｘ及び４ｘ動作モード等のチャネル
化モードでは、これらハードウエア・ブロックの一部は
不要となるので、それらを迂回する。コンフィギュレー
ション・ワード・フォーマットからの入力制御データを
用いて、マルチ・レート直交チャネライザ２０に情報を
提供し、これらのハードウエア・ブロックの一部を用い
ずに、異なるチャネル化動作モードで自動的に入力デー
タ（実部及び虚部双方）を処理する。
【００４１】ブランキング・フィルタ・ブロック２２か
らの並列出力は、循環シフト・ブロック２４に印加され
る。循環シフト・ブロック２４は、離散フーリエ変換
（ＤＦＴ）計算による各チャネルへの処理のために、得
られた並列和の位相調節を行う。循環シフト・ブロック
２４は、ブランキング・フィルタ・ブロック２２から得
られたワード出力を、（サンプル番号）モジュロ１６の
循環シフト値だけシフトする。ここで、サンプル番号は
０〜６３８３であり、本発明の革新的チャネライザ設計
方法によって得られる。循環シフト・ブロック２４から
の位相調節出力は、離散フーリエ変換（ＤＦＴ）ブロッ
ク２６に印加され、１ｘデータ・レートの個々のチャネ
ルに変換される。マルチプレクサ２４０Ａ〜２４０Ｎを
用いて、ＤＦＴ計算のためにデータを適正に順序付け
る。制御ロジック・ブロック４００は、マルチプレクサ
２４０Ａ〜２４０Ｎへの選択ライン（図示せず）を制御
する。入力の選択は、出力チャネルのデータ・レートに
基づく。１ｘデータ・レートでは、１６点ＤＦＴのため
に順序を設定する。
【００４２】ＤＦＴブロック２６は、例えば、離散フー
リエ変換計算を実行するラディックス２（ｒａｄｉｘ
２）の形態を用いた１６点複素ＤＦＴを含む。図６に示
すように、実データ２６０Ａ〜２６０Ｄ及び虚データ２
６２Ａ〜２６２Ｄの離散フーリエ変換（ＤＦＴ）計算の
ためには、４つの４点複素ＤＦＴモジュールを備えれば
よい。４点複素ＤＦＴモジュール２６０Ａ〜２６０Ｄ、
２６２Ａ〜２６２Ｄに続くのは、１対の結合４点複素Ｄ
ＦＴモジュール２８０Ａ〜２８０Ｂ、２８２Ａ〜２８２
Ｂ、及び８点ＤＦＴモジュール３００、３１０であり、
１ｘデータ・レートで周波数間隔が７．５ＭＨｚの有効
な個別チャネル１０個、チャネル０，１，２，．．．を
生成する。
【００４３】２ｘ直交チャネライザ２０では、入力デー
タ（サンプリング）レート、入力チャネル群帯域幅、ホ
ップ・タイム及びホップ毎の有効シンボル・タイムとい
うような主な入力パラメータは、１ｘ直交チャネライザ
の場合と同一である。例えば、入力サンプリング・レー
ト＝１２０ＭＨｚ、入力チャネル群帯域幅＝８０ＭＨ
ｚ、ホップ・タイム＝５３．２μｓ、及びホップ毎の有
効シンボル・タイム＝５２．３μｓである。しかしなが
ら、この場合、変調モードは２倍であり、３２＋６４０
ＳＤＰＳＫ（３２個の基準チップ及びホップ当たり６４
０個のデータ・チップ）となる。この場合も、これら主
なパラメータはチャネル化以前にわかっている。これら
主な入力パラメータが与えられると、チャネル間隔、Ｄ
ＦＴサイズ、有効出力ＤＦＴビン、及び各チップ毎にブ
ランク化するサンプル数が、以下のように、本発明によ
る革新的なチャネライザ設計方法論を用いて導出され
る。
【００４４】 １． チッピング・レート ＝ホップ毎のチップ数／ホップ毎の有効シンボル・タイ
ム ＝（３２＋６４０）／５２．３μｓ ＝１２．８５ＭＨｚ ＝出力サンプリング・レート １． チップ毎のサンプル数 ＝入力サンプリング・レート／チッピング・レート ＝１２０ＭＨｚ／１２．８５ＭＨｚ ＝９．３４サンプル／チップ １． チップ持続時間 ＝１／チッピング・レート ＝１／１２．８５ＭＨｚ ＝０．０７７８μｓ １． 所望のデッド・ゾーン損失＜１ｄＢ。したがっ
て、ＤＦＴサイズはａｂｓ（１０ｌｏｇ１０（ＤＦＴサ
イズ／チップ毎のサンプル数）＜１ｄＢとなるようにし
なければならない。これは、ａｂｓ（１０ｌｏｇ
１０（ＤＦＴサイズ／９．３４）＜１ｄＢである。ＤＦ
Ｔサイズは、チップ毎のサンプル数未満としなければな
らない。デッド・ゾーン損失との関係に基づいて、選択
するＤＦＴサイズは８と選択する。何故なら、８点ＤＦ
Ｔは容易に実施できるからである。 ２． チャネル間隔 ＝入力サンプリング・レート／ＤＦＴサイズ ＝１２０ＭＨｚ／８ ＝１５ＭＨｚ １． デッド・ゾーン損失 ＝１０ｌｏｇ１０（ＤＦＴサイズ／チップ毎のサンプル
数） ＝１０ｌｏｇ１０（８／１９．３４） ＝―０．６７ｄＢ １． デッド・ゾーン ＝チップ毎のサンプル数―チップ毎の処理サンプル数 ＝９．３４−８ ＝チップ当たり１．３４サンプルのブロック化 １． 有効出力チャネル数 ＝入力チャネル群帯域幅／チャネル間隔 ＝８０ＭＨｚ／１５ＭＨｚ ＝５．３３即ち約５有効出力チャネル １． ホップ毎のサンプル数 ＝ホップ時間＊入力サンプリング・レート ＝５３．２μｓ＊１２０ＭＨｚ ＝ホップ当たり６３８４サンプル １． 循環シフト値 ＝（サンプル番号）モジュロ（ＤＦＴサイズ） ＝（サンプル番号）モジュロ８ （サンプル番号は、０から６３８３まで）
【００４５】２ｘ変調モードの各データ・フレームは、
ホップ当たり６７２チップを含み、３２個の基準チップ
及び６４０個のデータ・チップから成る。データ・フレ
ーム分離のためにガード・タイムを設ける。ホップ・タ
イムが５３．２μｓとして与えられ、ホップ当たりの有
効シンボル・タイムが５２．３μｓとして与えられてい
るので、ガード・タイムは、ホップ・タイプとホップ毎
の有効シンボル・タイムとの差、５３．２μｓ−５２．
３μｓ＝０．９μｓとして決定される。更に、ホップ毎
のサンプル数が６３８４サンプル／ホップとして与えら
れ、チップ毎のサンプル数が９．３４サンプル／チップ
として与えられているので、ガード・タイムの間にブラ
ンキング・フィルタ・ブロック２２によって同じく最初
の１０７．５２サンプルがブランク化される。ホップ毎
にブランク化されるサンプル数１０７．５２は、６３８
４サンプルと（９．３４サンプル／チップ）＊（ホップ
当たり６７２チップ）との差から得られる。
【００４６】この場合も、ＲＡＭのサイズは、ホップ毎
の着信サンプルに対応し、着信サンプリング・レート及
びホップ毎の有効シンボル・タイムの積（１２０ＭＨｚ
＊５２．３μｓ＝６２７６サンプル）として計算する。
着信サンプルが、実データ及び虚データ双方を含む複素
データ・サンプルであり、その各々が１１ビット長であ
るとすると、ＲＡＭは約１８Ｋバイト（６２７６＊１１
＊２＝１７，２５９バイト）を格納する必要がある。循
環シフト・ブロック２４を用いて、所定数のシフトに応
じて、ブランキング・フィルタ・ブロック２２からの濾
波出力のサンプルに循環シフトを行なう。シフト数は、
例えば、（サンプル番号）モジュロ８（ＤＦＴサイズ）
によって決定される。サンプル番号は０から６３８３ま
でである。ＤＦＴブロック２６は、８点ＤＦＴ計算を実
行する。
【００４７】本発明の革新的チャネライザ設計方法によ
って得られたこれら設計パラメータに基づいて、２ｘ直
交チャネライザ２０は、図７に示すように、１ｘデータ
・レートに必要とされるのと同じブランキング・フィル
タ・ブロック２２、循環シフト・ブロック２４、及び離
散フーリエ変換（ＤＦＴ）ブロック２６から成るものと
して実現される。ブランキング・フィルタ・ブロック２
２及び循環シフト・ブロック２４は、並列実データ及び
虚データ演算のために実装された同一構成の８Ｋｘ１６
のＲＡＭ２１０Ａ〜２１０Ｂ、同一構成の直列／並列レ
ジスタ２２０Ａ〜２２０Ｂを含み、高いスループットの
データ・レート及び同じ制御ロジック・ブロック４００
が得られる。
【００４８】しかしながら、離散フーリエ変換（ＤＦ
Ｔ）ブロック２６は、並列実及び虚ＤＦＴ計算のため
に、マルチプレクサ２４０Ａ〜２４０Ｎ、４点ＤＦＴモ
ジュール２６０Ａ〜２６０Ｄ、２６２Ａ〜２６２Ｄ、１
対の結合４点ＤＦＴモジュール２８０Ａ〜２８０Ｂ、２
８２Ａ〜２８２Ｂのみを含む。１ｘチャネライザが必要
とするＤＦＴブロック２６の結合８点ＤＦＴモジュール
３００、３１０は、ここでは陰影を付けて示すように迂
回され、２ｘデータ・レートのチャネルを５個生成す
る。この場合も、陰影を付けたブロック２６２Ａ〜２６
２Ｄ、２８２Ａ〜２８２Ｂは、虚データを処理するため
に同じハードウエアを含む。２ｘ動作モードでは、図７
に示すように、ブランキング・フィルタ・ブロック２
２、循環シフト・ブロック２４、マルチプレクサ２４０
Ａ〜２４０Ｎ、ならびにＤＦＴブロック２６の４点ＤＦ
Ｔモジュール２６０Ａ〜２６０Ｄ、２６２Ａ〜２６２
Ｄ、及び１対の結合４点ＤＦＴモジュール２８０Ａ〜２
８０Ｂ、２８２Ａ〜２８２Ｂというような処理ハードウ
エア・ブロックを同時に用いて実データ及び虚データ双
方を処理し、２ｘデータ・レートのチャネルを５個生成
する。しかしながら、ＤＦＴブロック２６の８点ＤＦＴ
モジュール３００、３１０を迂回する。
【００４９】４ｘ直交チャネライザ２０では、入力デー
タ（サンプリング）レート、入力チャネル群帯域幅、ホ
ップ・タイム及びホップ毎の有効シンボル・タイムとい
うような主な入力パラメータは、１ｘ直交チャネライザ
及び２ｘ直交チャネライザのそれと同一である。例え
ば、入力サンプリング・レート＝１２０ＭＨｚ、入力チ
ャネル群帯域幅＝８０ＭＨｚ、ホップ・タイム＝５３．
２μｓ、及びホップ毎の有効シンボル・タイム＝５２．
３μｓである。しかしながら、この場合、変調モード
は、６４＋１２８０ＳＤＰＳＫ（６４個の基準チップ及
びホップ当たり１２８０個のデータ・チップ）として与
えられる。この場合も、これら主なパラメータはチャネ
ル化以前にわかっている。これら主な入力パラメータが
与えられると、チャネル間隔、ＤＦＴサイズ、有効出力
ＤＦＴビン、及び各チップ毎にブランク化するサンプル
数が、以下のように、本発明による革新的なチャネライ
ザ設計方法を用いて導出される。
【００５０】 １． チッピング・レート ＝ホップ毎のチップ数／ホップ毎の有効シンボル・タイ
ム ＝（６４＋１２８０）／５２．３μｓ ＝２５．６９８ＭＨｚ ＝出力サンプリング・レート １． チップ毎のサンプル数 ＝入力サンプリング・レート／チッピング・レート ＝１２０ＭＨｚ／２５．６９８ＭＨｚ ＝４．６７サンプル／チップ １． チップ持続時間 ＝１／チッピング・レート ＝１／２５．６９８ＫＨｚ ＝０．０３８９μｓ １． 所望のデッド・ゾーン損失＜１ｄＢ。したがっ
て、ＤＦＴサイズはａｂｓ（１０ｌｏｇ１０（ＤＦＴサ
イズ／チップ毎のサンプル数）＜１ｄＢとなるようにし
なければならない。これは、ａｂｓ（１０ｌｏｇ
１０（ＤＦＴサイズ／４．６７）＜１ｄＢである。ＤＦ
Ｔサイズは、チップ毎のサンプル数未満としなければな
らない。デッド・ゾーン損失との関係に基づいて、選択
するＤＦＴサイズは４に選択する。何故なら、４点ＤＦ
Ｔは容易に実施できるからである。 ２． チャネル間隔 ＝入力サンプリング・レート／ＤＦＴサイズ ＝１２０ＭＨｚ／４ ＝３０ＭＨｚ １． デッド・ゾーン損失 ＝１０ｌｏｇ１０（ＤＦＴサイズ／チップ毎のサンプル
数） ＝１０ｌｏｇ１０（４／４．６７） ＝−０．６７ｄＢ １． デッド・ゾーン ＝チップ毎のサンプル数−チップ毎の処理サンプル数 ＝４．６７−４ ＝チップ当たり０．６７サンプルのブロック化 １．有効出力チャネル数 ＝入力チャネル群帯域幅／チャネル間隔 ＝８０ＭＨｚ／３０ＭＨｚ ＝２．６７即ち約２有効出力チャネル １． ホップ毎のサンプル数 ＝ホップ時間＊入力サンプリング・レート ＝５３．２μｓ＊１２０ＭＨｚ ＝ホップ当たり６３８４サンプル １． 循環シフト値 ＝（サンプル番号）モジュロ（ＤＦＴサイズ） ＝（サンプル番号）モジュロ４ （サンプル番号は、０から６３８３まで）
【００５１】４ｘ変調モードの各データ・フレームは、
ホップ当たり１３４４チップを含み、６４個の基準チッ
プ及び１２８０個のデータ・チップから成る。データ・
フレーム分離のためにガード・タイムを設ける。ホップ
・タイムが５３．２μｓとして与えられ、ホップ当たり
の有効シンボル・タイムが５２．３μｓとして与えられ
ているので、ガード・タイムは、ホップ・タイプとホッ
プ毎の有効シンボル・タイムとの差、５３．２μｓ−５
２．３μｓ＝０．９μｓとして決定される。更に、ホッ
プ毎のサンプル数が６３８４サンプル／ホップとして与
えられ、チップ毎のサンプル数が４．６７サンプル／チ
ップとして与えられているので、ガード・タイムのため
にブランキング・フィルタ・ブロック２２によって同じ
く最初の１０７．５２サンプルがブランク化される。ホ
ップ毎にブランク化されるサンプル数１０７．５２は、
６３８４サンプルと（４．６７サンプル／チップ）＊
（ホップ当たり１３４４チップ）との差から得られる。
【００５２】この場合も、ＲＡＭのサイズは、ホップ毎
の着信サンプルに対応し、着信サンプリング・レート及
びホップ毎の有効シンボル・タイムの積（１２０ＭＨｚ
＊５２．３μｓ＝６２７６サンプル）として計算する。
着信サンプルが、実データ及び虚データ双方を含む複素
データ・サンプルであり、その各々が１１ビット長であ
るとすると、ＲＡＭは約１８Ｋバイト（６２７６＊１１
＊２＝１７２５９バイト）を格納する必要がある。循環
シフト・ブロック２４を用いて、所定数のシフトに応じ
て、ブランキング・フィルタ・ブロック２２からの濾波
出力のサンプルの循環シフトを行なう。シフト数は、例
えば、（サンプル番号）モジュロ４（ＤＦＴサイズ）に
よって決定され、ここでサンプル番号は０から６３８３
までである。ＤＦＴブロック２６は、４点ＤＦＴ計算を
実行することができる。
【００５３】本発明の革新的チャネライザ設計方法によ
って得られたこれら設計パラメータに基づいて、４ｘ直
交チャネライザ２０は、図８に示すように、１ｘデータ
・レートに必要とされるのと同じブランキング・フィル
タ・ブロック２２、循環シフト・ブロック２４、及び離
散フーリエ変換（ＤＦＴ）ブロック２６から成るものと
して実現される。ブランキング・フィルタ・ブロック２
２及び循環シフト・ブロック２４は、並列実データ及び
虚データ演算のために実装された、同一構成の８Ｋｘ１
６ＲＡＭ２１０Ａ〜２１０Ｂ、同一構成の直列／並列レ
ジスタ２２０Ａ〜２２０Ｂを含み、高いスループットの
データ・レート及び同じ制御ロジック・ブロック４００
が得られる。
【００５４】しかしながら、離散フーリエ変換（ＤＦ
Ｔ）ブロック２６は、並列実及び虚ＤＦＴ計算のため
に、マルチプレクサ２４０Ａ〜２４０Ｎ、及び４点ＤＦ
Ｔモジュール２６０Ａ〜２６０Ｄ、２６２Ａ〜２６２Ｄ
のみを含む。１ｘチャネライザが必要とするＤＦＴブロ
ック２６の１対の結合４点ＤＦＴモジュール２８０Ａ〜
２８０Ｂ、２８２Ａ〜２８２Ｂ、及び１対の結合８点Ｄ
ＦＴモジュール３００、３１０は、ここでは陰影を付け
て示すように迂回され、４ｘデータ・レートのチャネル
を２個生成する。この場合も、陰影を付けたブロック２
６２Ａ〜２６２Ｄは、虚データを処理するために同じハ
ードウエアを含む。４ｘ動作モードでは、図８に示すよ
うに、ブランキング・フィルタ・ブロック２２、循環シ
フト・ブロック２４、マルチプレクサ２４０Ａ〜２４０
Ｎ、及びＤＦＴブロック２６の４点ＤＦＴモジュール２
６０Ａ〜２６０Ｄ、２６２Ａ〜２６２Ｄというような処
理ハードウエア・ブロックを同時に用いて、実データ及
び虚データ双方を処理し、４ｘデータ・レートのチャネ
ルを２個生成する。しかしながら、ＤＦＴブロック２６
の結合４点ＤＦＴモジュール２８０Ａ〜２８０Ｂ、２８
２Ａ〜２８２Ｂ、及び８点ＤＦＴモジュール３００、３
１０を迂回している。
【００５５】前述のように、本発明による革新的なチャ
ネライザ設計方法を用い、入力サンプリング・レート及
び入力チャネル群帯域幅の入力信号を異なるデータ・レ
ートの個々のチャネル（複数のチャネル）に分離する、
設定可能なマルチ・レート直交チャネライザを設計する
利点が得られる。単一の直交チャネライザが、例えば、
図６、図７及び図８に例証したように、３つの異なる構
成全てに用いることができる。このチャネライザの設計
は変更可能であり、最少のハードウエアで、効率的に多
数の入力データ・レートに対応しつつ、設計ハードウエ
アの削減を実現するという利点がある。加えて、マルチ
・レート・チャネライザは、並列なサンプル・ブランキ
ング、循環シフト及び離散フーリエ変換動作を用いた効
率的なハードウエア・アーキテクチャによって実現し、
異なるチャネル群帯域幅の入力広帯域信号を、異なるデ
ータ・レートの個々のチャネル（チャネル群）に分離す
る。本発明によるマルチ・レート・チャネライザの並列
ブランキング、循環シフト及びＤＦＴアーキテクチャ
は、衛星通信用途に数々の利点をもたらすものである。
例えば、ブランキング、循環シフト及びＤＦＴ回路の並
列処理動作は、動作クロック速度を最低に抑える。これ
は、ＡＳＩＣ（特定用途集積回路）ハードウエアの効率
的な展開を可能とするという利点がある。ＣＭＯＳ（相
補ＭＯＳＦＥＴ）のような安価で小型の集積回路（Ｉ
Ｃ）技術をブランキング・フィルタ、循環シフト及びＤ
ＦＴ動作に用いるので、電力消費が低減する。最後に、
並列ブランキング・フィルタ、循環シフト及びＤＦＴ回
路は、モジュラ形態にパッケージ化するのに好都合であ
る。
【００５６】以上本発明の好適な実施形態と考えられる
ものについて図示し説明してきたが、本発明の真の範囲
から逸脱することなく、種々の変更や修正が可能であ
り、そのエレメントを均等物と置換可能であることは、
当業者には認められよう。例えば、衛星システムに用い
る構成変更可能な直交チャネライザ設計について説明し
たが、本発明はこれに限定される訳ではない。かかる設
定可能なマルチ・レート直交チャネライザは、多数のチ
ャネルを含む周波数帯域内において電磁放射を受信す
る、現在及び将来における全てのセルラ及びパーソナル
通信システム（ＰＣＳ）というような、他の種類の通信
システムにも非常に適していると考えられる。加えて、
８ｘ、１６ｘ、３２ｘ等というような他の多数の出力デ
ータ・レートであっても、入力帯域幅が十分に大きく、
更に大きな出力データ・レートの倍数にも対応するので
あれば、適正に生成することができる。更に、本発明の
中心的な範囲を逸脱することなく、特定の状況を本発明
の教示に適合させるような多くの変更も可能である。し
たがって、本発明は、本発明を実施するための考えられ
る最良の態様として開示した、特定の実施形態には限定
されず、本発明は、添付した特許請求の範囲に該当する
全ての実施形態を含むことを意図するものである。
【図面の簡単な説明】
【図１】ワイヤレス通信システムの受信機の主要コンポ
ーネントを示すブロック図である。
【図２】本発明の原理にしたがって入力信号を個々のチ
ャネルに分離するように動作可能な直交チャネライザの
一例を示すブロック図である。
【図３】本発明の原理にしたがって入力広帯域信号を個
々のチャネルに分離するように動作可能な直交チャネラ
イザの一例の入力チャネル群帯域幅の周波数プラン及び
関連する離散フーリエ変換（ＤＦＴ）ビンを示す図であ
る。
【図４】本発明の原理にしたがって入力広帯域信号を個
々のチャネルに分離するように動作可能な直交チャネラ
イザ例のデータ・フレームを示す図である。
【図５】本発明の原理による直交チャネライザの一例に
おいて、ガード・タイムのために変調の遷移の各側で等
しい数のサンプルをブランク化するブランキング・プロ
セスの一例を示す図である。
【図６】本発明の原理による革新的なチャネライザ設計
方法を用いて得られた、入力広帯域信号を１ｘデータ・
レートで個々のチャネルに分離する、設定可能なマルチ
・レート直交チャネライザを示すブロック図である。
【図７】本発明の原理による革新的なチャネライザ設計
方法を用いて得られた、入力信号を２ｘデータ・レート
で個々のチャネルに分離する、設定可能なマルチ・レー
ト直交チャネライザを示すブロック図である。
【図８】本発明の原理による革新的なチャネライザ設計
方法を用いて得られた、入力広帯域信号を４ｘデータ・
レートで個々のチャネルに分離する、設定可能なマルチ
・レート直交チャネライザを示すブロック図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｊ 11/00 Ｈ０４Ｌ 27/22 Ｆ (56)参考文献 特開2000−224134（ＪＰ，Ａ) 特開 昭63−262759（ＪＰ，Ａ) 特開 平４−245562（ＪＰ，Ａ) 特開 平７−12862（ＪＰ，Ａ) 特開 平８−211110（ＪＰ，Ａ) 米国特許5365470（ＵＳ，Ａ) 米国特許5329473（ＵＳ，Ａ) 米国特許5898399（ＵＳ，Ａ) 米国特許5535240（ＵＳ，Ａ) 米国特許5537435（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 1/00 H04J 11/00 H04L 27/00 - 27/38 H03H 17/02 G06F 17/14 G01R 23/16

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 異なるチャネル化モードで動作し、入力
    サンプリング・レート及び入力チャネル群帯域の入力信
    号を、異なるデータ・レートのチャネルに分割すること
    が可能な直交チャネライザにおいて、 制御ロジック、複数のメモリ・デバイス、及び直列／並
    列変換レジスタからなり、前記入力信号のデータ・サン
    プルを受信するブランキング・フィルタ及び循環シフト
    ・レジスタであって、前記データ・サンプルにより論理
    的に連続する複数のデータ・フレームが構成され、各デ
    ータ・フレームは複数のホップに論理的に分割され、各
    ホップは、異なる変調状態を表す複数のデータ・チップ
    に分割され、変調の遷移のいずれの側においても選択さ
    れた複数のデータ・サンプルを、ガード・タイムの間に
    ブランク化してブランク・サンプル出力を生成するブラ
    ンキング動作を行い、また、選択された複数のシフトに
    応じた位相シフト動作を行って位相調節出力を生成する
    ブランキング・フィルタ及び循環シフト・ブロックと、 並列に配列された複数の離散フーリエ変換（ＤＦＴ）モ
    ジュールであって、それぞれのモジュールが、前記位相
    調節出力の１つを受け取り、離散フーリエ変換（ＤＦ
    Ｔ）計算を実行して、異なるデータ・レートの前記複数
    のチャネルを生成する複数の離散フーリエ変換モジュー
    ルとを備え、 前記ブランキング・フィルタ及び循環シフト・ブロック
    における前記シフトの数は、 （サンプル番号）＊モジュロ（ＤＦＴサイズ） によって決定され、サンプル番号が０から始まりホップ
    毎のサンプル総数までであり、ホップが１つのデータ・
    フレームの一部分であり、 前記離散フーリエ変換モジュールはそれぞれ、異なる出
    力レートを提供するよう設定可能であることを特徴とす
    る直交チャネライザ。
  2. 【請求項２】 請求項１記載の直交チャネライザにおい
    て、前記ブランキング・フィルタ及び循環シフト・ブロ
    ック、並びに前記複数の離散フーリエ変換（ＤＦＴ）モ
    ジュールは、チャネル化モードが、前記入力信号を第１
    データ・レートの前記複数のチャネルにチャネル化する
    ために設定される第１のモードに対応する場合、前記入
    力信号の連続する組を、前記第１のデータ・レートで前
    記入力信号の帯域周波数の第１の間隔を有する個々のチ
    ャネルに分離するよう構成されていることを特徴とする
    直交チャネライザ。
  3. 【請求項３】 請求項１記載の直交チャネライザにおい
    て、前記異なるチャネル化モードは、 前記入力信号の連続する組を、１ｘデータ・レートの、
    前記入力信号の帯域幅周波数のチャネル間隔を有する第
    １の複数のチャネルに分離する１ｘデータ・レート・モ
    ードと、 前記入力信号の連続する組を、２ｘデータ・レートの、
    前記入力信号の帯域周波数の２倍のチャネル間隔を有す
    る第２の複数のチャネルに分離する２ｘデータ・レート
    ・モードと、 前記入力信号の連続する組を、４ｘデータ・レートの、
    前記入力信号の帯域幅周波数の４倍のチャネル間隔を有
    する第３の複数のチャネルに分離する４ｘデータ・レー
    ト・モードとからなることを特徴とする直交チャネライ
    ザ。
  4. 【請求項４】 請求項３記載の直交チャネライザにおい
    て、チャネル化モードが前記１ｘデータ・レート・モー
    ドに対応する場合、前記ブランキング・フィルタ及び循
    環シフト・ブロック並びに前記離散フーリエ変換（ＤＦ
    Ｔ）モジュールは、前記入力信号の連続する組を、１ｘ
    データ・レートの並列出力として、前記第１の複数のチ
    ャネルにチャネル化するよう構成されていることを特徴
    とする直交チャネライザ。
  5. 【請求項５】 請求項１記載の直交チャネライザにおい
    て、前記ブランキング・フィルタ及び循環シフト・ブロ
    ックは、 サンプル処理のために一連の実データを受け取る第１の
    メモリ・デバイスと、 サンプル処理のために一連の虚データを受け取る第２の
    メモリ・デバイスと、 前記第１のメモリ・デバイスからの実データの循環シフ
    ト処理サンプルを、並列サンプル出力として通過させつ
    つ、ブランク・サンプルを破棄する第１の直列／並列変
    換レジスタと、 前記第２のメモリ・デバイスからの虚データの循環シフ
    ト処理サンプルを、並列サンプル出力として通過させつ
    つ、ブランク・サンプルを破棄する第２の直列／並列変
    換レジスタと、 前記第１及び第２のメモリ・デバイスから入力された実
    データ及び虚データをそれぞれアドレス指定して読み出
    す際に、ブランキング及び循環シフトを組み合わせて行
    なう制御ロジック・ブロックとを備えることを特徴とす
    る直交チャネライザ。
  6. 【請求項６】 請求項５記載の直交チャネライザにおい
    て、前記ブランキング・フィルタ及び循環シフト・ブロ
    ックは、シフトの数に応じて、位相シフト動作を実行
    し、前記実データ及び前記虚データの位相調節出力を生
    成することを特徴とする直交チャネライザ。
  7. 【請求項７】 請求項６記載の直交チャネライザにおい
    て、前記複数の離散フーリエ変換（ＤＦＴ）モジュール
    は、 並列に配列された第１の複数のマルチプレクサであっ
    て、前記実及び虚データの前記位相調節出力をそれぞれ
    受け取り、ＤＦＴ計算のために前記データを適正に順序
    付ける第１の複数のマルチプレクサと、 前記実データの前記位相調節出力をそれぞれ受け取り、
    ４点変換を実行し、複素データである第１の変換出力を
    生成する第１の複数の４点離散フーリエ変換（ＤＦＴ）
    ユニットと、 前記虚データの前記位相調節出力をそれぞれ受け取り、
    ４点変換を実行し、複素データである第２の変換出力を
    生成する第２の複数の４点離散フーリエ変換（ＤＦＴ）
    ユニットと、 複素データである前記第１の変換出力をそれぞれ受け取
    り、４点変換を結合して複素データである第１の結合出
    力を生成する第１の複数の結合４点離散フーリエ変換
    （ＤＦＴ）ユニットと、 複素データである前記第２の変換出力をそれぞれ受け取
    り、４点変換を結合して複素データである第２の結合出
    力を生成する第２の複数の結合４点離散フーリエ変換
    （ＤＦＴ）ユニットと、 複素データである前記第１及び第２の結合出力を受け取
    り、前記複数のチャネルを生成する複数の結合８点離散
    フーリエ変換（ＤＦＴ）ユニットとを備えることを特徴
    とする直交チャネライザ。
  8. 【請求項８】 多数の通信チャネルを含むワイヤレス通
    信ネットワーク用受信ステーションにおいて、 周波数帯域の電磁放射を傍受し、該傍受した電磁放射
    を、多数の通信チャネルを含む複合信号に変換する無線
    周波数プロセッサと、 多数の通信チャネルを含む前記複合信号を、該複合信号
    を表わすデータ・サンプルの連続する複数の組からなる
    デジタル信号に変換する変換器と、 前記デジタル信号をデータ・サンプルの連続する複数の
    組からなる並列データ・ストリームに分割するデマルチ
    プレクサと、 ブランキング・フィルタ及び循環シフト・ブロック、並
    びに離散フーリエ変換（ＤＦＴ）ブロックを備え、前記
    デマルチプレクサからデータ・サンプルを受け取る少な
    くとも１つの直交チャネライザであって、ガード・タイ
    ムの間に前記デジタル信号から選択したサンプルをブラ
    ンク化し、異なるチャネル化モードで位相シフト動作及
    び離散フーリエ変換（ＤＦＴ）計算を実行し、前記ディ
    ジタル信号のデータ・サンプルの連続する組の前記並列
    データ・ストリームを分離し、選択したチャネル化モー
    ドに応じた異なるデータ・レートの複数のチャネルを生
    成する直交チャネライザと、 前記チャネライザから生成された複数のチャネルを処理
    し、該処理したチャネルをそれぞれの出力ポートに提供
    する少なくとも１つの信号プロセッサと を備え、 前記直交チャネライザは、 制御ロジック・ブロック、複数のメモリ・デバイス、及
    び複数の直列／並列変換レジスタからなるモジュールで
    あって、前記入力信号のデータ・サンプルの連続する組
    を受信し、変調の遷移のいずれの側においても所定数の
    データ・サンプルをガード・タイムの間にブランク化す
    るブランキング動作及び循環シフトを行い、所定回数の
    シフトに応じた位相シフト動作を行って位相調節出力を
    生成するモジュールと、 並列に配列され、前記位相調節出力をそれぞれ受け取
    り、離散フーリエ変換（ＤＦＴ）計算を実行し、異なる
    データ・レートの前記複数のチャネルを生成する複数の
    離散フーリエ変換（ＤＦＴ）モジュールとを備え、 前記制御ロジック・ブロック、前記複数のメモリ・デバ
    イス、及び前記複数の直列／並列変換レジスタからなる
    前記モジュールにおけるのシフト数は、 サンプル番号＊モジュロ（ＤＦＴサイズ） によって決定され、サンプル番号が０から始まりホップ
    毎のサンプル総数までであり、ホップがあるデータ・フ
    レームの一部分であることを特徴とする受信ステーショ
    ン。
  9. 【請求項９】 請求項８記載の受信ステーションにおい
    て、前記異なるデータ・レートは異なるチャネル化モー
    ドによって設定され、該チャネル化モードは、前記デジ
    タル信号の前記データ・サンプルの連続する組を、 １ｘデータ・レートの、前記デジタル信号の帯域幅周波
    数のチャネル間隔を有する第１の複数のチャネルに分離
    する１ｘデータ・レート・モードと、 ２ｘデータ・レートの、前記デジタル信号の帯域幅周波
    数の２倍のチャネル間隔を有する第２の複数のチャネル
    に分離する２ｘデータ・レート・モードと、 ４ｘデータ・レートの、前記デジタル信号の帯域幅周波
    数の４倍のチャネル間隔を有する第３の複数のチャネル
    に分離する４ｘデータ・レート・モードとを含むことを
    特徴とする受信ステーション。
  10. 【請求項１０】 請求項９記載の受信ステーションにお
    いて、前記直交チャネライザは、選択したチャネル化モ
    ードが前記１ｘデータ・レート・モードに対応する場
    合、前記サンプルのブランキング動作、前記循環シフト
    動作及び前記離散フーリエ変換（ＤＦＴ）計算を用い
    て、前記デジタル信号の前記データ・サンプルの連続す
    る組を、１ｘデータ・レートの並列出力として、前記第
    １の複数のチャネルにチャネル化することを特徴とする
    受信ステーション。
  11. 【請求項１１】 請求項９記載の受信ステーションにお
    いて、前記直交チャネライザの前記ブランキング・フィ
    ルタ及び循環シフト・ブロックが、 サンプル処理のために一連の実データを受け取る第１の
    メモリ・デバイスと、 サンプル処理のために一連の虚データを受け取る第２の
    メモリ・デバイスと、 前記第１のメモリ・デバイスからの実データの循環シフ
    ト処理サンプルを、並列サンプル出力として通過させつ
    つ、ブランク・サンプルを破棄する第１の直列／並列変
    換レジスタと、 前記第２のメモリ・デバイスからの虚データの循環シフ
    ト処理サンプルを、並列サンプル出力として通過させつ
    つ、ブランク・サンプルを破棄する第２の直列／並列変
    換レジスタと、 前記第１及び第２のメモリ・デバイスから入力された実
    データ及び虚データをアドレス指定して読み出す際に、
    ブランキング及び循環シフトを行なう制御ロジック・ブ
    ロックとを備えることを特徴とする受信ステーション。
  12. 【請求項１２】 請求項９記載の受信ステーションにお
    いて、前記直交チャネライザの前記ブランキング・フィ
    ルタ及び循環シフト・ブロックは、前記シフトの回数に
    応じて位相シフト動作を実行し、前記実データ及び前記
    虚データの位相調節出力を生成することを特徴とする受
    信ステーション。
  13. 【請求項１３】 請求項１２記載の受信ステーションに
    おいて、前記直交チャネライザの前記離散フーリエ変換
    （ＤＦＴ）ブロックは、 並列に配列された複数のマルチプレクサであって、前記
    実及び虚データの前記位相調節出力をそれぞれ受け取
    り、ＤＦＴ計算のために前記データを適正に順序付ける
    複数のマルチプレクサと、 前記実データの前記位相調節出力をそれぞれ受け取って
    ４点変換を実行し、複素データである第１の変換出力を
    生成する第１の複数の４点離散フーリエ変換（ＤＦＴ）
    ユニットと、 前記虚データの前記位相調節出力をそれぞれ受け取って
    ４点変換を実行し、複素データである第２の変換出力を
    生成する第２の複数の４点離散フーリエ変換（ＤＦＴ）
    ユニットと、 複素データである前記第１の変換出力をそれぞれ受け取
    って４点変換を結合し、複素データである第１の結合出
    力を生成する第１の複数の結合４点離散フーリエ変換
    （ＤＦＴ）ユニットと、 複素データである前記第２の変換出力をそれぞれ受け取
    って４点変換を結合し、複素データである第２の結合出
    力を生成する第２の複数の結合４点離散フーリエ変換
    （ＤＦＴ）ユニットと、 複素データである前記第１及び第２の結合出力を受け取
    って、前記複数のチャネルを生成する結合８点離散フー
    リエ変換（ＤＦＴ）ユニットとを備えることを特徴とす
    る受信ステーション。
  14. 【請求項１４】 入力スペクトルの入力信号を、異なる
    データ・レートの複数のチャネルにチャネル化して出力
    する直交チャネライザを設計する方法において、 前記入力信号の入力サンプリング・レート、入力チャネ
    ル群帯域幅、変調モードに応じて変化するホップ毎のチ
    ップ数、ホップ・タイム、及びホップ毎の有効シンボル
    ・タイムに関する情報を得るステップであって、前記入
    力信号が論理的に連続する複数のデータ・フレームを構
    成する一連のデータ・サンプルに変換され、各データ・
    フレームが複数のホップに論理的に分割され、各ホップ
    が異なる変調状態を表す複数のデータ・チップに分割さ
    れる、ステップと、 前記ホップ毎のチップ数及び前記ホップ毎の有効シンボ
    ル・タイムに基づいて、前記入力信号の出力サンプリン
    グ・レートを計算するステップと、 前記入力サンプリング・レート及び前記出力サンプリン
    グ・レートに基づいてチップ毎のサンプル数を計算し、
    前記入力サンプリング・レート及び前記ホップ・タイム
    に基づいてホップ毎のサンプル数を計算するステップ
    と、 前記チップ毎のサンプル数未満の離散フーリエ変換（Ｄ
    ＦＴ）サイズを判定するステップと、 前記入力サンプリング・レート及び前記離散フーリエ変
    換（ＤＦＴ）サイズに基づいて、前記入力信号のチャネ
    ル間隔を計算するステップと、 前記入力チャネル群帯域幅及び前記チャネル間隔に基づ
    いて、前記入力信号の有効出力チャネル数を決定するス
    テップと、 前記ホップ毎のサンプル数及び前記ホップ毎のチップ数
    に基づいて、前記入力信号のデータ・サンプル数を決定
    し、チップ境界の各側においてブランク化するデータ・
    サンプルを決定するステップと、 サンプル番号＊モジュロ（ＤＦＴサイズ）に基づいて循
    環シフト値を決定するステップであって、前記サンプル
    番号が０から前記ホップ毎のサンプル数から１を減じた
    値までである、ステップとからなることを特徴とする方
    法。
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