JPH09507618A - 広帯域チャンネル化装置 - Google Patents

Abstract

(57)【要約】 物理的に小型で、多チャンネルの無線通信受信器アーキテクチャーは、以前には、狭帯域言語解析研究に適用されたが、広帯域信号処理に対しては、重複及び加算、又は多相信号処理機能を使用する。受信器部は、複数の多重周波数通信チャンネルを受信して、その複数の多重周波数通信チャンネルの内容を表す、デジタル信号を出力する。受信器部は、広帯域デジタル受信器により出力された、デジタル信号を処理して、それぞれのチャンネル出力を、デジタル信号プロセッサに結合する、ＦＦＴに基づくチャンネル化装置を含み、デジタル信号プロセッサは、デジタルチャンネル信号のそれぞれの信号を処理（例えば、復調）して、デジタルチャンネル信号の処理済み信号を、分配用のそれぞれの出力ポートにおいて、付随する音声／データネットワークに供給する。送信側において、送信部は、複数のデジタル信号プロセッサを含み、それぞれのデジタル信号プロセッサは、それぞれ異なる周波数チャンネルを介して送信すべき、複数の到来（音声／データ）通信信号のそれぞれの信号と関連する。それら処理（変調、符号化）済み出力は、逆方向ＦＦＴ複合装置に供給される。ＦＦＴ複合装置は、複合した多チャンネル信号を、広帯域送信器に供給し、その送信器は、多重周波数通信チャンネル信号を送信する。チャンネル化装置、及び複合装置の各々は、重複及び加算、又は多相フィルタリングを用いて、実施され得る。

Description

【発明の詳細な説明】 広帯域チャンネル化装置 発明の分野 本発明は、一般に、無線（例えば、セルラー、及びパーソナル通信システム（ ＰＣＳ））通信ネットワークに関し、更に詳細には、新しい、及び改善されたト ランシーバ装置に向けられ、トランシーバ装置の受信器部は、デジタル化中間周 波数（ＩＦ）信号を抽出するために、広帯域で、高速フーリエ変換に基づく（Ｆ ＦＴ）チャンネル化装置を含み、トランシーバ装置の送信器部は、送信用の単一 のＩＦ信号へと、多数のデジタル化ベースバンドチャンネルを複合するために、 広帯域の逆方向ＦＦＴ複合装置を含む。 発明の背景 広範な地形区域にわたって、多チャンネルの音声、及びデータ通信を提供する ために、無線（例えば、セルラー）通信サービスの提供業者が、現在、保護され 、保守可能な施設（例えば、ビルディング）に、トランシーバ基地局を導入して いる。単一のセルラーチャンネルに対して、信号処理機器を実施するために現在 用いられる、かなりの量のハードウェアのために、各基地局は、通常、サービス 提供業者に利用可能である、周波数スペクトラムの限定部分のみに対して、多チ ャンネル通信容量を与えるように構成される。典型的な基地局には、利用可能な （例えば、１２ＭＨｚ）帯域内で、全体数（例えば、４００−３０ＫＨｚ）チャ ンネルのある規定部分（例えば、４８）をサービスするために、多数組の個別受 信器、及び送 信器信号処理構成要素を収容する、３から５個の機器ラックが含まれる。基地局 の複数（例えば、４８）の狭帯域（３０ＫＨｚ）チャンネルユニットのうちの１ つの典型的なユニットの受信器部は、図１に概略的に示され、フロントエンド低 域変換部１０、中間周波数（ＩＦ）部２０、及びベースバンド部を含む、信号処 理構成要素の専用の組からなる。 フロントエンド１０は、トランシーバサイトでのアンテナが結合される、低雑 音増幅器１１、無線周波数−中間周波数（ＲＦ−ＩＦ）低域変換混合器１３、及 び関連したＩＦ局所発振器１５から構成され、一方、ＩＦ部２０は、混合器１３ の出力が結合される、帯域通過フィルタ２１、増幅器２３、ＩＦベースバンド混 合器２５、及び関連したベースバンド局所発振器２７から構成される。帯域通過 フィルタ２１は、図２の多チャンネルのスペクトル分布で概略的に示される、１ ０ＭＨｚ広音声／データ通信帯域の４００個の３０ＫＨｚ副部分のそれぞれにお いて、中心付けられた１００ＫＨｚの帯域幅を有することができよう。 ベースバンド部３０は、低域通過（折り返し防止）フィルタ３１、アナログ− デジタル（Ａ−Ｄ）変換器３３、復調器及び誤差訂正器として機能する、デジタ ル信号処理ユニット３５、及びそれを介して、処理されたチャンネル信号が、付 随の電話通信システム設備に結合される、関連した電話通信（例えば、Ｔ１キャ リヤー）ユニット３７を含む。Ａ−Ｄ変換器３３のサンプリング速度は、通常、 ７５キロサンプル／秒程度である。Ａ−Ｄ変換器３３によりデジタル 化されるような、狭帯域チャンネル信号は、デジタル信号処理ユニット３５によ り復調されて、電話通信搬送ユニット３７に適用するために、埋め込み音声／デ ータ信号が回復される。（受信器部と相補的な、同様の専用信号処理送信器部が 、電話通信システム設備からデジタル供給を受信して、トランシーバサイトのア ンテナに、広域変換されたＲＦ信号を出力するように結合される。） 典型的な都市サービス区域において、サービス提供業者に利用可能な全体の帯 域幅（例えば、１０−１２ＭＨｚ）内において、サービス有効範囲を最適化して 、基地局が配置される、分散トランシーバサイト間での非干渉有効範囲を保証す るために、セルラートランシーバサイトが、慣例的に、相互に隣接した６個のセ ル（７セル組に配列される）に、地理的に分配される。従って、各セルは、利用 可能（４００）チャンネルのそれぞれ異なる部分組の役割を果たす、自身の制限 容量の多数ラック基地局を有し、それにより、広範な地理区域にわたって、それ ぞれのセル内の周波数割当て、及び隣接セル組間の分離が、ネットワークの任意 のチャンネル間で、相互干渉を有効に防止するように規定される。 ここから容易に認識されることは、あらゆるチャンネルが、図１を参照して上 記した、典型的なチャンネル受信器部を構築するような、多数の機器ラックにわ たる構成要素の広がりを有するので、かかる機器を地理的に設置、組み込み、保 守する際の費用、及び労力は、相当なものとなるということである。実際、サー ビス提供業者は、配置可能な場所と、それぞれのトランシーバサイトが提供可能 である、利用可能な帯域幅有効範囲の程度との両方に関連して、更に柔軟性のあ る機器を好んで使用するであろう。これは、非都市部において特に真実であり、 そこでは、慣用的な４８チャンネルのトランシーバサイトの制限容量が適さない であろう、高速道路に沿って、所望のセルラー有効範囲が集中され、また必要と される多数ラックの機器に対して、比較的大きく、機密、及び保護構造は、必ず しも容易には利用可能でない。 発明の摘要 本発明によれば、上記のように、多チャンネル無線通信サービスの提供業者に より現在使用される、信号処理アーキテクチャーと関連した、制限チャンネル容 量、及びかなりのハードウェア要求が、無線通信ネットワークのトランシーバサ イトの寸法、及びハードウェアの複雑性の大幅な低減を可能にする、新規且つ改 善された、比較的小型の多チャンネルトランシーバ装置により、効果的に除去さ れ、その結果、トランシーバは、オフィスビルにおける垂下天井の上、又は電柱 上といった、多様な据え付け場所で、容易に物理的に適応可能となり、それと同 時に、利用可能なチャンネルの部分組だけではなく、サービス提供業者により与 えられるチャンネル容量全体に及ぶ、多チャンネル通信サービス（例えば、１０ ０チャンネルよりも多い）を提供する能力を備える。 この目的のために、本発明のトランシーバ装置には、デジタル化受信信号の多 数チャンネルを処理するために、離散フーリエ変換（ＤＦＴ）チャンネル化装置 を備える、受信器部と、多数のデジタ ル化送信チャンネル信号を処理するために、広帯域逆ＤＦＴ複合装置を含む、送 信器部とが含まれる。ＤＦＴチャンネル化装置、及びＤＦＴ複合装置の好適な実 施例によれば、限定ではないが、高速フーリエ変換（ＦＦＴ）として実施可能で あり、実は、高速フーリエ変換は、変換サイズが２の累乗である場合に、離散フ ーリエ変換を計算するのに効率的なアルゴリズムである。 多チャンネル受信器ユニットは、複数の多重周波数通信チャンネルを受信して 、複数の多重周波数通信チャンネルの内容を表す、デジタル信号を出力するよう に動作する。ＤＦＴに基づくチャンネル化装置ユニットは、多チャンネル受信器 ユニットにより出力される、デジタル信号を受信して、多チャンネル受信器ユニ ットにより受信された、通信チャンネルのそれぞれの内容を表す、それぞれのデ ジタルチャンネル信号を出力するように結合される。それぞれのデジタルチャン ネル出力は、デジタルチャンネル信号のそれぞれを処理（例えば、復調）して、 付随の音声／データネットワークに分配するために、それぞれの出力ポートに、 デジタルチャンネル信号の処理済み信号を供給する、チャンネル化装置により出 力された、デジタルチャンネル信号とそれぞれ関連した、第１の複数のデジタル 信号プロセッサユニットに供給される。 送信側において、トランシーバは、それぞれ異なる周波数チャンネルを介して 送信すべき、複数の到来（音声／データ）通信信号のそれぞれと関連し、複数の 到来通信信号のそれぞれを処理して、逆ＤＦＴ処理複合装置の適用のために、そ れぞれの出力ポートに、通 信チャンネル信号の処理済み信号を供給するよう動作する、第２の複数のデジタ ル信号プロセッサユニットを含む。離散フーリエ逆変換に基づく複合装置ユニッ トは、第２の複数のデジタル信号プロセッサユニットにより処理された、通信チ ャンネル信号を受信して、第２の複数のデジタル信号プロセッサユニットにより 処理された、通信チャンネル信号の内容を表す、複合信号を出力するように結合 される。多チャンネル送信器ユニットは、離散フーリエ変換に基づく複合装置ユ ニットにより出力された、複合信号に従って、多重周波数通信チャンネル信号を 送信するように動作する。 本発明によれば、送信、及び受信経路で使用されるフィルタ構造は、重複及び 加算フィルタユニット、又は多相フィルタユニットとして実施される。本発明の 第１の実施例によれば、広帯域チャンネル化装置は、広帯域受信器における高速 Ａ−Ｄ変換器により出力される、デジタル化データサンプルが適用される、重複 及び加算フィルタ構造を用いる。受信データサンプルが、入力速度バッファに送 られる際に、データは、入力信号に対して利得制御を与え、Ａ−Ｄ変換器のダイ ナミックレンジの完全利用を保証する目的のために、振幅環視ユニットにより環 視される。（この目的のために、振幅環視ユニットの出力は、広帯域受信器に帰 還されて、Ａ−Ｄ変換器の上流にある、減衰器を制御する。） 速度バッファが、Ｍ個のサンプルの１ブロックを含む場合、速度バッファは、 制御ユニットに合図を出して、データのＭ個のサンプルの１「ブロック」の処理 を開始する。データのＭ個のサンプルの １「ブロック」は、チャンネル化装置のデシメーション率に等しく、それは、２ 倍の複素チャンネルサンプル速度で割った、入力サンプル速度の最も近い正数に より与えられる。入力サンプル速度が大きい（３０ＭＨｚ程度）場合、１／２帯 域フィルタが使用されて、データのクロック速度が低減される。Ｉ／２帯域フィ ルタは、データの実数／複素数変換を実行し、また２だけデータ、及びクロック 速度をデシメートする。クロック低減は、今日の集積回路でフィルタリング構造 を実施するのに必要である。入力クロック速度が大幅に低い場合、又は将来的な 技法の処理能力が増大するにつれて、Ｉ／２帯域フィルタは必ずしも必要ではな い。Ｍ個のサンプルは、Ｍよりも大きいＮ個のサンプルを必要とする、ＦＦＴプ ロセッサのサイズを適応させるために、入力サンプルクロック速度よりも高い速 度でのバーストで、速度バッファからＩ／２帯域フィルタへと、クロック同期出 力されるが、これは、重複及び加算フィルタが、入力サンプル速度の１／２より も高速のクロック速度で、動作する必要があることを意味する。 Ｉ／２帯域フィルタからの複素データ値は、重複及び加算フィルタ内に使用さ れる、シフトレジスタへとクロック同期入力される。重複及び加算フィルタは、 チャンネル帯域幅の１／２の遮断周波数を有する、実数値の低域通過フィルタで ある。重複及び加算フィルタの基本アーキテクチャーは、有限インパルス応答（ ＦＩＲ）フィルタと同じである。しかし、本発明のフィルタは、帰還マルチプレ クサ、及びフィルタタップ間の長い遅延線要素の使用により、慣用 的なＦＩＲフィルタとは異なる。 更に特定として、フィルタのシフトレジスタは、好適には、インターリーブ型 「帰還」マルチプレクサと、遅延メモリユニットの縦続組により実施される。フ ィルタのそれぞれのタップ段は、一対の直列結合のメモリ部、帰還マルチプレク サ、係数メモリ、及び係数マルチプレクサから形成される。各係数メモリは、フ ィルタ係数のそれぞれの組を格納し、その数は、ＦＦＴプロセッサのサイズに対 応する。チャンネル化装置のフィルタ構造の例示的な実施例において、４つのフ ィルタタップ段を使用することができよう。それぞれのタップ段のマルチプレク サの出力は、互いの総和がとられる。メモリ部内で、入力メモリ段の長さは、デ シメーション率Ｍに等しく、出力メモリ段の長さは、フィルタ「重複」が、Ｎ− Ｍに等しいことを表す。ここで、Ｎは、ＦＦＴプロセッサのサイズである。 Ｍ個の入力サンプルの各部ロックを処理するために、ＦＦＴプロセッサに、Ｆ ＦＴ処理用に充分な数のデータサンプルを供給するには、Ｎ個のクロック信号が 必要とされる。Ｎ個のクロック信号の最初Ｍ個の間、Ｍ個のサンプルが、速度バ ッファ及び１／２帯域フィルタを介して、及びシフトレジスタに有効なフィルタ のメモリ段を介して、クロック同期される。この時間フレームの間に、データは 、シフトレジスタのメモリ部の各々を介して、左から右にシフトされる。Ｎ個の データサンプルのうちの残りのＮ−Ｍ個に対して、データは、速度バッファから クロック同期出力されず、各タップ段の入力メモリを介しての、データのシフト はない。すなわち、出力メモ リのみがクロック同期される際には、データは、シフトレジスタを介してシフト されない。この出力メモリのクロック同期は、意図する重複及び加算動作をもた らすのに用いられる機構である。 フィルタのタップ段により生成される、係数重み付きデータサンプルのそれぞ れの組の総和がとられる際に、それらは、Ｎサンプルで、偽似化の、重畳出力デ ータ列を生成し、これは、ＦＦＴプロセッサへの適用のための準備で、ＲＡＭ内 に格納される。高い処理速度のためのスループットを維持するために、ＦＦＴプ ロセッサは、問題とする信号処理パラメータと関連した、適切なＦＦＴサイズで プログラムされている、複数のＦＦＴエンジンを含む。複数のエンジンでＦＦＴ プロセッサを実施することは、単一エンジンに対する処理時間が、通常、処理に 必要なＮ個のサンプルを集めるのに必要な時間よりも長い場合に、データスルー プットを維持する。 実用的な実施例によれば、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを 有する、基数４（ブロック浮動小数点）のアルゴリズムを用いることができよう 。５１２点ＦＦＴプロセッサに対して、全ての５１２個の周波数ビンの生成は、 周波数デシメーション基数２バタフライが先行する、２つの２５６点ＦＦＴを用 いることにより実行される。 ５１２点ＦＦＴに関して、サンプルは、ＲＡＭから読み出されて、算術演算論 理ユニット（ＡＬＵ）に供給され、これは、偶数データサンプルの連続した対の 総和をとり、奇数データサンプルの連続した対の差をとる。偶数データサンプル 処理のために、ＡＬＵ出力の 総和の値が、ＦＦＴプロセッサエンジンに直接供給される。５１２点ＦＦＴの奇 数ビンを生成するために、奇数ビンデータが、ＲＡＭから読み出される際に、Ａ ＬＵにより与えられるデータサンプル間の差が、数値制御発振器、変調器により 、Ｗ_N ⁿだけ乗算されて、ＦＦＴプロセッサへとクロック同期入力される。 ＦＦＴエンジンは、ブロック浮動小数点アルゴリズム（複素ＦＦＴデータと共 に、４ビットの換算係数を出力する）を使用するので、スケーリング論理回路が 用いられて、ＦＦＴエンジンの出力が結合される、バレル型シフト回路が制御さ れる。バレル型シフト回路は、データが、換算係数に従って、ＦＦＴエンジンか ら読み出される際に、そのデータを調整し、その結果、連続したＦＦＴが、同一 スケールに整合されるのを保証する。バレル型シフト回路の出力は、出力ＲＡＭ に結合される。 ＦＦＴプロセッサの出力は、複素指数Ｗ_N ^-kmMだけ乗算される必要がある。こ こで、ｍは、デシメーション率であり、ｋは、ＦＦＴビン数であり、ｍは、ＦＦ Ｔ（ブロック）数である。等価演算を実行するために、重複及び加算チャンネル 化装置は、Ｘ［（ｎ−ｒ）Ｎ］＝ＦＦＴ（Ｗ_N ^-rk×Ｘ［ｋ］）という等式を用い る。ここで、Ｘ［ｎ］は、ＦＦＴ入力列であり、Ｘ［（ｎ−ｒ）Ｎ］は、ｒモジ ュロＮだけ、Ｘ［ｎ］の循環シフトであり、それにより、デュアルポート出力Ｒ ＡＭが、ＦＦＴ入力データ列の循環シフトをもたらす程度に、処理済みデータ値 をアクセスするようにして、アドレスせしめられる。 各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータが、出力ＲＡＭ内 に書き込まれている場合、付随の時間分割多重化（ＴＤＭ）バスインターフェー ス回路が、ＴＤＭバス上にデータを表明し、その結果、データは、チャンネルデ ータから音声、又はデータを復調、及び抽出するように動作する、バス上のデジ タル信号プロセッサに適用可能となる。ＴＤＭバス上のデータは、好適には、複 数の時間スロットへと分割される。バス接続のプロセッサは、慣用的なフーレー ム化信号により、ＴＤＭバスに同期化され、そのためプロセッサは、正確な時間 スロットを知ることになり、そこからデータが読み出される。 上記の重複及び加算フィルタ構造を有する、広帯域チャンネル化装置に対して 相補的な、多チャンネル複合装置の信号処理アーキテクチャーは、比較的高いデ ータ速度で、多数のチャンネルに対して、データを集めるために、カスタムＴＤ Ｍバスを使用する。というのは、全チャンネルからの総合データ速度は、通常、 標準バスプロトコル（例えば、ＶＭＥバス）のバス帯域幅を越えるためである。 ＴＤＭバス上に表明される、チャンネル化（音声／データ）信号の供給源は、付 随の電話網からの到来音声、又はデータ信号をフォーマット（例えば、セルラー 規格に）、及び変調し、それによりベースバンド解析信号が与えられる。各デー タ源は、それが、複合装置により要求された場合に、単一の複素サンプルを転送 することになる、１つ以上の時間スロット間に割当てられる。同一の時間スロッ トに割当て可能な２つの供給源はない。時間スロットは、システム初期 化時に、システムコントローラ（ＶＭＥバス上の別個の中央処理ユニット（ＣＰ Ｕ））により割当てられる。システムコントローラは又、複合装置をプログラム して、有効データを含む全ての時間スロットを特定する。 各ＤＳＰプロセッサからのサンプルが、ＴＤＭバスコントローラ、及び関連し たバッファ／ドライバから、ＴＤＭバスに加えられる制御信号を介して要求され る。このサンプルは、入力（ＲＡＭ）バッファ内に書き込まれる。ＴＤＭバスコ ントローラは、ＲＡＭバッファのアドレス指定を、ＴＤＭバスのフレーム化信号 に同期させ、それにより各チャンネルが、デュアルポートＲＡＭの適切なアドレ スに書き込まれる。複合装置が、全作動チャンネルからのデータ収集を完了した 場合、ＴＤＭバスコントローラは、制御信号をＦＦＴ制御論理ユニットに結合し 、それによりＦＦＴ制御論理ユニットのＦＦＴ処理が開始せしめられる。 重複及び加算チャンネル化装置の順方向ＦＦＴプロセッサの機能性と相補的な 、重複及び加算複合装置により、逆方向ＦＦＴが実行せしめられる。実用的な実 施例に関連して、逆方向ＦＦＴの生成は、順方向ＦＦＴを用いてもたらされる。 ＦＦＴプロセッサは、複合すべきチャンネル数よりも大きな、次の「２の累乗」 に等しいサイズを有するように構成される。スループットを維持するために、Ｆ ＦＴプロセッサは、問題とする信号処理パラメータと関連した、適切なＦＦＴサ イズでプログラムされている、複数のＦＦＴエンジンを含む。複数のエンジンで ＦＦＴプロセッサを実施することは、単一 エンジンに対する処理時間が、通常、処理に必要なＮ個のサンプルを収集するの に必要とされる時間よりも長い場合に、データスループットを維持する。 ゼロが、規定された（比較的制限された）数の周波数ビンに対して、ＦＦＴエ ンジン内に、連続して書き込まれる。続く複数のビンに対して、データが、活性 チャンネルに対する入力デュアルポートＲＡＭから読み出される。そのチャンネ ルが、活性チャンネルでない場合、制御論理ユニットは、１つのゼロをそのビン 内に書き込む。活性であるそれらのチャンネルの身元が、システム初期化時に、 制御論理ユニット内にプログラムされる。残りの（比較的制限された）数のビン に対して、ゼロが、それらのビン内に書き込まれる。 順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、以下の等式が用いら れる。 Ｘ［ｎ］＝Ｋ×ＦＦＴ（Ｘ［（（−ｋ））_K］） ここで、Ｘ［ｎ］は、Ｘ［ｋ］の逆方向ＦＦＴで、ｎは、サンプル数で、ｋは、 ＦＦＴビン数で、Ｋは、ＦＦＴサイズで、Ｘ［（（−ｋ））_K］は、モジュロＫ による、反転順の列Ｘ［ｋ］である。ビン０について、ＦＦＴへの入力データの 鏡像を生成することにより、順方向ＦＦＴが、ＦＦＴサイズにより換算された、 逆方向ＦＦＴとなる。ＦＦＴ制御論理ユニットは、ＦＦＴエンジン内にデータを 書き込む場合に、反転順に、入力ＲＡＭをアドレスする。 重複及び加算チャンネル化装置のように、複合装置アーキテクチャーで、５１ ２点ＦＦＴを生成するために、ＦＦＴエンジンは、４ の累乗であるサイズを有する、基数４（ブロック浮動小数点）アルゴリズムを使 用する。基数２のデシメーション時間バタフライを用いて、Ｎ／２点ＦＦＴが、 ５１２点入力列の偶数、及び基数サンプルから生成される。奇数サンプルのＦＦ Ｔデータ値の乗算は、数値制御発振器、変調器（ＮＣＯＭ）により実行される。 ５１２点ＦＦＴの最初の２５６ビンを処理するために、デュアルポートＲＡＭの 最初の半分の出力が、ＡＬＵの手段により、ＲＡＭの第２の半分の出力と総和が とられる。第２の２５６ビンに対しては、２つのＲＡＭの半分の出力の差が、互 いからとられる。ＮＣＯＭを介する遅延時間を適合させて、適切な対のサンプル が、ＡＬＵにより処理されるのを保証するために、１組の遅延レジスタが、ＲＡ ＭからＡＬＵへの出力経路に結合される。 複合装置アルゴリズムは、逆方向ＦＦＴの入力列が、以下の複素指数により乗 算されることを必要とする。 Ｗ_K ^kmR ここで、ｋは、入力周波数ビンであり、Ｋは、逆方向ＦＦＴサイズであり、ｍは 、逆方向ＦＦＴ数であり、Ｒは、複合装置の補間率であり、 Ｗ_k＝ｅ^-j×2×π/K である。数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプル の循環回転によりもたらすことができ、すなわち、 Ｘ［（（ｎ−ｒ）^k）］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］） となる。ここで、ｒは、−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ 出力サンプルを回転させることにより、複素指数の位相シフトが生成される。こ の回転は、ＦＦＴ出力アドレッシング論理により実行される。 ＦＦＴエンジンは、入力データの特性に依存した換算係数を与える、ブロック 浮動小数点アルゴリズムを用いて、幾つかのＦＦＴを生成するので、後に続く処 理に対して、データを適切に整合させるように、同一スケールにＦＦＴデータを 調整するために、バレル型シフト回路が、ＡＬＵへの信号流れの入力経路に結合 される。 チャンネル化装置に類似して、複合装置の重複及び加算フィルタは、複数のフ ィルタタップ段からなる。ＦＦＴサイズ、及び段数は、フィルタの全体長を設定 する。このフィルタは、チャンネル帯域幅の半分に等しい遮断周波数を備えた、 実数低域通過フィルタとして設計される。フィルタのそれぞれの段は、シフトレ ジスタ、帰還マルチプレクサ、係数メモリ、乗算器、及び内部加算器の一対の遅 延メモリ要素の１つ、又は両方から形成される。各係数メモリは、それぞれの組 のＮ個のフィルタ（重み）係数を格納し、その数は、ＦＦＴプロセッサのサイズ に対応する。ＡＬＵからのＦＦＴプロセッサの出力は、全てのフィルタ段のマル チプレクサに分配されて、同時に、各段の係数により乗算される。タップ段マル チプレクサの出力は、フィルタの次の段への適用のために、タップ段加算器にお ける遅延メモリを介して、累算、及びシフトされているデータとの総和がとられ る。 フィルタの第１のフィルタタップ段は、ゼロが、第１のフィルタ 段へとシフトされるので、入力遅延メモリ部を必要としない。各遅延メモリの長 さは、フィルタ補間率により決定され、これは、チャンネル、及び出力サンプル 速度に従って規定される。フィルタ補間率Ｒは、出力サンプル速度と、チャンネ ルサンプル速度の商の最も近い整数であり、 Ｒ＝丸め（出力サンプル速度／チャンネルサンプル速度） となる。 出力遅延メモリ部の各々の長さはＲであり、一方、フィルタ重複としても知ら れる、各入力遅延メモリ部の長さは、以下により与えられる。 重複＝（Ｎ−Ｒ） 補間率は又、重複及び加算フィルタの必要とされる信号処理速度を特定する。 フィルタが、スループットを維持するように、データを処理しなければならない 、最小クロック速度は、以下により与えられる。 フィルタ処理速度＝出力速度×Ｎ／Ｒ 逆方向ＦＦＴプロセッサにより出力されるあらゆるＮ個のサンプルに対して、 重複及び加算フィルタは、Ｒ個のサンプルを出力する。各逆方向ＦＦＴの第１の Ｒ個のサンプルに対して、マルチプレクサを介する第１の入力ポートが選択され る。この時間の間、全てのデータがクロック同期にされ、フィルタの最後の段の 加算器により生成される総和の値が、Ｉ／２帯域フィルタに入力される。残りの Ｎ−Ｒ個のサンプルに対して、各マルチプレクサの第２のポートが選 択されて、それぞれの段の内部加算器の出力は、それらの遅延メモリ部に帰還さ れる。この時間の間、入力メモリ部はシフトされず、最後の段の加算器からのデ ータは、１／２帯域フィルタ内にはクロック同期入力されない。やはり、チャン ネル化装置の重複及び加算フィルタのように、最後のＮ−Ｒ個のサンプルの帰還 が、フィルタ重複を与える。 １／２帯域フィルタは、出力サンプル速度を２倍にする、複素数／実数データ 変換を与える、集積回路として構成される。複合装置の完全体は、完全実数シス テムとして実施可能であるが、これは、２倍にすべきサンプル速度、処理速度、 及びＦＦＴサイズの全てを必要とし、複雑性、及び費用が増大することになる。 複合装置からのデータの連続流れを可能にするために、速度バッファが結合され る。速度バッファに格納されたデータは、トランシーバサイトの送信側のＤ−Ａ 変換器への適用のために、出力ドライバユニットを経由して、出力データリンク に結合される。速度バッファからの半完全フラグが、いつデータを要求するかを 、ＴＤＭバスインターフェースに指示するために、制御信号線を介して、制御論 理ユニットに供給される。速度バッファに格納されたデータ量が、その容量の半 分よりも少なくなった場合、フラグは非活性となり、これにより、ＴＤＭバスに 合図が出され、出力データの連続流れを維持するために、その活性チャンネルか らのチャンネルデータが要求される。 重複、及びチャンネル化装置アーキテクチャーのように、それぞれの発振器は 、必要とされる各出力サンプル速度に対して設けられ る。更なる組の論理回路が含まれ、複合装置により使用される、追加のクロック 信号が生成される。高速度の発振器の出力は、カウンタにより分周されて、必要 なフィルタ処理クロック、ＴＤＭバスクロック、及びＦＦＴエンジン・システム クロックが生成される。 本発明の広帯域チャンネル化装置の第２の実施例は、多相フィルタ構造として 構成される。重複及び加算チャンネル化装置の実施例のように、ＦＦＴに基づく 多相フィルタバンク解析（チャンネル化装置）システムのアーキテクチャーは、 実時間広帯域ＩＦ（中間周波数）信号を受け取って、多数の個々の狭いベースバ ンド解析信号への、周波数変換、及びチャンネル化を実施する。多相フィルタの チャンネル化装置は、標準ＶＭＥバスインターフェース（アメリカ電気・電子技 術者協会（ＩＥＥＥ）規格 Std 1014-1987により規定される）を経由した、シス テムパラメータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤ Ｍ）データバスを介した、チャンネル化データ分配を与える。 多相チャンネル化装置アーキテクチャーにおいて、入力サンプル速度は、チャ ンネルサンプル速度の整数倍であり、このことは、チャンネルサンプル速度が、 チャンネル帯域幅の倍数でなければならない、ということを意味する。チャンネ ル化データは、解析ベースバンド信号として、チャンネル化装置により分配され る。チャンネル化装置の入力は、上流の広帯域デジタル受信器のＡ−Ｄ変換器か らの、デジタルデータ出力リンクとインターフェースする。入力サンプルクロッ ク速度は、受信されるチャンネル数、及びそれらチャ ンネルの帯域幅により決定される。重複及び加算の実施例のように、入力信号の 自動利得制御を与えて、受信器におけるＡ−Ｄ変換器の完全ダイナミックレンジ が、利用されているのを保証するために、振幅監視論理回路が、入力データを監 視する。 入力サンプルは、入力データの実数／複素数変換を実行する、１／２帯域フィ ルタ内にクロック同期入力される。１／２帯域フィルタは又、２だけデータをデ シメートし、それにより、データのクロック速度が半分だけ低減される。次に、 複素データサンプルが、多相フィルタのシフトレジスタ内に送られ、特に、第１ のフィルタ段内で、シフトレジスタの一部を形成する、遅延メモリ内にクロック 同期入力される。各遅延メモリの長さは、チャンネル化装置のＦＦＴサイズに等 しい。各遅延メモリの出力は、シフトレジスタのクロック速度のＩ倍である速度 で動作する、係数乗算器に加えられる。ここで、Ｉは、２のオーバーザンプリン グ係数である。このことは、遅延メモリの出力での各サンプルが、２つの（Ｉ＝ ２）フィルタ係数と乗算され、その後に、次の遅延メモリ内にクロック同期入力 されるという意味を含んでいる。 多相フィルタアーキテクチャーの例示的な実施例において、４つのフィルタ段 が使用される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィル タの全体長を確立する。Ｎ個のフィルタ係数が、各フィルタタップ段の係数ＲＡ Ｍに格納される。このフィルタ係数は、係数ＲＡＭのロード時に、タップ数（例 えば、４）だけデシメートされる。それぞれの係数／データ乗算器の出力は、総 和がとられ、デュアルポートＲＡＭ内に書き込まれて、多相チャンネル化装置の ＦＦＴプロセッサへの適用のために準備される。 多相チャンネル化装置のＦＦＴプロセッサは、上記の重複及び加算チャンネル 化装置のＦＦＴプロセッサと、実際に同じ構成を有し、また実質的に同じように して動作する。各チャンネルに対するＦＦＴ処理済みデータが、出力ＲＡＭ内に 書き込まれると、ＦＦＴ制御論理ユニットが、付随のＴＤＭバスインターフェー スに合図を出して、ＴＤＭバス上にデータを表明し、その結果、データは、バス 上の付随のデジタル信号プロセッサに加えられることができ、このデジタル信号 プロセッサは、チャンネルデータから、音声、又はデータを復調、及び抽出する ように動作する。多相チャンネル化装置は又、試験メモリ内に、データの１つ以 上のチャンネルを書き込むように構成でき、これにより、ＶＭＥバス上のＣＰＵ が、カスタムＴＤＭバスとインターフェースすることなく、チャンネルデータを 収集、及び解析することが可能になる。 上記の多相フィルタ構造を有する、広帯域チャンネル化装置と相補的な、多相 複合装置の信号処理アーキテクチャーは又、多数のデジタル音声／データ信号の 実時間処理を可能にし、ＩＦ（中間周波数）出力サンプル速度に対して、周波数 変換、及び信号複合を実施し、それによりやはり、ＶＭＥバスインターフェース を経由した、システムパラメータの完全プログラマブル制御、及びカスタムの時 分割多重化（ＴＤＭ）データバスを介した、チャンネル化データ収集がもたらさ れる。 多相複合装置のフロントエンド（ＦＦＴプロセッサ）は、上記の重複及び加算 アーキテクチャーのフロントエンドと同じであるが、異なるフィルタ構造を使用 し、そのフィルタ構造において、加算器は、重複及び加算複合装置のフィルタの ように、それぞれの遅延メモリと内部的には縦続接続されない。その代わりに、 多相複合装置のフィルタ構造は、多相チャンネル化装置で使用したフィルタ構造 に対応する。多相フィルタの出力は、１／２帯域フィルタに結合されて、複素数 ／実数データ変換を与え、これは、出力サンプル速度を２倍にする。１／２帯域 フィルタの出力は、トランシーバサイトの送信側のＤ−Ａ変換器への適用のため に、出力データリンクに結合される。 図面の簡単な説明 図１は、慣用的なセルラー通信基地局チャンネルユニットの受信器部を概略的 に示す。 図２は、１２ＭＨｚの広い音声／データ通信帯域の４００個の３０ＫＨｚ副部 分の多チャンネルスペクトル分布プロットである。 図３は、本発明による、広帯域多チャンネルトランシーバ装置を概略的に示す 。 図４、４Ａ、４Ｂ及び４Ｃは、本発明の第１の実施例に従って、図３のトラン シーバ装置に使用される、重複及び加算チャンネル化装置の構成を概略的に示す 。 図５は、図４から４Ｃの重複及び加算チャンネル化装置により実行される、信 号処理機構と関連した機能図である。 図６は、図４から４Ｃの重複及び加算フィルタ構造を有する、広帯域チャンネ ル化装置と機能的に相補的である、多チャンネル重複及び加算複合装置の信号処 理アーキテクチャーを概略的に示す。 図７、７Ａ、７Ｂ及び７Ｃは、本発明の第２の実施例に従って、多相フィルタ を使用する、チャンネル化装置の構成を概略的に示す。 図８、８Ａ、８Ｂ及び８Ｃは、本発明の第２の実施例に従って、多相フィルタ を使用する、複合装置の構成を概略的に示す。 図９は、図６から６Ｃの重複及び加算複合装置により実行される、信号処理機 構と関連した機能図である。 詳細な説明 本発明による、特定の改善型広帯域多チャンネルのトランシーバ装置を詳細に 説明する前に、注意されたいことは、本発明は、市販品が入手可能な、通信、及 び信号処理回路と、構成要素の斬新な構造的組合せに主眼を置くものであって、 その特定の詳細な構成ではないということである。従って、これら慣用的な回路 と構成要素の構造、制御、及び配置を、本発明に関係する特定の詳細のみを示す 、容易に理解可能なブロック図により、図面において例示しているが、本明細書 の記載が利益を受ける当業者に対して、容易に明らかとなるような構造的詳細で 、本発明の開示を曖昧なものとする意図はない。従って、図面のブロックによる 図示は、代表的なシステムの機械的、構造的配置を必ずしも表わすものではなく て、そのシステムの主要な構造的構成要素を、簡便な機能グループにおいて、例 示することを主に意図するものであり、それにより、本発明を更に容易 に理解することができよう。 図３を参照すると、本発明のトランシーバ装置が、受信器部１００、及び送信 器部２００からなるものとして、概略的に図示されている。受信器部１００は、 通信サービス提供業者により与えられる、チャンネルのいずれかを受信可能な、 広帯域受信器１０１へのアンテナ３８に結合される。非限定例として、広帯域受 信器１０１は、Watkins-Johnson Company 社(700 Quince Orchard Road，Gaithe rsburg Maryland 20878-1794)製の WJ-9104受信器から構成できる。 問題とするスペクトラムは、以前に記載した、例えば、４００チャンネルから なり、その各々は３０ＫＨｚ幅である、１０−１２ＭＨｚのスペクトラムとする ことができる。しかし、注意されたいのは、本発明は、このスペクトラム、又は 他の任意の通信システムパラメータを有した使用には限定されない、ということ である。ここで与えられる値は、単に、例示的な例を与えるという目的のために すぎない。また、「広帯域」という用語は、いずれの特定のスペクトル範囲にも 限定されず、理解されたいのは、それは、システムが動作可能である（例えば、 １０−１２ＭＨｚ）通信範囲の有効な範囲の少なくとも全体のスペクトル有効範 囲、という意味を含むことである。他方で、狭帯域とは、スペクトラムの単に一 部、例えば個々のチャンネル幅（例えば、３０ＫＨｚ）、という意味を含む。 広帯域受信器１０１の出力は、問題とする通信システム、又はネットワークに おいて、現在のところ動作可能な、（３０ＫＨｚ）音声／データチャンネルの全 ての内容を含む、低域変換された、多チ ャンネル（ベースバンド）信号である。この多チャンネルベースバンド信号は、 Analog Devices社（one Technology Way，Norwood，Masschusetts 02062-9106） 製の型名AD9032のＡ−Ｄ変換器のような、高速Ａ−Ｄ変換器１０３に結合される 。好都合なことに、上記に参照したような、現在、市販品の入手可能なＡ−Ｄ変 換器のダイナミックレンジ、及びサンプリング速度能力は、充分に高く（例えば 、サンプリング速度は、２５メガサンプル／秒程度にある）、下流のデジタル信 号処理（ＤＳＰ）の構成要素を可能にし、これには、デジタル離散フーリエ変換 （ＤＦＴ）チャンネル化装置１１１が含まれて、図４から８を参照して以下で説 明するように、システムの任意の（４００−３０ＫＨｚ）チャンネル内の信号を 処理して、かかる信号を、電話通信ネットワークのキャリヤー・インターフェー ス（例えば、Ｔ１キャリヤー・デジタル・インターフェース）へのそれぞれのチ ャンネル上に出力する。 高速フーリエ変換（ＦＦＴ）チャンネル化装置１１１は、Ａ−Ｄ変換器１０３ の出力を処理するように動作し、このＡ−Ｄ変換器は、デジタル同相／直交（Ｉ ／Ｑ）変換器１０７の手段により、チャンネル化装置に結合される。Ｉ／Ｑ変換 器１０７は、それぞれ、Ｉリンク、及びＱリンク１０７Ｉ、及び１０７Ｑにわた って、それぞれのＩ、及びＱチャンネル（すなわち、複素数）のデジタル的にフ ォーマットされた信号を出力する。ＦＦＴチャンネル化装置は、複合デジタル化 多チャンネル（Ｉ／Ｑ）信号から、広帯域受信器１０１により受信された、（３ ０ＫＨｚ）通信チャンネルのそれぞれの内 容を表す、それぞれの狭帯域チャンネル信号を抽出する。それぞれのチャンネル 信号は、Ｎ個の出力リンク（例えば、本発明の例においては、Ｎ＝４００）を経 由して、それぞれのデジタル受信器処理ユニット１１３−１…１１３−Ｎに結合 され、その各々は、まさに図１の慣用的なトランシーバユニットのように、変調 信号を復調して、変調信号に埋め込まれた、任意の関連した誤差訂正処理を実施 するように動作する。この目的のために、デジタル受信器処理ユニット１１３の 各々は、Texas Instruments 社(Post Office Box 655303，Dallas，Texas 75365 )製のTexas Instruments TMS320C50 デジタル信号プロセッサから構成できる。 デジタル受信器処理ユニット１１３により得られる復調信号は、それぞれのチャ ンネルリンク１１５−１…１１５−Ｎを介して、付随の電話通信ネットワーク（ 不図示）の電話通信キャリヤー・インターフェース（例えば、Ｔ１キャリヤー・ デジタル・インターフェース）に結合される。 送信器部２００には、第２の複数のデジタル信号処理ユニット、特に、送信器 信号処理ユニット１２１−１…１２１−Ｎが含まれ、それらは、多チャンネルネ ットワークのそれぞれ異なる狭帯域（３０ＫＨｚ）周波数チャンネルにわたって 、送信すべき複数のチャンネルのデジタル音声／データ通信信号のそれぞれを受 信するように結合される。デジタル受信器処理ユニット１１３のように、それぞ れのデジタル送信器処理ユニット１２１は、Texas Instruments 社製の型名 TMS 320C50デジタル信号プロセッサから横成できる。送信器信号処理ユニット１２１ は、複数の到来通信信号のそれぞれに関 して、変調を行って、送信に先立つ誤差訂正処理を実施し、またそれぞれの出力 ポート１２３−１…１２３−Ｎに、狭帯域通信チャンネル信号の処理済み信号を 供給するように動作する。 送信器信号処理ユニット１２１の出力ポート１２３−１…１２３−Ｎから、変 調された狭帯域チャンネル信号が、チャンネルリンク１２５−１…１２５−Ｎを 介して、逆方向ＦＦＴに基づく多チャンネル複合装置ユニット１３１の入力ポー トに結合されるが、この複合装置ユニットは、以下で説明するように、デジタル 送信器信号処理ユニット１２１により処理された、それぞれの狭帯域通信チャン ネル信号を複合した、広帯域信号の内容を表す、複合信号を出力する。多チャン ネル複合装置ユニット１３１の出力は、Ｉ／Ｑ変換器ユニット１３２に結合され る。Ｉ／Ｑ変換器は、リンク１３１Ｉ、及び１３１Ｑ上で、複合装置１３１から の同相、及び直交信号成分をそれぞれ受信して、デジタル／アナログ（Ｄ−Ａ） 変換器１３３に、複合出力信号を与える。デジタル／アナログ（Ｄ−Ａ）変換器 １３３は、受信器部１００の高速Ａ−Ｄ変換器１０３のように、好適には、Anal og Devices社製の型名AD9712A Ｄ−Ａ変換器のような、現在、市販品の入手可能 なユニットからなる。Ｄ−Ａ変換器１３３の出力は、広帯域（多チャンネル）送 信器ユニット１４１に結合され、この広帯域送信器ユニットは、高速フーリエ逆 変換に基づく複合装置ユニット１３１により出力された複合信号を含む、広帯域 （多チャンネル）通信チャンネル信号を送信するように動作する。送信器ユニッ ト１４１の出力は、送信のために、アンテナ３９に結 合される。 増大した（完全スペクトラム）容量のセルラー・トランシーバサイトに対して 、広い有効範囲を提供するのに必要なハードウェアの量を縮減する、本発明の特 徴の１つは、広帯域多チャンネル信号抽出アーキテクチャー（チャンネル化装置 １１１）、及び広帯域多チャンネル信号複合アーキテクチャー（複合装置１３１ ）の各々に、畳込み的な、すなわちデシメーション・スペクトル解析技法を適用 することである。サービス提供業者に利用可能な、作動通信帯域のチャンネルの 全てが、今日の無線通信システムの実際の帯域幅に適応する、非常に高いデータ 速度で動作する、デジタル処理構成要素を用いて処理可能であるので、もはや、 各チャンネルに対して、個別の狭帯域信号処理ユニットを構成することも、また ネットワークの全容量よりも少なく、サイト当たりのチャンネル数を制限するこ とも、必ずしも必要ではない。 更に詳細には、本発明は、重複及び加算、又は多相のチャンネル化装置、及び 複合装置アーキテクチャーの使用により、無線通信ネットワークのトランシーバ サイトの寸法、及びハードウェア複雑性を大幅に低減することを可能にし、それ らチャンネル化装置、及び複合装置の基本的な信号処理の機能性は、prentice-H all，Incにより刊行され、R.E.Crochiere 他による教科書、「Multirate Digita l Signal Processing」の第７章に、数学的に詳述されている。これら２つの型 式のフィルタ変換機能の各々に対するアルゴリズムは、Crochiere の教科書に、 きわめて厳密に記載されているので、ここ では繰り返さないことにする。重複及び加算信号処理、及び多相信号処理自体に 関わる、更に詳細な記載については、Crochiere の教科書に注意を向けられたい 。この後に続く記載は、複数の個々の狭帯域ベースバンド信号への変換、及びそ のチャンネル化を実施する、実時間広帯域無線ＩＦ信号処理のために、本発明の トランシーバ装置に使用される、チャンネル化装置、及び複合装置の各々の重複 及び加算、及び多相の両方を実現する、実用的な実施例を詳述するものである。 重複及び加算チャンネル化装置（図４、４Ａ、４Ｂ及び４Ｃ） 図４、４Ａ、４Ｂ及び４Ｃのチャンネル化装置の実施例は、標準ＶＭＥバスイ ンターフェースの手段による、システムパラメータの完全プログラマブル制御、 及びカスタムの時分割多重化（ＴＤＭ）データバスを介した、チャンネル化デー タ分配を与える。限定ではない例示的な例を与える目的のために、４００チャン ネル、３０ＫＨｚシステム（これは、アメリカ電子工業会、及び電気通信工業会 規格TIA/EIA IS-54 で規定される、北米デジタル・セルラー（ＮＡＤＣ）におい て使用される）と、５０チャンネル、２００ＫＨｚシステム（これは、欧州統一 群特定移動（ＧＳＭ）セルラー規格で使用される）の両方について、システムパ ラメータ（チャンネル帯域幅、チャンネル数、サンプリング及び処理速度、等） と、チャンネル化装置自体の制御パラメータの間の関係の理解を容易にするため に説明する。４００チャンネル、３０ＫＨｚシステムに対しては、５０ＫＨｚの サンプル速度が前提となる。２００ＫＨｚシステムに 対しては、３００ＫＨｚのサンプル速度が前提となる。チャンネル化データは、 解析ベースバンド信号として、チャンネル化装置により出力され、チャンネルサ ンプル速度は、以下で説明するように、チャンネル化装置のフィルタ設計に、依 存することになる。 上記において指摘したように、チャンネル化装置が操作すべき生データは、広 帯域受信器１０１（図３）から導かれる。受信器の関連Ａ−Ｄ変換器（１０３） のサンプリング速度は、制御ユニット４０５の制御の下で、バッファ／ドライバ インターフェース４０３から、リンク４０１を介して供給される、サンプル速度 クロック信号により制御される。制御ユニット４０５は、好適には、関連したク ロック源４０７により駆動される、１組の組合せ論理、及びフリップ・フロップ から構成され、その結果、以下で説明するが、状態マシーンシーケンス制御機能 が実施される。入力サンプリング速度は、受信しようとするチャンネル数、及び 受信チャンネルの帯域幅により決定される。 フィルタシステム、ＦＦＴプロセッサ、及び出力ＴＤＭバス用のクロック信号 は、以下で説明するが、高速度（例えば、２００ＭＨｚ）の基準発振器４１２、 及び関連した低域変換器４１４及び４１６から導かれる。 チャンネル化装置１１１は、ＦＦＴに基づくので、チャンネルの全体数は、２ の累乗でなければならない。広帯域受信器に含まれる、折り返し防止フィルタの 特性に起因して、帯域のエッジに近いチャンネルは、通常役に立たない。４００ 個の３０ＫＨｚチャンネルを 処理するために、ＦＦＴチャンネル化装置のサイズは、５１２点プロセッサでな ければならない。５０個の２００ＫＨｚチャンネルを処理するためには、６４点 ＦＦＴプロセッサが必要になる。 サンプリングすべき全体の入力帯域幅は、チャンネル帯域幅のＮ倍となり、こ こでＮは、ＦＦＴプロセッサのサイズである。チャンネル化装置のアルゴリズム は、２×Ｎ×チャンネル帯域幅に等しい、サンプル速度を必要とし、これは、ナ イキスト標本化定理により必要とされる、最小速度に等しいサンプル速度である 。 従って、３０ＫＨｚチャンネル化装置に対して、最小クロック速度は、２５． ６２ＭＨｚであり、一方２００ＫＨｚチャンネル化装置に対するフィルタ最小ク ロック速度は、１９．０５ＭＨｚである。本発明の例において、これらのサンプ リング速度の各々に適応させるために、クロックユニット４０７は、図示のよう に、それぞれ専用の発振器４０７−１、及び４０７−２を含む。どちらの発振器 を使用するかは、システムコントローラ（例えば、システムＶＭＥバス４１０に 取り付けられるＣＰＵ（不図示））により、初期化時に決定される。 ３０ＫＨｚチャンネルに対して、５１２点ＦＦＴチャンネル化装置は、１５． ３６ＭＨｚの帯域幅をカバーし、一方４００個の３０ＫＨｚチャンネルは、１２ ＭＨｚをカバーする。受信器は、１５．３６ＭＨｚ帯域の中心に、４００個の３ ０ＫＨｚチャンネルを中心付けねばならず、それにより帯域の両端に、ガード帯 域の５６チャンネル、又は１．６８ＭＨｚが設けられて、折り返し歪みを許容す る。同様に、２００ＫＨｚチャンネルに対して、６４点ＦＦＴチャンネル化装置 は、１２．８ＭＨｚの帯域幅をカバーする。５０個のチャンネルを中心付けるこ とにより、帯域の両端に、７チャンネル、又は１．４ＭＨｚガード帯域間隔が設 けられて、折り返し歪みが許容される。 受信器の高速Ａ−Ｄ変換器により出力される、デジタル化データサンプルは、 リンク４１１にわたり、バッファ／ドライバインターフェース４０３を介してク ロック同期にされ、コントローラ４０５からの双方向リンク４１５上の制御信号 により、速度バッファＦＩＦＯ（ファーストイン、ファーストアウト）メモリ４ １３内にロードされる。データが、速度バッファＦＩＦＯに送られる際に、その ２つの最上位ビットが、論理回路４１６により監視され、その論理回路は、入力 信号に対して利得制御を与え、Ａ−Ｄ変換器のダイナミックレンジの完全利用を 保証する目的のために、振幅監視ユニットとして機能する。ユニット４１６の出 力は、広帯域受信器に帰還されて、Ａ−Ｄ変換器の上流にある、減衰器（不図示 ）を制御する。 ＦＩＦＯ速度バッファが、Ｍ個のサンプルの１ブロックを含む場合、それは、 制御ユニット４０５に合図を出して、データのブロック処理を開始する。これら Ｍ個のサンプルは、次いで、Ｎ個のサンプルを必要とする、ＦＦＴプロセッサの サイズに適応させるために、入力サンプルクロック速度よりも高い速度での、バ ースト型式で、ＦＩＦＯ４１３からクロック同期出力され、リンク４１７を介し て、１／２帯域フィルタ４１９へと入力される。以下で詳細に説明する ように、Ｎ＞Ｍには、重複及び加算フィルタが、入力サンプル速度の１／２より も速い速度で、動作せねばならないという意味が含まれる。 １／２帯域フィルタ４１９は、入力データの実数／複素数変換を実施し、また ２の倍数により、データをデシメートし、それによりクロック速度が１／２に分 周される。これらの複素データ値は、リンク４２１を介して、重複及び加算フィ ルタ４２０内に使用される、シフトレジスタ４２２へとクロック同期入力される 。フィルタ４２０は、チャンネル帯域幅の１／２の遮断周波数を有する、２つの 実数低域通過フィルタからなる。フィルタ４２０の全体長は、以下により与えら れる。 フィルタ長＝Ｎ×フィルタタップ数 シフトレジスタ４２２は、好適には、図示のように、インターリーブ型「帰還 」マルチプレクサ４３３を備えた、縦続組の遅延メモリユニット４３１により実 現される。フィルタ４２０のそれぞれのタップ段４３０は、メモリ要素４３１Ａ と４３１Ｂ、帰還マルチプレクサ４３３、係数メモリ４３５、及び乗算器４３７ から形成される。各係数メモリ４３５は、それぞれの組のフィルタ係数を格納し 、その数は、ＦＦＴプロセッサのサイズに対応する。初期化時に、係数が、ＶＭ Ｅバス４１０を経由したシステムコントローラにより、係数メモリにダウンロー ドされる。 図示の実施例では、４つのタップ段４３０−１…４３０−４がある。それぞれ のタップ段の乗算器４３７の出力は、総和演算段４３ ２、４３４、４３６を経由して、互いに総和がとられる。従って、図５に機能的 に示すように、シフトレジスタ４２２は、１組のＪ縦続Ｋ段のシフトレジスタ（ 好適な実施例では、Ｊは４に等しい）、又はＪ×Ｋ段の長さである、単一のシフ トレジスタから形成されると見なすことができ、そのシフトレジスタに、デジタ ルデータサンプル出力が供給される。シフトレジスタ４２２の全体長は、重畳フ ィルタの所望の（時間領域）ウィンドウ長であるため、レジスタが長くなる（レ ジスタの段数が多くなる）ほど、フィルタ特性は急峻になる。本発明の例の３０ ＫＨｚチャンネル化装置に対して、５０ＫＨｚのチャンネル速度を有する、５１ ２点ＦＦＴは、２０マイクロ秒毎に生成されねばならず、一方３００ＫＨｚのサ ンプル速度を有する、２００ＫＨｚチャンネル化装置に対して、６４点ＦＦＴは 、３．３３マイクロ秒毎に生成されねばならない。２００ＫＨｚチャンネル化装 置に対しては、それは、６４点ＦＦＴを使用するが、フィルタ４２０は、２５６ 段の全体長を有する。 図４、４Ａ及び図５に示すように、重複及び加算フィルタの基本アーキテクチ ャーは、有限インパルス応答（ＦＩＲ）フィルタのアーキテクチャーと類似して いる。しかし、本発明のフィルタは、フィルタタップ間に、帰還マルチプレクサ ４３３、及び長い遅延要素（メモリ４３１）を使用することで、慣用的なＦＩＲ フィルタとは異なる。メモリ４３１の長さは、上記に参照したように、初期化時 に、システムコントローラにより構成され、フィルタのデシメーション率Ｍに従 って決定される。 デシメーション率は、以下のように規定される。 Ｍ＝丸め（入力サンプル速度／２×チャンネルサンプル速度） 従って、３０ＫＨｚチャンネル化装置の例では、デシメーション率は、 Ｍ＝３．０７２×１０⁷／（２×５．０×１０⁴）＝３０７ となる。２００ＫＨｚチャンネル化装置の例では、デシメーション率は、 Ｍ＝２．５６×１０⁷／（２×３×１０⁵）＝４３ となる。 メモリ４３１内において、メモリ４３１Ｂの長さは、デシメーション率Ｍであ り、メモリ４３１Ａの長さは、これはフィルタ「重複」を表すが、Ｎ−Ｍに等し く、ここでＮは、ＦＦＴプロセッサのサイズである。従って、３０ＫＨｚチャン ネル化装置の例では、それぞれのメモリ４３１Ａの長さ、すなわち「重複」は、 ５１２−３０７＝２０５サンプルであり、一方、２００ＫＨｚチャンネルの場合 では、メモリ４３１Ａの重複長は、６４−４３＝２１である。 上記で指摘したように、入力データは、データのＭ個サンプルの「ブロック」 で処理され、これらは、Ｎ個のサンプルを必要とする、ＦＦＴプロセッサのサイ ズに適応させるために、入力サンプルクロック速度よりも高い速度での、バース ト型式で、ＦＩＦＯ４１３からクロック同期出力される。すなわち、Ｎ＞Ｍには 、重複及び加算フィルタが、入力サンプル速度の１／２よりも速いクロック速度 で、動作せねばならないという意味が含まれる。フィルタの最小クロッ ク速度は、以下のように規定できよう。 フィルタサンプリング速度＝入力サンプル速度×Ｎ／（２×Ｍ） 従って、３０ＫＨｚチャンネル化装置では、最小サンプリング速度は、２５． ６２ＭＨｚであり、一方２００ＫＨｚチャンネル化装置に対する、最小サンプリ ング速度は、１９．０５ＭＨｚである。 Ｍ個の入力サンプルの各ブロックを処理するためには、Ｎ個のクロック信号が 、ＦＦＴ処理に充分な数のデータサンプルを、ＦＦＴプロセッサに供給するのに 必要となる。Ｎ個のクロック信号の最初のＭ個の間、Ｍ個のサンプルが、速度バ ッファ４１３、及び１／２帯域フィルタを介して、シフトレジスタ４２２内にク ロック同期入力される。この時間フレームの間、状態マシーン実施のフィルタ制 御ユニット４４０が、リンク４４２を介して、マルチプレクサ４３３の選択入力 ポート４３３Ｓに、選択制御信号を加えて、マルチプレクサの上部ポート４３３ −、及び遅延メモリ４３１への、リンク４４４を介するクロック信号が選択され るため、データは、遅延メモリ４３１の各々を介して、左から右にシフトされる 。Ｎ個のデータサンプルの残りのＮ−Ｍ個のサンプルに対しては、ゲート制御ユ ニット４４０により、各マルチプレクサが、その下部ポート４３３−２を選択さ せられるため、データは、速度バッファメモリ４１３からクロック同期出力され ず、遅延メモリ４３１Ｂを介する、データのシフトはない。すなわち、データは 、シフトレジスタを介して、左から右にシフトされないので、メモリ４３１Ａの みが、クロック同期にされる。メモリ４３１Ａのこのクロック同期化は、図５の 機 能フローに概略的に示す、フィルタ重複をもたらすのに用いられる機構である。 更に詳細には、Ｎ個のクロック時間の間、遅延メモリ４３１Ａの出力は、４つ のタップ段４３０−１…４３０−４の係数メモリ４３５に格納されている、フィ ルタ係数により乗算される。第１のＮ個の係数は、タップ段４３０−１の係数メ モリ４３５に格納されており、第２のＮ個の係数は、タップ段４３０−２の係数 メモリ４３５に格納されており、第３のＮ個の係数は、タップ段４３０−３の係 数メモリ４３５に格納されており、第４のＮ個の係数は、タップ段４３０−４の 係数メモリ４３５に格納されている。注意されたいのは、タップ段の数は、４、 又は任意の他の数に限定されない、ということである。より多くの段を使用して 、フィルタの長さを増大可能であり、その結果、チャンネル内の折り返し歪みが 低減され、チャンネル選択性が増大し、チャンネルサンプル速度の低減が可能に なる。すなわち、データが、重畳フィルタ演算子内にシフトされる速度は、フィ ルタのデシメーション率Ｍに対応し、それにより、フィルタ減衰の急峻度が制御 される。最適化されたシステム性能に対するＭの設定は、ＦＦＴ処理能力、及び デジタル化の５個の構成要素（Ａ−Ｄ変換器１０３）の利用可能なサンプリング 速度に依存する。 重複及び加算ＦＦＴプロセッサ フィルタ段４３０−１…４３０−４により生成される、４組の係数重み付きデ ータサンプルが、総和演算段４３２、４３４、及び４ ３６を介して、互いの総和がとられる際に、それらは、Ｎサンプル偽似重畳デー タ列を生成し、それは、ＲＡＭ部４５１Ａ及び４５１Ｂからなる、デュアルポー トＲＡＭ４５１に格納されるので、ＦＦＴプロセッサ４６０に加えることができ る。デュアルポートＲＡＭ４５１のアドレッシング、及びＦＦＴプロセッサの動 作は、論理ゲートアレー４６８として実現される、状態マシーンにより制御され る。 ＦＦＴプロセッサの処理速度は、以下のように規定される。 ＦＦＴ速度＝１／（チャンネルサンプル速度） 考慮中の３０ＫＨｚチャンネル化装置の例では、５０ＫＨｚのチャンネルサン プル速度を有する、５１２点ＦＦＴの生成は、２０マイクロ秒を必要とし、一方 、６４点ＦＦＴが、３００ＫＨｚのサンプル速度を有する、２００ＫＨｚチャン ネル化装置に対して、生成せねばならない速度は、３．３３３マイクロ秒である 。現在のところ利用可能な典型的なＦＦＴ素子は、上記の速度で動作しないので 、スループットを維持するために、ＦＦＴプロセッサ４６０は、問題とする信号 処理パラメータと関連した、適切なＦＦＴサイズでプログラムされている、複数 のＦＦＴエンジン（図示の例では、４６１、４６２、４６３の３個）を含んでい る。３個のＦＦＴエンジンでＦＦＴプロセッサを実現することにより、５１２点 ＦＦＴプロセッサに対しては、６０マイクロ秒に、６４点ＦＦＴプロセッサに対 しては、１０マイクロ秒に、ＦＦＴ回復時間が減少して、ＦＦＴプロセッサが、 現在利用可能な集積回路を用いて、実時間のデータスルー プットを維持するのが可能になる。 好適な実施例によれば、ＦＦＴエンジンは、４の累乗であるＦＦＴサイズを有 する、基数４（ブロック浮動小数点）アルゴリズムを使用する。５１２点ＦＦＴ プロセッサでは、５１２個の周波数ビン全ての生成は、周波数デシメーション基 数２バタフライが先行する、２つの２５６点ＦＦＴの使用により実行される。Ｎ ／２点ＦＦＴを用いる、Ｎ点ＦＦＴの偶数ビンを生成するには、次の関係である ことが必要である。 Ｘ［２ｋ］＝ＦＦＴ（Ｘ［ｎ］＋Ｘ［ｎ＋Ｎ／２］） ここで、Ｘ［ｎ］は、ＦＦＴのＮ点入力列であり、ｋは、ＦＦＴビン数であり、 Ｘ［ｋ］は、ＦＦＴビンサンプルである。５１２点ＦＦＴの場合では、サンプル が、デュアルポートＲＡＭ４５１から読み出されて、算術演算論理ユニット（Ａ ＬＵ）４５３に供給され、これは、ＦＦＴ制御論理ユニット４６８の制御の下、 データサンプルＸ［ｎ］と、Ｘ［ｎ＋Ｎ／２］の総和をとる。この時間の間、下 流の数値制御発振器／変調器４５５は、その出力はＡＬＵの出力により駆動でき るが、ＦＦＴ制御論理ゲートアレー４６８により、禁止にされる。総和の値は、 ＦＦＴプロセッサ４６０に供給され、偶数周波数ビンのＦＦＴ、すなわち上記の Ｘ［２ｋ］＝ＦＦＴ（Ｘ［ｎ］＋Ｘ［ｎ＋Ｎ／２］）が生成される。 Ｎ点ＦＦＴの奇数ビンを生成するためには、以下の式が使用される。 Ｘ［２ｋ＋１］＝ＦＦＴ（（Ｘ［ｎ］−Ｘ［ｎ＋Ｎ／２］） ×Ｗ_N ⁿ ここで、Ｗ_N＝ｅ^-j×2×π/Nである。 奇数ビンに対して、５１２点ＦＦＴを生成するために、奇数ビンデータサンプ ルが、デュアルポートＲＡＭ４５１から読み出される際に、算術演算論理ユニッ ト（ＡＬＵ）４５３が、データサンプルＸ［ｎ］と、Ｘ［ｎ＋Ｎ／２］の差分を とるように、ＦＦＴ制御論理ユニット４６８により制御される。この差分は、数 値制御発振器／変調器４５５により乗算されて、ＦＦＴプロセッサ４６０内にク ロック同期入力され、これは、奇数周波数ビンのＦＦＴ、すなわちＸ［２ｋ＋１ ］＝ＦＦＴ（（Ｘ［ｎ］−Ｘ［ｎ＋Ｎ／２］）×Ｗ_N ⁿ）を生成する。２００ＫＨ ｚチャンネル化装置の場合には、それは、６４点で４の累乗のＦＦＴエンジンを 使用するが、ＡＬＵ４５３も、発振器４５５も必要とされないので、それらは、 ＦＦＴ制御論理ユニット４６８により禁止にされる。以前に説明したように、Ｆ ＦＴエンジン４６０は、ブロック浮動小数点アルゴリズムを用いて、複素ＦＦＴ データと共に、４ビットの換算係数を出力する。この換算係数は、スケーリング 論理回路４６６に送られて、バレル型シフト回路４７０を制御するが、これには 、ＦＦＴエンジンの出力が結合される。バレル型シフト回路４７０は、連続した ＦＦＴが、同一スケールに整合するのを保証するために、データがＦＦＴエンジ ンから読み出される際に、データを調整する。バレル型シフト回路４７１の出力 は、デュアルポートＲＡＭ４７３に結合される。 上記に参照したCrochiere の教科書に記載されるように、フーリ エ変換演算子（ここでは、プロセッサ４６０のＦＦＴエンジン）の出力は、複素 指数Ｗ_N ^-kmMにより乗算され、ここで、Ｍは、デシメーション率であり、ｋは、 ＦＦＴビン数であり、ｍは、ＦＦＴ（ブロック）数（すなわち、第１のＦＦＴを 生成するには、ｍ＝０であり、第２のＦＦＴを生成するには、ｍ＝１であり、第 ３のＦＦＴを生成するには、ｍ＝２であり、等の）である。デシメーション率Ｍ は、初期化時に、ＦＦＴの制御論理ユニット内にプログラムされる。等価演算を 実行するために、図４から図４Ｃのチャンネル化装置では、以下の等式を用いる 。 Ｘ［（（ｎ−ｒ））_N］＝ＦＦＴ（Ｗ_N ^-rk×Ｘ［ｋ］） ここで、Ｘ［ｎ］は、上記のようなＦＦＴ入力列であり、Ｘ［（（ｎ−ｒ））_N ］は、ｒモジュロＮによる、Ｘ［ｎ］の循環シフトである。図４から図４Ｃに図 示の実施例では、ｒは、ＮＭに等しい。 ＦＦＴの下流で、複素乗算を実施するのではなく、制御論理ユニット４６８は 、デュアルポートＲＡＭ４７３を、制御可能にアドレス指定するので、ＦＦＴの 入力データ列の循環シフトをもたらす順番で、処理済みデータ値がアクセスされ る。 各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータの、デュアルポー トＲＡＭ４７３への書き込みが完了すると、ＦＦＴ制御論理ユニット４６８は、 付随の時分割多重化（ＴＤＭ）バスインターフェース回路４７５に合図を出して 、ＴＤＭバス４８０上に、データを表明するので、ＴＤＭバス上の付随のプロセ ッサ１１３ （図３）に、データを供給することができる。かかるプロセッサは、以前に参照 したように、プロセッサ１１３に対応して、チャンネルデータから、音声、又は データを復調、及び抽出するように動作する、デジタル信号プロセッサから構成 できる。 ＴＤＭバス４８０上のデータは、複数の時間スロット（例えば、ＴＤＭフレー ム当たり４００個の時間スロット）に分割される。ＴＤＭバスは、２０ＭＨｚク ロックにより駆動でき、それにより、単一の時間スロットが使用されて、最大で ５０ＫＨｚのサンプル速度の、データの単一チャンネルを出力することが可能に なる。より高いチャンネルサンプル速度が必要な場合、多数の時間スロットを、 単一チャンネルに割り当てることも可能である。例えば、３００ＫＨｚのサンプ ル速度は、６個の時間スロットに、割り当てられることになる。時間スロットは 、システムコントローラにより、動的に割り当てることも可能であり、システム コントローラは、全ての時間スロットを用いて、チャンネル化装置を構成する。 データが、デュアルポートＲＡＭ４７３において利用可能であり、且つ時間スロ ットが活性である場合、チャンネル化装置は、ＴＤＭバス４８０上に、バッファ ユニット４８１を介するデータを、及びデータ利用可能信号を出力する。その時 間スロットから、データを収集する全てのデジタル信号プロセッサは、ＴＤＭバ スから、データを読み取ることになる。バス接続のプロセッサは、慣用的なフレ ーミング信号により、ＴＤＭバスとの同期がとられるので、プロセッサ１１３（ 図３）は、データが読み取られる、正確な時間スロットを知るこ とになる。 重複及び加算複合装置（図６、６Ａ、６Ｂ及び６Ｃ） 図６から図６Ｃは、多チャンネル複合装置１３１の信号処理アーキテクチャー を概略的に示し、この多チャンネル複合装置は、上記のように、図４から図４Ｃ の重複及び加算フィルタ構造を備えた、広帯域チャンネル化装置とは相補的であ る。チャンネル化装置の場合のように、多チャンネル複合装置の信号処理機能は 、上記に参照したCrochiere の教科書の図７．２０に対応する、図９に示す信号 処理フロー図に、基本的に対応し、機能的には等価である。 上記のように、図４から図４Ｃに示す、重複及び加算チャンネル化装置に類似 して、複合装置ユニット１３１は、多数のデジタル音声、又はデータ信号の実時 間処理を可能にして、ＩＦ（中間周波数）出力サンプル速度への周波数変換、及 び信号複合を実施する、実用的な実施形態を用いる。図６から図６Ｃの実施形態 は、標準ＶＭＥバスインターフェース６０１、６０３を介した、システムパラメ ータの完全プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データ バス６０５を介した、チャンネル化データ収集を提供する。 図４から図４Ｃのチャンネル化装置の上記の説明のように、図６から図６Ｃの 重複及び加算複合装置を、ＮＡＤＣ（ＴＤＭＡ）セルラーシステムに使用可能な 、４００チャンネル／３０ＫＨｚシステム、及び欧州ＧＳＭセルラー規格で使用 可能な、５０チャンネル／２００ＫＨｚシステムの非限定例に対して説明する。 ３０ＫＨｚチ ャンネルでは、５０ＫＨｚのサンプル速度が前提となる。２００ＫＨｚでは、３ ００ＫＨｚのサンプル速度が前提となる。チャンネル化データは、複合装置によ り、解析ベースバンド信号として受信される。チャンネルサンプル速度は、複合 装置の設計に依存する。 図６から図６Ｃの複合装置アーキテクチャーは、比較的高いデータ速度で、多 数のチャンネルに対するデータを収集するために、カスタムＴＤＭバス６１０を 使用する。というのは、全チャンネルからの総合データ速度は、通常、ＶＭＥバ ス６０５、及び他の標準バスプロトコルのバス帯域幅を超えるためである。ＴＤ Ｍバス６１０のクロックは、２０ＭＨｚに設定されるので、フレーム当たり４０ ０個の時間スロットが可能になる。各時間スロットは、上記に参照したように、 最大で５０ＫＨｚのサンプル速度の単一チャンネルを転送可能である。より高い 速度では、フレーム当たり多数のスロットを、単一の供給源に割り当てることが できる。図４から図４Ｃのチャンネル化装置のＴＤＭバスを参照して、上記のよ うに、３００ＫＨｚのサンプル速度では、フレーム当たり６個のスロットが必要 となる。というのは、各スロットは、５０ＫＨｚのサンプル速度を扱うため（、 及び５０ＫＨｚの６倍が、３００ＫＨｚであるので）である。 ＴＤＭバス上に表明される、チャンネル化データの供給源は、付随の電話ネッ トワークから到来する、音声、又はデータ信号をフォーマット（例えば、セルラ ー規格に）、及び変調する、ＤＳＰプロセッサ１１３（図３）であり、それによ りベースバンド解析信号が 与えられる。各データ源は、１つ以上の時間スロットに割り当てられ、その時間 スロットの間に、各データ源は、複合装置により要求された場合に、単一の複素 サンプルを転送することになる。同一の時間スロットに、２つの供給源を割り当 てることはできない。時間スロットは、システム初期化時に、システムコントロ ーラ（ＶＭＥバス上の別個のＣＰＵ）により割り当てられる。システムコントロ ーラは又、複合装置をプログラムして、有効データを含む、全ての時間スロット を特定する。 各ＤＳＰプロセッサからのサンプルは、ＴＤＭバスコントローラ６１１（論理 アレーで実施される状態マシーン）、及び関連したバッファ／ドライバ６１３か ら、ＴＤＭバス６１０に供給される、制御信号により要求される。このサンプル は、バスバッファユニット６１７を介して、デュアルポートＲＡＭバッファ６１ ５内に書き込まれる。ＴＤＭバス制御ユニット６１１は、ＲＡＭバッファ６１５ のアドレッシングと、ＴＤＭバスのフレーミング信号との同期をとり、それによ り、各チャンネルが、デュアルポートＲＡＭ６１５内の適切なアドレスに書き込 まれるのが保証される。複合装置が、全動作チャンネルからのデータ収集を完了 した場合、ＴＤＭバスコントローラ６１１は、リンク６１２を介して、ＦＦＴ制 御論理ユニット６２０に、制御信号を結合し、それによりＦＦＴ制御論理ユニッ ト６２０のＦＦＴが、開始させられる。チャンネル化装置における論理ゲートア レー４６８と類似して、ＦＦＴ制御論理ユニット６２０は、好適には、論理ゲー トアレーとして実現される。図４から図 ４Ｃのチャンネル化装置の順方向ＦＦＴプロセッサ機能とは相補的に、図６から 図６Ｃの複合装置により、逆方向ＦＦＴが実行させられる。しかし、実用的な実 施形態に関連して、逆方向ＦＦＴの生成は、以下で説明するように、順方向ＦＦ Ｔを用いてもたらされる。 ＦＦＴプロセッサ ＦＦＴプロセッサは、６３０で示されるが、複合すべきチャンネル数よりも多 い、次の「２の累乗」に等しいサイズを有するように、構成される。上記のよう に、４００個の３０ＫＨｚチャンネルは、５１２点ＦＦＴを必要とし、一方、５ ０個の２００ＫＨｚチャンネルは、６４点ＦＦＴを必要とする。ＦＦＴサイズは 、初期化時に、ＦＦＴエンジン内にプログラムされる。チャンネル速度は又、以 下の式に従って、ＦＦＴ処理速度を特定する。 ＦＦＴ速度＝１／（チャンネルサンプル速度） 以前に説明したように、３０ＫＨｚチャンネルに対する５０ＫＨｚサンプル速度 では、５１２点ＦＦＴが、２０マイクロ秒毎に生成される必要があり、一方、３ ００ＫＨｚサンプル速度では、３．３３３マイクロ秒毎に、６４点ＦＦＴを必要 とする。現在のところ利用可能な典型的なＦＦＴ素子は、これらの速度で動作し ないので、スループットを維持するために、ＦＦＴプロセッサ６３０は、問題と する信号処理パラメータと関連した、ＦＦＴサイズでプログラムされている、複 数のＦＦＴエンジン（例えば、図示の例では、６３１、６３２、６３３の３個） を含む。複数のエンジンでＦＦＴプロセッサ６３０を実施することにより、ＦＦ Ｔ回復時間が、５１２点ＦＦ Ｔプロセッサでは、６０マイクロ秒に、６４点ＦＦＴプロセッサでは、１０マイ クロ秒に低減される。 ５１２点逆方向ＦＦＴは、５１２個のサンプルを必要とする。しかし、時間ス ロットは４００個しかない。これら４００個の時間スロットは、ＦＦＴプロセッ サ６３０の５１２個のビンウィンドウ内に、中心付けられる。制御論理ユニット ６２０は、ゼロを、最初の５６個のビンに対して、１つのＦＦＴエンジン内に、 連続して書き込ませる。次の４００ビンに対しては、データは、活性チャンネル に対して、デュアルポートＲＡＭ６１５から読むことができる。そのチャンネル が、活性チャンネルでない場合、制御論理ユニット６２０は、そのビン内に、ゼ ロを書き込むことになる。活性であるそれらチャンネルの身元は、システム初期 化時に、制御論理ユニット６２０内にプログラムされる。最後の５６個のビンに 対しては、ゼロが、それらのビン内に書き込まれる。（６４点ＦＦＴでは、ゼロ が、最初、及び最後の７個のＦＦＴビン内に書き込まれ、５０個の２００ＫＨｚ チャンネルが許容される。） 内蔵試験機能を与えるために、試験データが、ＶＭＥバス６０５を介して、１ つ以上のビン内に書き込み可能である。この目的のために、試験機能用に専用化 された、ファーストイン・ファーストアウト（ＦＩＦＯ）メモリ６３５が、トラ ンシーバユニットを介して、ＶＭＥバスに結合されるので、ＶＭＥバス上のＣＰ Ｕが、複合装置に試験信号を書き込むことが可能になる。更に、システムコント ローラは、ＦＦＴ制御論理ユニット６２０を制御して、特定のビンに 対するデュアルポートＲＡＭ６１５ではなく、ＦＩＦＯメモリ６３５から、デー タを読み出すことができる。試験データを、最初、及び最後の７個のＦＦＴビン 内に書き込み可能であり、従って、５０個の２００ＫＨｚチャンネルが、到来す る活性データチャンネルに対して、利用可能な状態にされる。 順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、以下の等式が用いら れる。 Ｘ［ｎ］＝Ｋ×ＦＦＴ（Ｘ［（（−ｋ））_K］） ここで、Ｘ［ｎ］は、Ｘ［ｋ］の逆方向ＦＦＴで、ｎは、サンプル数で、ｋは、 ＦＦＴビン数で、Ｋは、ＦＦＴサイズであり、Ｘ［（（−ｋ））_K］は、モジュ ロＫによる、列Ｘ［ｋ］の順番の反転を有する列を表す。ビン０について、ＦＦ Ｔへの入力データの鏡像を生成することにより、順方向ＦＦＴが、ＦＦＴサイズ により換算された、逆方向ＦＦＴとなる。制御論理ユニット６２０は、ＦＦＴエ ンジン内にデータを書き込む場合に、反転順に、入力デュアルポートＲＡＭ６１ ５をアドレスする。 図４から図４Ｃのチャンネル化装置の実施形態のように、図６から図６Ｃの複 合装置アーキテクチャーにおいて、５１２点ＦＦＴを生成するために、ＦＦＴエ ンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小数点 ）アルゴリズムを使用する。Ｎ／２点ＦＦＴを用いて、Ｎ点ＦＦＴの偶数ビンを 生成するために、以下の関係が必要となる。 Ｘ［ｋ］＝Ｇ［ｋ］＋Ｈ［ｋ］×Ｗ_N ^k ここで、Ｘ［ｋ］は、入力列Ｘ［ｎ］のＮ点ＦＦＴで、ｋは、ＦＦＴビン数で、 Ｎは、ＦＦＴサイズ（５１２）で、Ｇ［ｋ］は、Ｘ［ｎ］の偶数サンプルのＮ／ ２点ＦＦＴで、Ｈ［ｋ］は、Ｘ［ｎ］の偶数サンプルのＮ／２点ＦＦＴであり、 Ｗ_N＝ｅ^-j×2×π/Nである。図４から図４Ｃのチャンネル化装置のように、複合 装置に対する５１２点ＦＦＴは、２つの２５６点ＦＦＴから生成される。 Ｎ／２点ＦＦＴは、５１２点入力列の偶数、及び奇数サンプルから生成される 。図６から図６Ｃのアーキテクチャーにおいて、第１の（図で見た場合、上部の ）ＦＦＴデータ・デュアルポートＲＡＭ６４１が、Ｇ［ｋ］を格納する。第２の （図で見た場合、下部の）ＦＦＴデータ・デュアルポートＲＡＭ６４２が、Ｈ［ ｋ］×Ｗ_N ^kを格納する。Ｈ［ｋ］とＷ_N ^kの乗算は、ｋ＝０から２５５について、 数値制御発振器／変調器（ＮＣＯＭ）６５１により実施される。５１２点ＦＦＴ の最初の２５６個のビンを処理するために、ＲＡＭ６４１の出力は、算術演算論 理ユニット（ＡＬＵ）６５５の手段により、ＲＡＭ６４２の出力と総和がとられ る。ｋ−２５６から５１１に対して、Ｗ_N ^kの＝−Ｗ_N ^k-N/2であるので、ＲＡＭ６ ４２の出力Ｎは、５１２点ＦＦＴの残りの２５６個のビンに対して、ＲＡＭ６４ １の出力から減算される。ＮＣＯＭ６５１を介する伝搬遅延を適応させて、適切 な対のサンプルが、ＡＬＵ６５５により処理されるのを保証するために、１組の 遅延レジスタ６５７が、デュアルポートＲＡＭ６４１からＡＬＵへの出力経路に 結合される。（２００ＫＨｚチャンネルでは、６４点ＦＦＴが使用される。６４ は４の累乗で あるので、ＮＣＯＭ６５１、デュアルポートＲＡＭ６４２、及びＡＬＵ６５５は 必要ではなく、制御ユニット６２０からの制御信号により、禁止にされる。） 上記に参照したCrochiere の教科書に記載されるように、複合装置アルゴリズ ムは、逆方向ＦＦＴの入力列が、複素指数Ｗ_K ^kmRにより乗算されることを必要と し、ここで、ｋは、入力周波数ビン数に等しく、Ｋは、逆方向ＦＦＴサイズに等 しく、ｍは、逆方向ＦＦＴ数（すなわち、第１のＦＦＴを生成するには、ｍ＝０ であり、第２のＦＦＴを生成するには、ｍ＝１であり、等の）であり、Ｒは、複 合装置の補間率であり、Ｗ_k＝ｅ^-j×2×π/Kである。 数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプルの循環 回転によりもたらすことができ、すなわち、 Ｘ［（（ｎ−ｒ）^k）］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］） となる。ここで、ｒは、−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ出力サンプル を回転させることにより、複素指数の位相シフトが生成される。この回転は、Ｆ ＦＴ制御論理ゲートアレー６２０において、ＦＦＴ出力アドレッシング論理によ り実行される。回転の量は、複合装置の初期化時に、予めプログラムされる。 以前に注記したように、ＦＦＴエンジンは、ブロック浮動小数点アルゴリズム を用いて、ＦＦＴを生成する。ブロック浮動小数点ＦＦＴは、入力データの特性 に依存する、換算係数を与える。５１２点ＦＦＴを生成するのに用いられる、２ つの２５６点ＦＦＴは、同一の換算係数を有し得ない、又は連続したＦＦＴは、 同一の換算係 数を有し得ないので、バレル型シフト回路６５８、６５９が、ＡＬＵ６５５への 信号流れの入力経路に結合される。図４から図４Ｃのチャンネル化装置の動作に 関連して、以前に説明したように、バレル型シフタは、同一スケールに、ＦＦＴ データを調整して、後に続く処理に対して、そのデータを適切に整合させる。 重複及び加算フィルタリング 図４から図４Ｃのチャンネル化装置のように、図６から図６Ｃの複合装置の重 複及び加算フィルタは、６６０で示されるが、４つのフィルタタップ段６６０− １、６６０−２、６６０−３、及び６６０−４からなる。ＦＦＴサイズ、及び段 数は、フィルタの全体長を設定し、これは、以下により規定される。 フィルタ長＝Ｎ×段数 ここで、ＮはＦＦＴサイズである。 フィルタ６２０は、チャンネル帯域幅の半分に等しい遮断周波数を備えた、実 数低域通過フィルタとして設計される。注意されたいのは、このフィルタは、４ 段フィルタに限定されないということであり、所望であれば、より多くの段を用 いることができ、これは、チャンネル選択性を増大させることになり、それによ り、チャンネル内の折り返し歪みが低減され、チャンネルサンプル速度を増大さ せることができる。フィルタ６３０のそれぞれの段６３０−ｉは、メモリ要素６ ３１Ａと６３１Ｂの１つ又は両方、帰還マルチプレクサ６３３、係数メモリ６３ ５、及び乗算器６３７から形成される。各係数メモリは、それぞれの組のＮ個の フィルタ（重み）係数を格 納し、その数は、ＦＦＴプロセッサのサイズに対応する。係数は、初期化時に、 ＶＭＥバス６０５を介して、係数メモリ６３５にダウンロードされる。係数メモ リに対するアドレス入力は、（ゲートアレー論理で実施される）フィルタ制御状 態マシーン６７０から、リンク６２９を介して結合され、一方、データ入力は、 データリンクを介して結合される。 第１のＮ個の係数は、第１の、又は最も左の段６３０−１の係数メモリ６３５ 内にロードされ、第２のＮ個の係数は、タップ段６３０−２の係数メモリ６３５ 内に格納され、第３のＮ個の係数は、タップ段６３０−３の係数メモリ６３５内 に格納され、第４のＮ個の係数は、タップ段６３０−４の係数メモリ６３５内に 格納される。ＡＬＵ６３５からのＦＦＴプロセッサの出力は、リンク６５６を介 して、全てのフィルタ段の乗算器６３７に分配されて、同時に、各段の係数によ り乗算される。乗算器６３７の出力は、加算器６３９に結合されて、遅延メモリ を介して、累積、及びシフトされているデータが加算される。 図４から図４Ｃのチャンネル化装置のフィルタのように、各段の遅延メモリは 、第１の段６３０−１を除いて、２つのメモリ部６３１Ａ、及び６３１Ｂに分割 される。第１のフィルタタップ段６３０−１は、遅延メモリ部６３１Ｂを必要と しない。というのは、リンク６３２を介して、マルチプレクサ６３３に供給され る、ゼロが、第１のフィルタ段内にシフトされるためである。各遅延メモリの長 さは、フィルタ補間率により決定され、このフィルタ補間率は、チ ャンネル、及び出力サンプル速度に従って規定される。複合装置の出力サンプル 速度は、以下により与えられる。 出力サンプル速度＝Ｎ×チャンネル帯域幅 ３０ＫＨｚチャンネルでは、出力サンプル速度は、３．０×１０⁴×５１２＝ １５．３６ＭＨｚである。２００ＫＨｚチャンネルでは、出力サンプル速度は、 ２．０×１０⁵×６４＝１２．８ＭＨｚである。フィルタ補間率Ｒは、以下の商 の最も近い整数である。 Ｒ＝丸め（出力サンプル速度／チャンネルサンプル速度） 上記のように、５０ＫＨｚチャンネルサンプル速度を有する、３０ＫＨｚチャ ンネルを用いる例では、補間率は、Ｒ＝３０７であり、３００ＫＨｚチャンネル サンプル速度を有する、２００ＫＨｚチャンネルでは、補間率は、Ｒ＝４３であ る。遅延メモリ部６３１Ａの各々の長さはＲであり、一方、遅延メモリ部６３１ Ｂの長さは、フィルタ重複としても知られているが、以下により与えられる。 重複＝（Ｎ−Ｒ） 従って、３０ＫＨｚチャンネルでは、フィルタ重複は２０５であり、２００Ｋ Ｈｚチャンネルでは、フィルタ重複は２１である。補間率は又、重複及び加算フ ィルタの必要とされる信号処理速度を特定する。フィルタが、スループットを維 持するように、データを処理しなければならない、最小クロック速度は、以下に より与えられる。 フィルタ処理速度＝出力速度×Ｎ／Ｒ ３０ＫＨｚチャンネルシステムでは、最小速度は２５．６２ＭＨｚである。２ ００ＫＨｚチャンネルシステムでは、速度は１９．０５ＭＨｚである。 逆方向ＦＦＴプロセッサにより出力される、あらゆるＮ個のサンプルに対して 、重複及び加算フィルタ６６０は、Ｒ個のサンプルを出力する。各逆方向ＦＦＴ の第１のＲ個のサンプルに対して、フィルタ制御状態マシーン６７０が、選択制 御リンク６７１を経由して、マルチプレクサ６３３を介する第１の、又は上部の 入力ポート６３３−１を選択する。この時間の間、全てのデータが、図６から図 ６Ｃで見られるように、左から右へとクロック制御リンク６６９を介して、シフ ト、又はクロック同期にされて、フィルタの最後の段６３０−４の加算器６３９ により生成される、総和の値が、Ｉ／２帯域フィルタ６７２に入力される。 残りのＮ−Ｒ個のサンプルに対しては、各マルチプレクサ６３３の第２の、又 は下部のポート６３３−２が選択されて、加算器６３９の出力は、リンク６３８ を介して、遅延メモリ部６３１Ａに帰還される。この時間の間、メモリ部６３１ Ｂはシフトされず、最後の段６３０−４でのデータは、１／２帯域フィルタ内に はクロック同期入力されない。やはり、チャンネル化装置のフィルタのように、 最後のＮ−Ｒ個のサンプルの帰還が、フィルタ重複を与える。 １／２帯域フィルタ、及び速度バッファ フィルタ６３０の出力は、１／２帯域フィルタ６７２に結合される。というの は、ＲＦ送信器励振装置は、通常、複素信号ではなく 実信号を必要とするからである。１／２帯域フィルタ６３０は、出力サンプル速 度を２倍にする、複素数／実数データ変換を与える、集積回路として構成される 。図６から図６Ｃの複合装置の完全体は、完全実数システムとして実施可能であ るが、これは、２倍にすべきサンプル速度、処理速度、及びＦＦＴサイズの全て を必要とし、複雑性、及び費用が増大することになる。複合装置からのデータの 連続流れを可能にするために、速度バッファＦＩＦＯメモリ６７４が、１／２帯 域フィルタ６７２の出力に結合される。ＦＩＦＯメモリ６７４に格納されたデー タは、トランシーバサイトの送信側のＤ−Ａ変換器１３３（図３）への適用のた めに、出力ドライバユニット６７５を経由して、出力データリンク６９０に結合 される。 以前に注記したように、重複及び加算フィルタ６３０は、Ｎクロック周期毎に 、Ｒ個のサンプルからなるバーストを与え、ＦＩＦＯ６７４の出力は、実出力サ ンプル速度でのデータの連続流れを与える。更に、いつデータを要求するかを、 それぞれの状態マシーン間に分配される、制御リンクを介して、ＴＤＭバスイン ターフェースユニット６１１に指示するために、ＦＩＦＯからの半完全フラグが 、制御信号線６７３を介して、制御論理回路に供給される。ＦＩＦＯ６７４に格 納されたデータ量が、そのＦＩＦＯ容量の半分よりも少なくなった場合、フラグ は非活性となり、これにより、ＴＤＭバスインターフェースに合図が出されて、 その活性チャンネルからのチャンネルデータが要求され、出力データの連続流れ を維持するために処理される。 図４から図４Ｃのチャンネル化装置アーキテクチャーのように、それぞれの発 振器は、必要とされる各出力サンプル速度に対して設けられる。３０ＫＨｚ、又 は２００ＫＨｚチャンネルのどちらかを処理可能である、複合装置の本発明の例 では、それぞれ３０．７２ＭＨｚ、及び２５．６ＭＨｚ（２×出力サンプル速度 ）クロック６７６、及び６７７が与えられる。システムコントローラによる複合 装置の初期化時に、適切な発振器が、関連した制御論理ユニット６７８により選 択される。 更なる組の論理回路が含まれ、複合装置により使用される、追加のクロック信 号が生成される。図４から図４Ｃのチャンネル化装置アーキテクチャーのように 、高速度（約２００ＭＨｚ）発振器６８１のクロック出力は、カウンタ６８２、 及び６８３により分周されて、必要なフィルタ処理クロック、ＴＤＭバスクロッ ク、及びＦＦＴエンジン・システムクロックが生成される。 多相フィルタを用いるチャンネル化装置（図７、７Ａ、７Ｂ及び７Ｃ） 本発明の広帯域チャンネル化装置の第２の実施例は、多相フィルタ構造として 構成され、これは、上記に参照したCrochiere の教科書の図７．１５に示される 、信号処理フロー図により、機能的に表現可能である。やはり、フィルタ変換機 能（それぞれ、図３のチャンネル化装置１１１、及び複合装置１３１に含まれる 、フィルタ構造の多相実施形態により使用される）の各々に対するアルゴリズム は、Crochiere の教科書に、厳密に記載されているので、ここでは 繰り返さないことにする。信号処理関係の更に詳細な説明が必要ならば、Crochi ere の教科書に注意を向けられたい。 図４から図４Ｃの重複及び加算チャンネル化装置の実施例のように、図７のＦ ＦＴに基づく多相フィルタのバンク解析（チャンネル化装置）システムのアーキ テクチャーは、実時間の広帯域ＩＦ（中間周波数）信号を受け取り、多数の個々 の狭いベースバンド解析信号への、周波数変換、及びチャンネル化を実行する。 多相フィルタのチャンネル化装置は、標準ＶｍＥｂｕｓ^tmインターフェースを介 した、システムパラメータの完全プログラマブル制御、及びカスタムの時分割多 重化（ＴＤＭ）データバスを介した、チャンネル化データ分配を与える。（以前 の例を続けて、以下の多相フィルタの実施例の説明は、４００チャンネル／３０ ＫＨｚシステム、及び５０チャンネル／２００ＫＨｚシステムの特定例を扱うこ とにする。） 多相チャンネル化装置アーキテクチャーの特徴は、入力サンプル速度が、チャ ンネルサンプル速度の整数倍となることである。このことは、チャンネルサンプ ル速度が、チャンネル帯域幅の倍数でなければならない、という意味を含んでい る。本発明の説明において、チャンネルは、２の倍数によりオーバーサンプリン グされる。従って、３０ＫＨｚチャンネルでは、６０ＫＨｚが前提となり、２０ ０ＫＨｚチャンネルでは、４００ＫＨｚが前提となる。チャンネル化データは、 チャンネル化装置により、解析ベースバンド信号として分配される。 １／２帯域フィルタ、及び振幅監視 チャンネル化装置の入力は、バッファ／ドライバユニット７０１を介して、上 流の広帯域デジタル受信器、特に、図３のＡ−Ｄ変換器１０３からのデジタルデ ータ出力リンク７０３とインターフェースする。クロック線７０５は、変換器の 符号化クロックに使用されることになる、サンプルクロックを供給する。入力サ ンプルクロック速度は、受信されているチャンネル数、及びそれらチャンネルの 帯域幅により決定される。振幅監視論理回路７０８が、入力信号の自動利得制御 を与えるために、データリンク７０３上のデジタル受信器のＡ−Ｄ変換器からの 、入力データの２つの最上位ビットを監視する。これにより、受信器におけるＡ −Ｄ変換器１０３の完全ダイナミックレンジを利用することが保証される。振幅 監視論理回路は、リンク７０９上の受信器に、制御ワードを出力し、これを用い て、Ａ−Ｄ変換器の上流のデジタル減衰器が制御可能となる。 それぞれの発振器７０２、７０４が、チャンネル化装置により使用される、各 入力速度を与える。選択及び１／２分周論理回路７０６が、フィルタ制御状態マ シーン７０７の制御の下、発振器７０２、７０４に結合される。初期化時に、シ ステムコントローラ（ＶｍＥｂｕｓ^tm上のＣＰＵ）が、適切な発振器を選択する ように、チャンネル化装置を構成する。発振器クロックは又、出力クロックリン ク７１２上に、クロックを生成するために分周されて、後ほど説明するが、チャ ンネル化装置のシフトレジスタの遅延メモリを駆動する。データリンク７０３上 の入力サンプルは、１／２帯域フィルタ７１１内にクロック同期入力され、この １／２帯域フィルタは、入力デ ータの実数／複素数変換を実施する、有限インパルス応答（ＦＩＲ）フィルタと して構成される。１／２帯域フィルタは又、２だけデーメートして、データのク ロック速度を、１／２に低減する。複素サンプルは、次いで、多相フィルタ７１ ５のシフトレジスタ７１３内に送られる。特に、１／２帯域フィルタ７１１の出 力は、フィルタ７１５の第１のフィルタ段７１５−１のシフトレジスタ７１３の 遅延メモリ７２１内に、クロック同期入力される。各遅延メモリ７２１の長さは 、チャンネル化装置のＦＦＴサイズに等しい。各遅延メモリ７２１の出力は、係 数乗算器７２３に適用される。係数乗算器７２３、及び他のハードウェア構成要 素は、シフトレジスタ７１３のクロック速度のＩ倍である速度で動作し、ここで 、Ｉは、オーバーサンプリング係数である。上述のように、オーバーサンプリン グ係数は、２に等しい。これが意味することは、遅延メモリの出力での各サンプ ルが、２つの（Ｉ＝２）フィルタ係数により乗算され、その後に、次の遅延メモ リ内にクロック同期入力される、ということである。 図７から図７Ｃのフィルタアーキテクチャーにおいて、多相フィルタ７１５は 、４つのフィルタ段７１５−１、７１５−２、７１５−３、及び７１５−４から 構成される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィルタ の全体長を確立する。フィルタの長さは、以下のようになる。 フィルタ長＝Ｉ×Ｎ×Ｓ ここで、Ｓは、フィルタタップ数である。以前に注記したように、 より多くのフィルタ段は、チャンネル選択性を増大させ、またチャンネル内の折 り返し歪みを低減する。フィルタ係数は、フィルタ制御ゲートアレー７０７の手 段により、ＶＭＥバスインターフェース７１０から、バストランシーバ７３１を 介して供給され、係数ＲＡＭ７２５にダウンロードされる。各段７１５−１のＲ ＡＭ７２５は、Ｎ個の係数を格納する。フィルタ係数は、係数ＲＡＭ７２５のロ ード時に、以下の式に従って、タップ数（ここでは、４）だけデシメートされる 。 Ｃ_a［ｎ］＝Ｃ［Ｓ×ｎ＋ａ］，ｎ＝０からＮ×Ｉ−１ ここで、Ｃ［ｎ］は、フィルタ係数の列で、ａは、タップ数（ａ＝０からＳ−１ ）で、Ｃ_a［ｎ］は、タップ内にロードすべき係数である。例えば、第１のフィ ルタタップ段７１５−１の係数ＲＡＭ７２５は、以下の係数でロードされる。 Ｃ₀［ｎ］＝｛Ｃ［０］、Ｃ［４］、Ｃ［８］、Ｃ［１２］ …Ｃ［Ｉ×Ｎ−Ｓ］｝ 係数乗算器７２３の出力は、次いで、加算器７３２、７３４、及び７３６の手段 により、総和がとられて、メモリ部７４１、及び７４２からなる、デュアルポー トＲＡＭ７４０内に書き込まれる。 ＦＦＴプロセッサ 多相複合装置のＦＦＴプロセッサは、上記のように、図４から図４Ｃの重複及 び加算チャンネル化装置のＦＦＴプロセッサと、実際に同じ構成を有し、実質的 に同じようにして動作する。Ｎ個のサンプルの、デュアルポートＲＡＭ７４０へ の書き込みが完了した後、 フィルタ制御ユニット７０７が、リンク７１９を介して、（ゲートアレー論理で 実施される状態マシーン）ＦＦＴ制御ユニット７３５に、制御信号を結合して、 ＦＦＴ処理が開始される。ＦＦＴプロセッサ７５０内において、１組の３つのＦ ＦＴエンジン７５１、７５２、７５３が、初期化時に、適切なＦＦＴサイズで、 既にプログラムされている。 図４から図４Ｃの重複及び加算チャンネル化装置のように、多相複合装置に使 用されるＦＦＴエンジンは、基数４のアルゴリズムを用いて、４の累乗であるＦ ＦＴサイズを生成する。図７から図７Ｃのアーキテクチャーにおいて、ＦＦＴの ５１２個のビンの全ては、周波数デシメーション基数２のＦＦＴバタフライが先 行する、２つの２５６点ＦＦＴの使用により生成される。 ＦＦＴの偶数ビンを生成する場合は、データサンプルが、デュアルポートＲＡ Ｍ７４０から読み出されて、算術演算論理ユニット（ＡＬＵ）内に送られる。Ａ ＬＵ７４３は、Ｘ［ｎ］とＸ［ｎ＋Ｎ／２］の総和をとり、その総和を、ＦＦＴ プロセッサに直接に結合するが、それは、偶数ビンの処理時に、数値制御発振器 ／変調器（ＮＣＯＭ）７４５が、禁止にされている際になされる。奇数ビンの処 理に対しては、ＦＦＴ制御論理ユニット７３５が、Ｘ［ｎ］とＸ［ｎ＋Ｎ／２］ の差分をとるように、制御リンク７４４を介して、ＡＬＵ７４３を構成する。こ の差分値は、ＮＣＯＭ７４５により、Ｗ_N ⁿだけ乗算されて、ＦＦＴエンジン内に クロック同期入力され、５１２点ＦＦＴの奇数ビンが生成される。（２００ＫＨ ｚチャンネ ル化装置では、４の累乗としての６４点ＦＦＴしか必要としないので、ＡＬＵ７ ４３、及びＮＣＯＭ７４５は、必要ではなく、ＦＦＴ制御ユニット７３５により 禁止にされる。） 以前に説明したように、ＦＦＴエンジン７５１、７５２、７５３は、ブロック 浮動小数点アルゴリズムを用いて、複素ＦＦＴデータと共に、４ビットの換算係 数を出力する。換算係数が用いられて、スケーリング論理回路７６２の制御下で 、下流のバレル型シフタ７６１が制御される。やはり、バレル型シフタが使用さ れて、連続したＦＦＴからのデータが、同一スケールに整合するのを保証するた めに、データが、ＦＦＴエンジンから読み出される際に、そのデータが調整され る。バレル型シフタ７６１から、データは、デュアルポートＲＡＭ７６５内に書 き込まれる。 上記に注記したように、チャンネル化装置アルゴリズムでは、ＦＦＴプロセッ サの出力が、複素指数Ｗ_N ^-kmMにより乗算されることが必要であり、ここで、Ｍ は、デシメーション率であり、ｋは、ＦＦＴビン数であり、ｍは、ＦＦＴ（ブロ ック）数（すなわち、第１のＦＦＴを生成するには、ｍ＝０であり、次のＦＦＴ を生成するには、ｍ＝１であり、等の）である。デシメーション率Ｍは、初期化 時に、ＦＦＴの制御論理ユニット内にプログラムされる。すなわち、以下の等式 を用いて、チャンネル化装置は、等価演算を実行する。 Ｘ［（（ｎ−ｒ））_N］＝ＦＦＴ（Ｗ_N ^-rk×Ｘ［ｋ］） ここで、Ｘ［ｎ］は、ＦＦＴ入力列であり、Ｘ［（（ｎ−ｒ））_N］は、ｒモジ ュロＮによる、Ｘ［ｎ］の循環シフトである。ここでは、 ｍＭ＝ｒである。 ＦＦＴの下流で、複素指数を乗算するのではなく、チャンネル化装置のＦＦＴ 制御論理ユニット７３５は、デュアルポートＲＡＭ７６５を、制御可能にアドレ ス指定するので、ＦＦＴの入力データ列の循環シフトをもたらす順番で、処理済 みデータ値がアクセスされる。 各チャンネル（周波数ビン）に対するＦＦＴ処理済みデータの、デュアルポー トＲＡＭ７６５への書き込みが完了すると、ＦＦＴ制御論理ユニット７３５は、 付随の時分割多重化（ＴＤＭ）バスインターフェース回路７６７に合図を出して 、ＴＤＭバス７７０に、データを表明するので、バス上の付随のデジタル信号プ ロセッサに、データを供給することができ、これらのプロセッサは、チャンネル データから、音声、又はデータを復調、及び抽出するように動作する。 多相チャンネル化装置は又、試験ＦＩＦＯメモリ７７１内に、データの１つ以 上のチャンネルを書き込むように、構成することができる。ＦＩＦＯメモリ７７ １により、ＶＭＥバス７１０上のＣＰＵが、カスタムＴＤＭバス７１０とインタ ーフェースすることなく、チャンネルデータを収集、及び解析することが可能に なる。 各チャンネルからのデータの、ＦＦＴエンジンから、デュアルポートＲＡＭ７ ６５内への書き込みが完了すると、ＦＦＴ制御論理ユニット７３５は、ＴＤＭバ スインターフェース論理回路７６７に合図を出して、バス上のデジタル信号プロ セッサに、そのデータを分 配する。これらのプロセッサは、チャンネルデータから、音声、又はデータを復 調、又は抽出するように動作する。バスバッファユニット７７５が、デュアルポ ートＲＡＭ７６５とＴＤＭバス７７０の間に結合される。ＴＤＭバス上のデータ は、高速基準発振器７８２により駆動される、カウンタ回路７８１により供給さ れる、フレーム当たり４００個の時間スロット内に分割され、それにより、単一 の時間スロットが用いられて、最大で６０ＫＨｚのサンプル速度で、データの単 一チャンネルを出力することが可能になる。より高いサンプル速度が必要である 場合は、多数の時間スロットを、単一チャンネルに割り当てることができる。例 えば、上記のように、４００ＫＨｚのサンプル速度では、７個の時間スロットが 割り当てられることになる。 時間スロットを、システムコントローラにより、動的に割り当てることも可能 である。チャンネル化装置は、コントローラにより、全ての活性な時間スロット について、構成される。データが、デュアルポートＲＡＭにおいて利用可能であ り、且つ時間スロットが、活性である場合は、チャンネル化装置は、ＴＤＭバス ７７０上に、データ、及びデータ利用可能信号を出力する。その時間スロットか ら、データを収集する全てのプロセッサは、ＴＤＭバスから、データを読み取る ことになる。プロセッサは、フレーミング信号により、ＴＤＭバスと同期がとら れるので、プロセッサは、データを読み取る、適切な時間スロットを知ることに なる。 多相複合装置（図８、８Ａ、８Ｂ及び８Ｃ） 図８から図８Ｃは、複合装置１３１の多相での実施形態の信号処理を概略的に 示し、これは、上記した、図７の多相フィルタ構造を備えた、広帯域チャンネル 化装置とは相補的である。多相複合装置の特徴は、入力サンプル速度が、チャン ネルサンプル速度の整数倍となることである。このことは、チャンネルサンプル 速度が、チャンネル帯域幅の倍数でなければならない、という意味を含んでいる 。本発明の説明において、チャンネルは、２の倍数によりオーバーサンプリング される。従って、３０ＫＨｚチャンネルでは、６０ＫＨｚが前提となり、２００ ＫＨｚチャンネルでは、４００ＫＨｚが前提となる。チャンネル化データは、多 相複合装置により、解析ベースバンド信号として受信される。 上記したように、図８から図８Ｃに示す重複及び加算チャンネル化装置に類似 して、多相複合装置は、多数の音声、又はデータ信号の実時間処理を可能にする 、実用的な実施形態を使用して、ＩＦ（中間周波数）出力サンプル速度への、周 波数変換、及び信号複合を実行する。図８から図８Ｃの実施形態は、標準ＶｍＥ ｂｕｓ^tmインターフェース８０１、８０３を介した、システムパラメータの完全 プログラマブル制御、及びカスタムの時分割多重化（ＴＤＭ）データバス８０５ を介した、チャンネル化データ収集を提供する。 やはり、チャンネル化装置の以前の説明のように、多相複合装置を、ＮＡＤＣ （ＴＤＭＡ）セルラーシステムで使用可能な、４００チャンネル／３０ＫＨｚシ ステム、及び欧州ＧＳＭセルラー規格で使用可能な、５０チャンネル／２００Ｋ Ｈｚシステムの非限定例に 対して説明する。３０ＫＨｚチャンネルでは、６０ＫＨｚのサンプル速度が前提 となる。２００ＫＨｚでは、４００ＫＨｚのサンプル速度が前提となる。チャン ネル化データは、複合装置により、解析ベースバンド信号として受信される。チ ャンネルサンプル速度は、複合装置の設計に依存する。 図８から図８Ｃの複合装置アーキテクチャーは、比較的高いデータ速度で、多 数のチャンネルに対するデータを収集するために、カスタムＴＤＭバス８１０を 使用する。というのは、全チャンネルからの総合データ速度は、通常、ＶＭＥバ ス８０５、及び他の標準バスプロトコルのバス帯域幅を超えるためである。 多相複合装置（及びチャンネル化装置）を使用する、トランシーバシステムを 実施するためには、ＴＤＭバス８１０クロックを２４ＭＨｚに等しく設定すると 都合が良く、その結果、フレーム当たり４００個の時間スロットが可能になり、 各時間スロットは、最大で上記参照の６０ＫＨｚサンプル速度で、データの単一 チャンネルを転送する。このクロック速度は、５０ＫＨｚチャンネルサンプル速 度として与えた、トランシーバシステムの重複及び加算複合装置／チャンネル化 装置の実施例の、クロック速度とは異なる。クロック速度は、この値に限定され るものでなく、トランシーバシステムの実施の簡略化例を提供するために、選択 したものである。 より高い速度に対しては、フレーム当たり、多数のスロットを、単一の供給源 に割り当てることができる。図８から図８Ｃのチャンネル化装置のＴＤＭバスを 参照して上記したように、４００ＫＨｚ サンプル速度では、フレーム当たり７個のスロットが必要となる。 ＴＤＭバス上に表明される、チャンネル化データの供給源は、付随の電話ネッ トワークから到来する、音声、又はデータ信号をフォーマット（例えば、セルラ ー規格に）、及び変調する、ＤＳＰプロセッサであり、それによりベースバンド 解析信号が与えられる。各データ源は、１つ以上の時間スロットに割り当てられ 、その時間スロットの間に、複合装置により要求された場合に、データ源は、単 一の複素サンプルを転送することになる。同一の時間スロットに、２つの供給源 を割り当てることはできない。時間スロットは、システム初期化時に、システム コントローラ（ＶＭＥバス８０５上の別個のＣＰＵ）により割り当てられる。シ ステムコントローラは又、複合装置をプログラムして、有効データを含む、全て の時間スロットを特定する。各ＤＳＰプロセッサからのサンプルが、ＴＤＭバス コントローラ８１１（論理アレーで実施される状態マシーン）、及び関連したバ ッファ／ドライバ８１３から、ＴＤＭバス８１０に供給される、制御信号により 要求される。このサンプルは、バスバッファユニット８１７を介して、デュアル ポートＲＡＭバッファ８１５内に書き込まれる。ＴＤＭバス制御論理ユニット８ １１は、ＲＡＭバッファ８１５のアドレッシングを、ＴＤＭバスのフレーミング 信号に同期させ、それにより、各チャンネルが、デュアルポートＲＡＭ８１５内 の適切なアドレスに、書き込まれるのが保証される。 複合装置の、全ての作動チャンネルからのデータ収集が完了した場合、ＴＤＭ バスコントローラ８１１は、リンク８１２を介して、 ＦＦＴ制御論理ユニット８２０に、制御信号を結合し、それによりＦＦＴ制御論 理ユニット８２０が、ＦＦＴ処理を開始せしめられる。ＦＦＴ制御論理ユニット ８２０は、論理ゲートアレーとして、好適に実現される状態マシーンである。図 ７から図７Ｃのチャンネル化装置の順方向ＦＦＴプロセッサ機能とは相補的に、 図８から図８Ｃの多相複合装置により、逆方向ＦＦＴが実行せしめられる。しか し、図６から図６Ｃの重複及び加算複合装置のように、実用的な実施形態に関連 して、逆方向ＦＦＴの生成は、これから説明するように、順方向ＦＦＴを用いて もたらされる。 ＦＦＴプロセッサ ＦＦＴプロセッサは、８３０で示されるが、複合すべきチャンネル数よりも多 い、次の「２の累乗」に等しいサイズを有するように、構成される。注記したよ うに、４００個の３０ＫＨｚチャンネルは、５１２点ＦＦＴを必要とし、一方、 ５０個の２００ＫＨｚチャンネルは、６４点ＦＦＴを必要とする。ＦＦＴサイズ は、初期化時に、ＦＦＴエンジン内にプログラムされる。チャンネル速度は又、 以下の式に従って、ＦＦＴ処理速度を特定する。 ＦＦＴ速度＝１／（チャンネルサンプル速度） 以前に説明したように、３０ＫＨｚチャンネルに対する６０ＫＨｚサンプル速度 では、５１２点ＦＦＴが、１６．６６７マイクロ秒毎に生成される必要があり、 一方、４００ＫＨｚサンプル速度では、２．５マイクロ秒毎に、６４点ＦＦＴを 必要とする。現在のところ利用可能な典型的なＦＦＴ素子は、これらの速度で動 作しないので、 スループットを維持するために、ＦＦＴプロセッサ８３０は、問題とする信号処 理パラメータと関連した、ＦＦＴサイズでプログラムされている、複数のＦＦＴ エンジン（例えば、図示の例では、８３１、８３２、８３３の３個）を含む。複 数のエンジンでＦＦＴプロセッサ８３０を実施することにより、ＦＦＴ回復時間 が、５１２点ＦＦＴプロセッサでは、５０マイクロ秒に、６４点ＦＦＴプロセッ サでは、７．５マイクロ秒に低減される。 以前に説明したように、５１２点逆方向ＦＦＴは、５１２個のサンプルを必要 とする。しかし、時間スロットは４００個しかない。これら４００個の時間スロ ットは、ＦＦＴプロセッサ８３０の５１２個のビンウィンドウ内に、中心付けら れる。制御論理ユニット８２０は、ゼロを、最初の５６個のビンに対して、１つ のＦＦＴエンジン内に、連続して書き込ませる。次の４００ビンに対しては、デ ータは、活性チャンネルに対して、デュアルポートＲＡＭ８１５から読み出すこ とができる。そのチャンネルが、活性チャンネルでない場合、制御論理ユニット ８２０は、そのビン内に、ゼロを書き込むことになる。活性であるそれらチャン ネルの身元は、システム初期化時に、制御論理ユニット８２０内にプログラムさ れる。最後の５６個のビンに対しては、ゼロが、それらのビン内に書き込まれる 。（６４点ＦＦＴでは、ゼロが、最初、及び最後の７個のＦＦＴビン内に書き込 まれ、５０個の２００ＫＨｚチャンネルが許容される。） 内蔵試験機能を与えるために、試験データが、ＶＭＥバス８０５を介して、１ つ以上のビン内に書き込み可能である。この目的のた めに、試験機能用に専用化された、ファーストイン・ファーストアウト（ＦＩＦ Ｏ）メモリ８３５が、トランシーバユニットを介して、ＶＭＥバスに結合される ので、ＶＭＥバス上のＣＰＵが、複合装置に試験信号を書き込むことが可能にな る。更に、システムコントローラは、ＦＦＴ制御論理ユニット８２０を制御して 、特定のビンに対するデュアルポートＲＡＭ８１５ではなく、ＦＩＦＯメモリ８ ３５から、データを読み出すことができる。試験データを、最初、及び最後の７ 個のＦＦＴビン内に書き込み可能であり、従って、５０個の２００ＫＨｚチャン ネルが、到来する活性データチャンネルに対して、利用可能な状態にされる。 順方向ＦＦＴを用いて、逆方向ＦＦＴを生成するために、ＦＦＴ制御論理ユニ ット８２０は、ＦＦＴエンジンへのデータ書き込み時とは、逆の順番で、入力デ ュアルポートＲＡＭ８１５をアドレス指定する。 図６から図６Ｃの重複及び加算複合装置の実施形態のように、図８から図８Ｃ の複合装置アーキテクチャーにおいて、５１２点ＦＦＴを生成するために、ＦＦ Ｔエンジンは、４の累乗であるＦＦＴサイズを有する、基数４（ブロック浮動小 数点）アルゴリズムを使用する。図６から図６Ｃの複合装置のように、複合装置 に対する５１２点ＦＦＴは、２つの２５６点ＦＦＴから生成される。Ｎ／２点Ｆ ＦＴは、５１２点入力列の偶数、及び奇数サンプルから生成される。 図８から図８Ｃのアーキテクチャーにおいて、第１の（図で見た場合、上部の ）ＦＦＴデータ・デュアルポートＲＡＭ８４１が、Ｇ ［ｋ］を格納する。第２の（図で見た場合、下部の）ＦＦＴデータ・デュアルポ ートＲＡＭ８４２が、Ｈ［ｋ］を格納する。Ｈ［ｋ］とＷ_N ^kの乗算は、ｋ＝０か ら２５５について、数値制御発振器／変調器（ＮＣＯＭ）８５１により実施され る。５１２点ＦＦＴの最初の２５６個のビンを処理するために、ＲＡＭ８４１の 出力は、算術演算論理ユニット（ＡＬＵ）８５５の手段により、ＲＡＭ８４２の 出力と総和がとられる。ｋ＝２５６から５１１に対して、Ｗ_N ^kの＝−Ｗ_N ^k-N/2で あるので、ＲＡＭ８４２の出力は、５１２点ＦＦＴの残りの２５６個のビンに対 して、ＲＡＭ８４１の出力から、ＮＣＯＭを経由して減算される。 ＮＣＯＭ８５１を介する伝搬遅延を適応させて、適切な対のサンプルが、ＡＬ Ｕ８５５により処理されるのを保証するために、１組の遅延レジスタ８５７が、 デュアルポートＲＡＭ８４１からＡＬＵへの出力経路に結合される。（２００Ｋ Ｈｚチャンネルでは、６４点ＦＦＴが使用される。６４は４の累乗であるので、 ＮＣＯＭ８５１、デュアルポートＲＡＭ８４２、及びＡＬＵ８５５は必要ではな く、制御ユニット８２０からの制御信号により、禁止にされる。） 上記で指摘したように、Crochiere の教科書を参照すると、複合装置アルゴリ ズムは、逆方向ＦＦＴの入力列が、複素指数Ｗ_K ^kmRにより乗算されることを必要 とし、ここで、ｋは、入力周波数ビン数に等しく、Ｋは、逆方向ＦＦＴサイズで あり、ｍは、逆方向ＦＦＴ数であり、Ｒは、複合装置の補間率であり、Ｗ_k＝ｅ^{- j×2×π/K} である。 数学的等式を用いると、この乗算演算は、逆方向ＦＦＴの出力サンプルの循環 回転によりもたらすことができ、すなわち、 Ｘ［（（ｎ−ｒ）^k）］＝逆方向ＦＦＴ（Ｗ^-rk×Ｘ［ｋ］） となる。ここで、ｒは、−ｍＲに等しい。−ｍＲだけ逆方向ＦＦＴ出力サンプル を回転させることにより、複素指数の位相シフトが生成される。この回転は、Ｆ ＦＴ制御論理ゲートアレー８２０において、ＦＦＴ出力アドレッシング論理によ り実行される。回転の量は、複合装置の初期化時に、予めプログラムされる。 やはり、ＦＦＴエンジンは、ブロック浮動小数点アルゴリズムを用いて、ＦＦ Ｔを生成する。ブロック浮動小数点ＦＦＴは、入力データの特性に依存する、換 算係数を与える。５１２点ＦＦＴを生成するのに用いられる、２つの２５６点Ｆ ＦＴは、同一の換算係数を有し得ない、又は連続したＦＦＴは、同一の換算係数 を有し得ないので、バレル型シフト回路８５８、８５９が、ＡＬＵ８５５への信 号流れの入力経路に結合される。図６の複合装置の動作に関連して、以前に説明 したように、バレル型シフタは、同一スケールに、ＦＦＴデータを調整して、後 に続く処理に対して、そのデータを適切に整合させる。 多相フィルタ ＦＦＴの出力は、ＡＬＵ８５５により供給されるが、フィルタ８６５の第１の フィルタ段８６５−１のシフトレジスタ８６３の遅延メモリ８６１内にクロック 同期入力される。各遅延メモリ８６１の長さは、チャンネル化装置のＦＦＴサイ ズに等しい。各遅延メモリ ８６１の出力は、それぞれの係数乗算器８６９に供給される。係数乗算器８６９ 、及び他のハードウェア構成要素は、シフトレジスタ８６３のクロック速度のＩ 倍である速度で動作し、ここで、Ｉは、オーバーサンプリング係数である。上述 のように、オーバーサンプリング係数は、２に等しい。これが意味することは、 遅延メモリの出力での各サンプルが、２つの（Ｉ＝２）フィルタ係数により乗算 され、その後に、次の遅延メモリ内にクロック同期入力される、ということであ る。 図８から図８Ｃのフィルタアーキテクチャーにおいて、多相フィルタ８６５は 、４つのフィルタ段８６５−１、８６５−２、８６５−３、及び８６５−４から 構成される。ＦＦＴサイズ、オーバーサンプリング係数、及び段数は、フィルタ の全体長を確立する。フィルタの長さは、以下のようになる。 フィルタ長＝Ｎ×Ｓ ここで、Ｓは、フィルタタップ数である。以前に注記したように、より多くのフ ィルタ段は、チャンネル選択性を増大させ、またチャンネル内の折り返し歪みを 低減する。フィルタ係数は、フィルタ制御ゲートアレー８７１の手段により、Ｖ ＭＥバスインターフェース８０３から、バストランシーバ８０１を介して供給さ れ、係数ＲＡＭ８６７にダウンロードされる。各段８６５−ｉのＲＡＭ８６７は 、Ｎ個の係数を格納する。フィルタ係数は、係数ＲＡＭ８６７のロード時に、以 下のデシメーション式に従って、タップ数（ここでは、４）だけデシメートされ る。 Ｃ_a［ｎ］＝Ｃ［Ｓ×ｎ＋ａ］，ｎ＝０からＮ−１ ここで、Ｃ［ｎ］は、フィルタ係数の列で、ａは、タップ数（ａ＝０からＳ−１ ）で、Ｃ_a［ｎ］は、タップ内にロードすべき係数である。例えば、第１のフィ ルタタップ段８６５−１の係数ＲＡＭ８６７は、以下の係数でロードされる。 Ｃ₀［ｎ］＝｛Ｃ［０］、Ｃ［４］、Ｃ［８］、Ｃ［１２］ …Ｃ［Ｎ−Ｓ］｝ 係数乗算器８６９の出力は、次いで、加算器８７２、８７４、及び８７６の手 段により、総和がとられて、１／２帯域フィルタ８７２に適用される。 １／２帯域フィルタ、及び速度バッファ 図６から図６Ｃの複合装置のように、１／２帯域フィルタ６７２が使用される 。というのは、ＲＦ送信器励振装置は、通常、複素信号ではなく実信号を必要と するからである。１／２帯域フィルタ８７２は、出力サンプル速度を２倍にする 、複素数／実数データ変換を与える、集積回路として構成される。図８の複合装 置の完全体は、完全実数システムとして実施可能であるが、これは、２倍にすべ きサンプル速度、処理速度、及びＦＦＴサイズの全てを必要とし、複雑性、及び 費用が増大することになる。 １／２帯域フィルタ８７２の出力は、トランシーバサイトの送信側のＤ−Ａ変 換器１３３（図３）への適用のために、出力ドライバユニット８７４を経由して 、出力データリンク８６６に結合される。図６から図６Ｃの複合装置アーキテク チャーのように、それぞれの 発振器は、必要とされる各出力サンプル速度に対して設けられる。３０ＫＨｚ、 又は２００ＫＨｚチャンネルのどちらかを処理可能である、複合装置の本発明の 例では、それぞれ３０．７２ＭＨｚ、及び２５．６ＭＨｚ（２×出力サンプル速 度）クロック８７６、及び８７７が与えられる。システムコントローラによる複 合装置の初期化時に、適切な発振器が、関連した制御論理ユニット８７８により 選択される。 更なる組の論理回路が含まれ、複合装置により使用される、追加のクロック信 号が生成される。図６から図６Ｃの複合装置アーキテクチャーのように、高速度 （約２００ＭＨｚ）発振器のクロック出力は、カウンタ８８２、及び８８３によ り分周されて、必要なフィルタ処理クロック、ＴＤＭバスクロック、及びＦＦＴ エンジン・システムクロックが生成される。 以上の説明から認識されるように、多数チャンネル無線通信（例えば、セルラ ー）サービス提供業者により、目下のところ使用される、制限されたチャンネル 容量、及び信号処理アーキテクチャーと関連した相当なハードウェアの必要性が 、本発明の多チャンネルトランシーバ装置により、うまく不要にされ、そのこと が、広帯域多チャンネル抽出アーキテクチャー、及び広帯域信号複合アーキテク チャーの各々に、重畳デシメーションのスペクトル解析技法を適用することによ り、増大した（完全スペクトラム）容量のセルラー・トランシーバーサイトに対 して、広い有効範囲を提供するのに必要とされる、ハードウェアの量を削減する 。サービス提供業者に利用 可能な稼働通信帯域のチャンネルの全てが、今日の無線通信システムの現実の帯 域幅に適応する、非常に高いデータ速度で動作する、デジタル処理構成要素を用 いて、処理可能であるので、もはや、各チャンネルに対して、別個の狭帯域信号 処理ユニットを構成する必要はなく、またネットワークの完全な容量よりも少な く、サイト当たりのチャンネル数を限定する必要もない。本発明の小型設計によ り、トランシーバ装置は、オフィスビルにおける垂下天井の上、又は電柱上とい った、多様な据え付け場所で、容易に物理的に適応可能となり、それと同時に、 利用可能なチャンネルの部分組だけではなく、サービス提供業者により与えられ るチャンネル容量全体に及ぶ、多チャンネル通信サービスを提供する能力を備え る。 本発明に従った幾つかの実施例を図示、且つ説明したが、理解されたいのは、 本発明は、それらの実施例に限定されず、当業者に周知の多数の変形、及び修正 の余地があるということであり、従って、本明細書に図示、且つ記載した詳細に 限定されることを望まず、通常の知識を有する者に明白であるような、変形、及 び修正の全てを保護することを意図するものである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０４Ｊ 4/00 7605−5Ｊ Ｈ０４Ｂ 7/26 Ｍ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ， ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＮ，ＣＺ，Ｆ Ｉ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＮＯ，ＮＺ，ＰＬ， ＲＯ，ＲＵ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，Ｖ Ｎ 【要約の続き】 ＦＴ複合装置に供給される。ＦＦＴ複合装置は、複合し た多チャンネル信号を、広帯域送信器に供給し、その送 信器は、多重周波数通信チャンネル信号を送信する。チ ャンネル化装置、及び複合装置の各々は、重複及び加 算、又は多相フィルタリングを用いて、実施され得る。

Claims (1)

1. 【特許請求の範囲】 １．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１の サイト間で、実時間通信を支援するための、多重周波数通信チャンネルを含む、 無線通信ネットワーク用のトランシーバ装置であって、該トランシーバ装置は、 前記１つ以上のトランシーバサイトのそれぞれにおいて、据え付け可能であり、 隣接した複数の前記多重周波数通信チャンネルを受信して、前記複数の多 重周波数通信チャンネルの内容を表す、デジタル信号を出力する、受信器ユニッ トと、 前記受信器ユニットから、デジタル信号を受信するために結合されて、前 記受信器ユニットにより受信された、通信チャンネルのそれぞれの内容を表す、 それぞれのデジタル信号を、実時間で、出力するように動作する、フーリエ変換 に基づくチャンネル化装置ユニットと、 第１の複数の信号プロセッサユニットであって、それぞれ、前記チャンネ ル化装置ユニットにより出力された、デジタルチャンネル信号と関連して、前記 デジタルチャンネル信号のそれぞれを処理し、前記デジタルチャンネル信号のう ちの処理済み信号を、出力ポートに供給するように動作する、第１の複数の信号 処理プロセッサユニットと、 第２の複数の信号プロセッサユニットであって、それぞれ、前記ネットワ ークのそれぞれ異なる隣接した周波数チャンネル にわたって、送信すべき複数の到来通信信号のそれぞれと関連して、前記複数の 到来通信信号のそれぞれを処理し、前記通信チャンネル信号のうちの処理済み信 号を、それぞれの出力ポートに供給するように動作する、第２の複数の信号プロ セッサユニットと、 前記第２の複数のデジタル信号プロセッサユニットにより処理された、通 信チャンネル信号を受信して、前記第２の複数のデジタル信号プロセッサユニッ トにより処理された、通信チャンネル信号の内容を表す、複合信号を、実時間で 出力するために結合される、フーリエ変換に基づく複合装置ユニットと、 前記フーリエ変換に基づく複合装置ユニットにより出力された、複合信号 に従って、多重周波数通信チャンネル信号を送信するように動作する、送信器ユ ニットと、 からなるトランシーバ装置。 ２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多チャンネ ル受信器ユニットにより出力された、デジタル信号が結合される、重複及び加算 フィルタと、該重複及び加算フィルタの出力に結合される、Ｎ点高速フーリエ変 換に基づくプロセッサとを含む、請求項１に記載のトランシーバ装置。 ３．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可 能に結合され る、複数の遅延メモリからなる、請求項２に記載のトランシーバ装置。 ４．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅 延メモリは、Ｍ個のデータサンプルの長さを有する、第１の遅延メモリと、Ｎ− Ｍ個のデータサンプルの長さを有する、第２の遅延メモリとからなる、請求項３ に記載のトランシーバ装置。 ５．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加 算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連 続した組を処理するように、構成される、請求項４に記載のトランシーバ装置。 ６．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加 算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗 算するように構成され、結果としての積は、前記Ｎ点高速フーリエ変換に基づく プロセッサに結合される、請求項５に記載のトランシーバ装置。 ７．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器 ／変調器を含み、その出力は、複素指数信号により、前記フィルタリング済みデ ータサンプル出力を、効率的に乗算するために、前記重複及び加算フィルタのフ ィルタリング済みデータサンプル出力により制御される、請求項６に記載のトラ ンシーバ装置。 ８．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の、 信号流れ経路に結合される、制御可能なスイッチを含み、該制御可能なスイッチ は、前記段の複数の遅延メモリが、互いと直列に、それにより前記フィルタの他 のタップ段と、縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリ の１つの内容を、それ自体に帰還するかのどちらかを、選択的に許可するように 動作する、請求項４に記載のトランシーバ装置。 ９．前記フィルタタップ段は更に、複数のＮ重み係数を格納する、係数メモリ と、前記遅延メモリを介した、信号流れ経路からのデータサンプル値により、前 記係数メモリに格納されている、それぞれの重み係数を乗算するように動作する 、乗算器とを含む、請求項８に記載のトランシーバ装置。 １０．前記重複及び加算フィルタは更に、前記フィルタタップ段のそれぞれの乗 算器により出力された、積の総和を互いに演算するための総和演算段を含み、前 記総和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請 求項９に記載のトランシーバ装置。 １１．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加 算フィルタの奇数、及び偶数番号のフィルタリング済みデータサンプル出力の連 続した組を処理するように、構成される、請求項２に記載のトランシーバ装置。 １２．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記重複及び加 算フィルタのフィルタリング済みデータサンプル出力を、複素指数信号により乗 算するように構成され、結果と しての積は、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される、請求 項１１に記載のトランシーバ装置。 １３．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器 ／変調器を含み、その出力は、複素指数信号により、前記フィルタリング済みデ ータサンプル出力を、効率的に乗算するために、前記重複及び加算フィルタのフ ィルタリング済みデータサンプル出力により制御される、請求項１２に記載のト ランシーバ装置。 １４．前記フーリエ変換に基づく複合装置ユニットは、前記第２の複数のデジタ ル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するた めに結合される、Ｎ点高速フーリエ変換プロセッサと、前記Ｎ点高速フーリエ変 換プロセッサの出力が結合される、重複及び加算フィルタとを含む、請求項１に 記載のトランシーバ装置。 １５．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可 能に結合される、複数の遅延メモリからなる、請求項１４に記載のトランシーバ 装置。 １６．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅 延メモリは、Ｍ個のデータサンプルの長さを有する、第１の遅延メモリと、Ｎ− Ｍ個のデータサンプルの長さを 有する、第２の遅延メモリとからなる、請求項１５に記載のトランシーバ装置。 １７．前記フーリエ変換に基づく複合装置ユニットは、複素指数信号により、フ ーリエ処理されたデータサンプルを乗算するように動作し、結果としての積の値 が、前記重複及び加算フィルタに結合される、請求項１６に記載のトランシーバ 装置。 １８．前記フーリエ変換に基づく複合装置ユニットは、数値制御発振器／変調器 を含み、その出力は、複素指数信号により、前記フーリエ処理されたデータサン プルを、効率的に乗算するために、前記フーリエ処理されたデータサンプルによ り制御される、請求項１７に記載のトランシーバ装置。 １９．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列で制御可能に結合されるのを選択的に許可するように、相互に直列で、 切り換え可能に結合される、複数の遅延メモリからなる、請求項１８に記載のト ランシーバ装置。 ２０．前記各フィルタタップ段は、フーリエ処理されたデータサンプルにより、 それぞれが乗算されることになる、複数の重み係数を格納する、係数メモリと、 前記乗算器の出力、及び前記複数の遅延メモリの１つが結合される、加算器とを 含み、該加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに 結合される出力を有する、請求項１９に記載のトランシー バ装置。 ２１．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の、信号流れ経 路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段 の複数の遅延メモリが、互いと直列に、それにより前記フィルタの他のタップ段 と、縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内 容を、それ自体に帰還するかのどちらかを、選択的に許可するように動作する、 請求項２０に記載のトランシーバ装置。 ２２．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと 、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されている 、それぞれの重み係数を乗算するように動作する、乗算器と、所定のデータ値の 列を受信するために結合される第１の入力ポート、前記加算器の出力に結合され る第２の入力ポート、及びＮ−Ｍサンプル遅延メモリに結合される出力ポートを 有する、制御可能なスイッチとを含む、第１のタップ段を有し、前記Ｎ−Ｍサン プル遅延メモリは、前記乗算器の出力との総和を演算する、前記加算器に結合さ れる出力を有し、 前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィル タの連続したフィルタタップ段に結合され、 前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、所定のデータ 値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するか のどちらかで動作する、 請求項２１に記載のトランシーバ装置。 ２３．前記複数ｉのフィルタタップ段のｉ番目の段は、前記第２の複数のデジタ ル信号プロセッサユニットにより処理された、通信チャンネル信号の内容を表す 、複合信号を与えるように結合される、その加算器出力を有する、請求項２２に 記載のトランシーバ装置。 ２４．前記フーリエ変換に基づく複合装置ユニットは、前記第２の複数のデジタ ル信号プロセッサユニットにより供給される、奇数、及び偶数番号のフィルタリ ング済みデータサンプルの連続した組を処理するように構成される、請求項２３ に記載のトランシーバ装置。 ２５．前記フーリエ変換に基づく複合装置ユニットは、前記Ｎ点高速フーリエ変 換プロセッサにより出力されたデータ値を、複素指数により乗算するように動作 し、結果としての積の値は、前記重複及び加算フィルタの各第１のフィルタタッ プ段に結合される、請求項１４に記載のトランシーバ装置。 ２６．前記フーリエ変換に基づく複合装置ユニットは、数値制御発振器／変調器 を含み、その出力は、複素指数信号により、前記変換プロセッサの出力を、効率 的に乗算するために、前記Ｎ点高速フーリエ変換プロセッサにより制御される、 請求項２５に記載のトランシーバ装置。 ２７．前記フーリエ変換に基づく複合装置ユニットは、複数のブロック浮動小数 点の高速フーリエ変換エンジンからなり、その出 力は、エンジンの出力を、共通スケールに整合させるためにシフトされる、請求 項２５に記載のトランシーバ装置。 ２８．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多チャンネ ル受信器ユニットにより出力されるデジタル信号が結合される、多相フィルタと 、前記多相フィルタの出力に結合される、Ｎ点高速フーリエ変換に基づくプロセ ッサとを含む、請求項１に記載のトランシーバ装置。 ２９．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応 答フィルタからなり、フィルタタップ段の各々は、連続したフィルタタップ段の 遅延メモリが、直列に結合されるような、遅延メモリからなり、各フィルタタッ プ段は更に、複数のＮ重み係数を格納する、係数メモリと、前記遅延メモリを介 した、信号流れ経路からのデータサンプル値により、前記係数メモリに格納され ている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィル タタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するた めの総和演算段とを含み、前記総和演算段の出力は、前記Ｎ点高速フーリエ変換 プロセッサに結合される、請求項２８に記載のトランシーバ装置。 ３０．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィル タの奇数、及び偶数番号のフィルタリング済みデータサンプルの連続した組を処 理するように構成される、請求項２９に記載のトランシーバ装置。 ３１．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号に より、前記多相フィルタのデータサンプル出力を乗算するように構成され、結果 としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される 、請求項３０に記載のトランシーバ装置。 ３２．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器 ／変調器を含み、その出力は、複素指数信号により、フィルタリング済みデータ サンプル出力を、効率的に乗算するために、前記多相フィルタの前記フィルタリ ング済みデータサンプル出力により制御される、請求項３１に記載のトランシー バ装置。 ３３．前記フーリエ変換に基づくチャンネル化装置ユニットは、前記多相フィル タの奇数、及び偶数番号のフィルタリング済みデータサンプルの連続した組を処 理するように構成される、請求項２８に記載のトランシーバ装置。 ３４．前記フーリエ変換に基づくチャンネル化装置ユニットは、複素指数信号に より、前記多相フィルタのデータサンプル出力を乗算するように構成され、結果 としての積の値が、前記Ｎ点高速フーリエ変換に基づくプロセッサに結合される 、請求項３３に記載のトランシーバ装置。 ３５．前記フーリエ変換に基づくチャンネル化装置ユニットは、数値制御発振器 ／変調器を含み、その出力は、複素指数信号により、フィルタリング済みデータ サンプル出力を、効率的に乗算 するために、前記多相フィルタの前記フィルタリング済みデータサンプル出力に より制御される、請求項３４に記載のトランシーバ装置。 ３６．前記フーリエ変換に基づく複合装置ユニットは、前記第２の複数のデジタ ル信号プロセッサユニットにより処理された、通信チャンネル信号を受信するた めに結合される、Ｎ点高速フーリエ変換プロセッサと、前記Ｎ点高速フーリエ変 換プロセッサの出力が結合される、多相フィルタとを含む、請求項１に記載のト ランシーバ装置。 ３７．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応 答フィルタからなり、フィルタタップ段の各々は、連続したフィルタタップ段の 遅延メモリが、直列に結合されるような、遅延メモリからなり、各フィルタタッ プ段は更に、複数のＮ重み係数を格納する、係数メモリと、前記遅延メモリを介 した、信号流れ経路からのデータサンプル値により、前記係数メモリに格納され ている、それぞれの重み係数を乗算するように動作する、乗算器と、前記フィル タタップ段のそれぞれの乗算器により出力された、積の総和を互いに演算するた めの総和演算段とを含み、前記総和演算段の出力は、前記多チャンネル送信器ユ ニットに結合される、請求項３６に記載のトランシーバ装置。 ３８．１つ以上のトランシーバサイトとして、複数の地理的に分布された第１の サイト間で、実時間通信を支援するための、多重 周波数通信チャンネルを有する、無線通信ネットワークで使用するために、前記 １つ以上のトランシーバサイトのそれぞれにおいて、広帯域通信信号を送信、及 び受信する方法において、 (a) 隣接した複数の前記多重周波数通信チャンネルを受信して、前記複数の 前記多重周波数通信チャンネルの内容を表す、複数のデジタル信号を生成するス テップと、 (b) ステップ(a) で生成された、前記複数のデジタル信号をフーリエ変換処 理して、そこから、ステップ(a) で受信された、通信チャンネルのそれぞれの内 容を表す、それぞれのデジタルチャンネル信号を、実時間で生成するステップと 、 (c) 前記デジタルチャンネル信号のそれぞれを処理するステップと、 (d) 前記ネットワークのそれぞれ異なる隣接した周波数チャンネルにわたっ て送信すべく、複数の到来するデジタル通信信号のそれぞれを処理するステップ と、 (e) ステップ(d) で処理された、デジタル通信信号をフーリエ変換処理して 、そこから、ステップ(d) で処理された、デジタル通信チャンネル信号の内容を 表す、複合信号を、実時間で生成するステップと、 (f) ステップ(e) で生成された複合信号に従って、多重周波数通信チャンネ ル信号を送信するステップと、 を含む方法。 ３９．ステップ(b) は、重複及び加算フィルタの手段により、ステ ップ(a) で生成された前記複数のデジタル信号をフィルタリングして、その結果 としてのフィルタリング済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサ により処理するステップを含む、請求項３８に記載の方法。 ４０．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可 能に結合される、複数の遅延メモリからなる、請求項３９に記載の方法。 ４１．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅 延メモリは、Ｍ個のデータサンプルの長さを有する、第１の遅延メモリと、Ｎ− Ｍ個のデータサンプルの長さを有する、第２の遅延メモリとからなる、請求項４ ０に記載の方法。 ４２．ステップ(b) は、前記重複及び加算フィルタの奇数、及び偶数番号のフィ ルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステ ップを含む、請求項４１に記載の方法。 ４３．ステップ(b) は更に、前記重複及び加算フィルタのフィルタリング済みデ ータサンプル出力を、複素指数信号により乗算するステップを含み、結果として の積は、前記Ｎ点高速フーリエ変換に基づくプロセッサにより処理される、請求 項４２に記載の方法。 ４４．ステップ(e) は、ステップ(d) で処理された通信チャンネル信号を、Ｎ点 高速フーリエ変換プロセッサに適用して、重複及び加算フィルタにより、前記Ｎ 点高速フーリエ変換プロセッサの出力をフィルタリングするステップを含む、請 求項３８に記載の方法。 ４５．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可 能に結合される、複数の遅延メモリからなる、請求項４４に記載の方法。 ４６．前記重複及び加算フィルタは、デシメーション率Ｍを有し、前記複数の遅 延メモリは、Ｍ個のデータサンプルの長さを有する、第１の遅延メモリと、Ｎ− Ｍ個のデータサンプルの長さを有する、第２の遅延メモリとからなる、請求項４ ５に記載の方法。 ４７．ステップ(e) は、複素指数信号により、フーリエ変換処理済みのデジタル 通信信号を乗算して、その結果としての積の信号を、前記重複及び加算フィルタ に適用するステップを含む、請求項４６に記載の方法。 ４８．前記重複及び加算フィルタは、複数の縦続フィルタタップ段を含み、その 複数の縦続フィルタタップ段の各々は、連続したフィルタタップ段の遅延メモリ が、直列に結合されるのを選択的に許可するように、相互に直列で、切り換え可 能に結合され る、複数の遅延メモリからなる、請求項４５に記載の方法。 ４９．前記各フィルタタップ段は、複数のＮ重み係数を格納する係数メモリと、 フーリエ処理されたデータサンプルにより、前記係数メモリに格納されているそ れぞれの重み係数を乗算するように動作する、乗算器と、前記乗算器の出力、及 び前記複数の遅延メモリの１つが結合される、加算器とを含み、該加算器は、連 続したフィルタタップ段の第２の前記複数の遅延メモリに結合される、出力を有 する、請求項４８に記載の方法。 ５０．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の、信号流れ経 路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段 の複数の遅延メモリが、互いと直列に、それにより前記フィルタの他のタップ段 と、縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内 容を、それ自体に帰還するかのどちらかを、選択的に許可するように動作する、 請求項４９に記載の方法。 ５１．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと 、フーリエ処理されたデータサンプルにより、前記係数メモリに格納されている 、それぞれの重み係数を乗算するように動作する、乗算器と、所定のデータ値の 列を受信するために結合される第１の入力ポート、前記加算器の出力に結合され る第２の入力ポート、及びＮ−Ｍサンプル遅延メモリに結合される出力ポートを 有する、制御可能なスイッチとを含む、第１のタップ段を有し、前記Ｎ−Ｍサン プル遅延メモリは、前 記乗算器の出力との総和を演算する、前記加算器に結合される出力を有し、 前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィル タの連続したフィルタタップ段に結合され、 前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、所定のデータ 値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するか のどちらかで動作する、 請求項５０に記載の方法。 ５２．前記複数ｉのフィルタタップ段のＪ番目の段は、ステップ(f) で送信すべ き、複合信号を与えるために結合される、その加算出力を有する、請求項５１に 記載の方法。 ５３．ステップ(b) 及び(e) において、フーリエ変換処理は、ブロック浮動小数 点の高速フーリエ変換エンジンで実行され、その出力は、共通スケールに整合さ せるためにシフトされる、請求項３８に記載の方法。 ５４．ステップ(b) は、多相フィルタの手段により、ステップ(a) で生成された 前記複数のデジタル信号をフィルタリングして、その結果としてのフィルタリン グ済み信号を、Ｎ点高速フーリエ変換に基づくプロセッサにより処理するステッ プを含む、請求項３８に記載の方法。 ５５．前記多相フィルタは、複数のフィルタタップ段を含む、有限インパルス応 答フィルタからなり、フィルタタップ段の各々は、連続したフィルタタップ段の 遅延メモリが、直列に結合される ような、遅延メモリからなり、各フィルタタップ段は更に、複数のＮ重み係数を 格納する、係数メモリと、前記遅延メモリを介した、信号流れ経路からのデータ サンプル値により、前記係数メモリに格納されている、それぞれの重み係数を乗 算するように動作する、乗算器と、前記フィルタタップ段のそれぞれの乗算器に より出力された、積の総和を互いに演算するための総和演算段とを含み、前記総 和演算段の出力は、前記Ｎ点高速フーリエ変換プロセッサに結合される、請求項 ５４に記載の方法。 ５６．ステップ(b) は、前記重複及び加算フィルタの奇数、及び偶数番号のフィ ルタリング済みデータサンプル出力の連続した組を、フーリエ変換処理するステ ップを含む、請求項５５に記載の方法。 ５７．ステップ(b) は更に、前記重複及び加算フィルタのフィルタリング済みデ ータサンプル出力を、複素指数信号により乗算するステップを含み、結果として の積は、前記Ｎ点高速フーリエ変換に基づくプロセッサにより処理される、請求 項５６に記載の方法。 ５８．ステップ(e) は、前記デジタル通信チャンネル信号を、Ｎ点高速フーリエ 変換プロセッサに適用して、多相フィルタにより、前記Ｎ点高速フーリエ変換プ ロセッサの出力をフィルタリングするステップを含む、請求項３８に記載の方法 。 ５９．複数の縦続フィルタタップ段からなる、重複及び加算フィルタアーキテク チャーであって、その複数の縦続フィルタタップ 段の各々は、連続したフィルタタップ段の遅延メモリが、直列に結合されるのを 選択的に許可するように、相互に直列で、切り換え可能に結合される、複数の遅 延メモリからなり、各フィルタタップ段は、複数のＮ重み係数を格納する、係数 メモリと、フィルタリングすべきデータサンプルにより、前記係数メモリに格納 されているそれぞれの重み係数を乗算するように動作する、乗算器と、前記乗算 器の出力、及び前記複数の遅延メモリの１つが結合される、加算器とを含み、該 加算器は、連続したフィルタタップ段の第２の前記複数の遅延メモリに結合され る、出力を有することを特徴とする、重複及び加算フィルタアーキテクチャー。 ６０．前記各フィルタタップ段は、前記段の複数の遅延メモリ間の、信号流れ経 路に結合される、制御可能なスイッチを含み、該制御可能なスイッチは、前記段 の複数の遅延メモリが、互いと直列に、それにより前記フィルタの他のタップ段 と、縦続の信号流れ経路に接続されるか、又は前記複数の遅延メモリの１つの内 容を、それ自体に帰還するかのどちらかを、選択的に許可するように動作する、 請求項５９に記載の重複及び加算フィルタアーキテクチャー。 ６１．前記重複及び加算フィルタは、複数のＮ重み係数を格納する係数メモリと 、フィルタリングすべきデータサンプルにより、前記係数メモリに格納されてい る、それぞれの重み係数を乗算するように動作する、乗算器と、所定のデータ値 の列を受信す るために結合される第１の入力ポート、前記加算器の出力に結合される第２の入 力ポートへ、及び遅延メモリに結合される出力ポートを有する、制御可能なスイ ッチとを含む、第１のタップ段を有し、前記遅延メモリは、前記乗算器の出力と の総和を演算する、前記加算器に結合される出力を有し、 前記第１のフィルタタップ段の乗算器の出力は、前記重複及び加算フィル タの連続したフィルタタップ段に結合され、 前記制御可能なスイッチは、前記Ｎ−Ｍサンプルメモリに、所定のデータ 値の前記列を結合するか、又はそれ自体に、前記遅延メモリの内容を帰還するか のどちらかで動作する、 請求項６０に記載の重複及び加算フィルタアーキテクチャー。 ６２．前記フィルタの出力は、前記複数ｉのフィルタタップ段のうちの、Ｊ番目 の段の加算器の出力から導かれる、請求項６０に記載の重複及び加算フィルタ。 ６３．前記チャンネル化装置ユニットにより出力される、デジタルチャンネル信 号のサンプリング速度は、フーリエ変換に基づくチャンネル化装置ユニットの寸 法とは独立である、請求項１に記載のトランシーバ装置。 ６４ 前記受信器ユニットにより出力される、デジタル信号のサンプリング速度 は、前記チャンネル化装置ユニットにより出力される、個々のデジタルチャンネ ル信号のサンプリング速度の整数倍ではない、請求項１に記載のトランシーバ装 置。 ６５．到来する通信信号のサンプリング速度は、フーリエ逆変換に 基づく複合装置ユニットの寸法とは独立である、請求項１に記載のトランシーバ 装置。 ６６．前記複合装置により出力される、複合信号のサンプリング速度は、個々の 到来する通信信号のサンプリング速度の整数倍ではない、請求項１に記載のトラ ンシーバ装置。 ６７．前記チャンネル化装置ユニットにより出力される、デジタルチャンネル信 号のサンプリング速度は、フーリエ変換に基づくチャンネル化装置ユニットの寸 法とは独立である、請求項３８に記載の方法。 ６８．前記受信器ユニットからのデジタル信号のサンプリング速度は、前記チャ ンネル化装置ユニットにより出力される、個々のデジタルチャンネル信号のサン プリング速度の完全倍ではない、請求項３８に記載の方法。 ６９．到来する通信信号のサンプリング速度は、フーリエ逆変換に基づく複合装 置ユニットの寸法とは独立である、請求項３８に記載の方法。 ７０．前記複合装置により出力される、複合信号のサンプリング速度は、個々の 到来する通信信号のサンプリング速度の完全倍ではない、請求項３８に記載の方 法。 ７１．チャンネル化装置ユニットにより出力される、デジタルチャンネル信号は 、時分割多重（ＴＤＭ）バスを介して、第１の複数の信号プロセッサに接続され る、請求項１に記載のトランシーバ装置。 ７２．前記第２の複数の信号プロセッサユニットにより出力された、処理済みの 通信チャンネル信号は、時分割多重（ＴＤＭ）バスを介して、前記フーリエ変換 に基づく複合装置ユニットに接続される、請求項１に記載のトランシーバ装置。 ７３．前記第２の複数の信号プロセッサユニットにより出力された、処理済みの 通信チャンネル信号は、時分割多重（ＴＤＭ）バスを介して、前記フーリエ変換 に基づく複合装置ユニットに接続される、請求項７１に記載のトランシーバ装置 。 ７４．チャンネル化装置ユニットにより出力された、デジタルチャンネル信号は 、時分割多重（ＴＤＭ）バスを介して、第１の複数の信号プロセッサに接続され る、請求項３８に記載の方法。 ７５．前記第２の複数の信号プロセッサユニットにより出力された、処理済みの 通信チャンネル信号は、時分割多重（ＴＤＭ）バスを介して、前記フーリエ変換 に基づく複合装置ユニットに接続される、請求項３８に記載の方法。 ７６．前記第２の複数の信号プロセッサユニットにより出力された、処理済みの 通信チャンネル信号は、時分割多重（ＴＤＭ）バスを介して、前記フーリエ変換 に基づく複合装置ユニットに接続される、請求項７４に記載の方法。