KR100338004B1 - 광대역fft채널라이저및역방향fft결합기를사용하는멀티채널통신네트워크용송수신기 - Google Patents

광대역fft채널라이저및역방향fft결합기를사용하는멀티채널통신네트워크용송수신기 Download PDF

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로날드 알. 카니
테리 엘. 윌리암즈
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에어네트 커뮤니케이션즈 코포레이션
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Abstract

외적으로 소형인 멀티 채널 무선 통신 송수신기 구조에, 협대역 음성 분석 연구에 이미 적용되던 오버랩 및 가산 또는 폴리페이즈 신호 처리 기능성이 광대역신호 처리를 위해 포함된다. 수신기부는 다수의 다중 주파수 통신 채널을 수신하며 다수의 다중 주파수 통신 채널의 내용을 표시하는 디지탈 신호를 출력한다. 상기 수신기 부는 광대역 신호 수신기에 의해 출력된 디지탈 신호를 처리하며 각각의 채널 출력을 제1의 다수의 디지탈 신호 처리기 유닛에 결합시키는 FFT계 채널라이저를 포함하며, 상기 처리기 유닛은 디지탈 채널 신호 각각을 처리 (예를 들어 복조)하여, 처리된 디지털 신호를 부차적인 음성/데이타 네트워크로 분배하기 위해 각 출력 포트에서 공급한다. 전송측에서, 전송부는, 각각 다른 주파수 채널 상으로 전송되는 다수의 입중계 (음성/데이타) 통신 신호 각각과 연관된 다수의 디지탈 신호 처리기를 포함한다. 그 처리된 (변조된, 엔코드된) 출력은 역방향 FFT결합기에 공급된다. 상기 FFT 결합기는, 다중 주파수 통신 채널 신호를 전송하는 광대역 전송기에 결합된 멀티 채널 신호를 공급한다. 상기 채널라이저 및 결합기 각각은, 오버랩 및 가산 또는 폴리 페이즈 필터링을 이용하여 구현될 수 있다.

Description

광대역 FFT 채널라이저 및 역방향 FFT 결합기를 사용하는 멀티 채널 통신 네트워크응 송수신기
발명의 분야
본 발명은 개략적으로 무선 (예를 들어, 셀룰러 및 개인용 통신 시스템(PCS) ] 통신 네트워크에 관한 것으로, 더 상세하게는, 수신기부가 광대역 고속 푸리에 변환계 채널라이저(FFT channelizer)를 구비하여, 계수화된 중간 주파수(IF) 신호로부터 다중 채널을 추출하고, 송수신기부가 광대역 역방향 FFT 결합기를 구비하여, 전송을 위해 다중 계수화된 기저 대역 채널을 단일 IF 신호로 결합하는 신규의 개선된 송수신기 장치에 관한 것이다.
발명의 배경
광범위한 지역에 걸쳐 다중 채널 음성 및 데이타 통신을 제공하기 위해서, 현재 무전 (예를 들어, 셀룰러) 통신 서비스 제공자들은 보호 및 유지가 가능한 시설 (예를 들어, 빌딩) 내에 송수신기 기지국을 설치한다. 단일 셀룰러 채널에 대한 신호 처리 설비를 구현하는데 현재 사용되는 하드웨어의 실질적인 용량으로 인해, 각각의 기지국은, 서비스 제공자들이 사용할 수 있는 주파수 스펙트럼 중 한정된 부분에 대해서만 멀티 채널 통신 기능을 제공하도록 구성된다. 전형적인 기지국은, 사용 가능한 대역폭 (예를 들어, 12 MHz) 내의 총 채널 (예를 들어, 400-30 kHz) 중 지정된 부분 (예를 들어, 48)을 서비스하기 위해서, 다수의 개별 수신기 세트및 전송기 신호 처리 소자를 구비하는 3 내지 5 개의 설비 랙을 포함할 수 있다. 기지국의 다수의 (예를 들어, 48) 협대역 (30 kHz) 채널 유닛 중 전형적인 유닛의 수신기부가 제1도에 개략적으로 도시되어 있으며, 전단부, 하향 변환부(10), 중간 주파수(IF)부(20) 및 기저 대역부(30)를 구비하는 전용 신호 처리 성분 세트를 포함하는 것으로 되어 있다.
전단부(10)는, 송수신기 사이트의 안테나가 결합되는 저잡음 증폭기, 무선 주파수-중간 주파수(R-IF) 하향 변환 믹서(13) 및 연관된 IF 국부 발진기(15)로 이루어지며, 한편 IF 부(20)는, 믹서(13)의 출력이 결합되는 대역 동과 필터(21), 증폭기(23), IF-기저 대역 통과 믹서(25) 및 결합된 기저 대역 국부 발진기(27)로 이루어진다. 대역 통과 필터(21)는, 제2도의 멀티 채널 스펙트럼 분산 플롯에서 개략적으로 도시된, 10 MHz 셀룰러 음성/데이타 통신 광대역의 400-30 kHz 서브 부분 각각에 중심이 설정된 100 kHz 대역폭을 가질 수 있다.
기저 대역부(30)는, 저역 통과 (겹침 방지(anti-aliasing)) 필터(31), 아날로그-디지털 (A-D) 변환기(33), 복조기 및 에러 정정기의 역할을 하는 디지털 신호 처리 유닛(35), 및 처리된 신호를 부차적인 전화 시스템 설비에 결합시키는 연관된 전화(예를 들어, T1 캐리어) 유닛(37)을 포함한다. A-D 변환기(33)의 샘플링 속도는 보통 75 킬로샘플/ 초 정도이다. A-D 변환기(33)에 의해서 계수화되는 협대역 채널 신호는 디지털 신호 처리 유닛(35)에 의해서 복조되어, 전화 캐리어 유닛(37)에 적용하기 위한 내장된 음성/데이타 신호를 재생한다. (상기 수신기부에 상보형인 유사한 전용 신호 처리 송수신기부가 결합되어, 전화 시스템 설비로부터의 디지털 피드(digital feed)를 수신하고 상향 변환된 RF 신호를 송수신기 사이트의 안테나로 출력한다).
전형적인 도시 서비스 지역에서, 서비스 제공자가 사용할 수 있는 전체 대역폭 (예를 들어, 10-12 MHz) 내에서 서비스 커버리지를 최적화하고, 기지국이 위치하는 분산된 송수신기 사이트들 간의 비간섭 커버리지를 보장하기 위해, 통상적으로, 셀룰러 송수신기 사이트는 상호 접촉하는 헥스-셀 (일곱 개의 셀 세트로 배열됨) 내에서 지역적으로 분포된다. 따라서, 각각의 셀은 각각 다른 사용 가능한 (400) 채널의 서브세트를 이용하는 자체 제한된 용량 멀티-랙 기지국을 가지며, 따라서 넓은 지역에서, 각각의 셀 내의 주파수 할당 및 인접 셀 세트 간의 분리가 네트워크의 임의의 채널들 간의 상호 간섭을 효율적으로 방지하도록 규정되어 있다.
모든 채널이, 제1도를 참조하여 전술된 전형적인 채널 수신기부를 구성하는 것과 같은 멀티플 설비 랙 상으로 보급된 부품을 가지므로, 그러한 설비를 지역적으로 배치하며, 설치 및 유지하는 비용 및 수고가 불필요하게 된다. 사실상, 서비스 제공자는 배치되는 장소 및 각각의 송수신기 사이트가 제공할 수 있는 사용 가능한 대역폭 커버리지의 범위에서 더 융통성이 있는 설비를 사용하기를 선호한다. 이는 소정의 셀룰러 커버리지가 고속 도로를 따라 집중될 수 있는 비도시 지역에서 특히 그러한데, 이러한 경우 종래의 48 채널 송수신기 사이트의 제한된 용량은 비적절하며, 요구된 설비의 멀티플 랙에 대한 비교적 크고, 보안성이 있으면 보호가 되는 구조를 쉽게 사용할 수 없다.
발명의 요약
본 발명에 따르면, 무선 (음성 및 데이타) 통신 네트워크 송수신기 사이트의 크기 및 하드웨어 복잡성을 상당히 감소시키는 것이 가능한 신규의 개선된 소형 멀티 채널 송수신기 장치에 의해서, 전술된 바와 같은 멀티 채널 무전 통신 서비스 제공자에 의해 사용되고 있는 신호 처리 구조와 관련된 채널 용량의 한계 및 하드웨어 요구가 성공적으로 극복되어, 송수신기가 사무실 빌딩 내의 드롭 실링(drop ceililng) 위 또는 전기 사용 폴 위와 같이 다양한 설치 사이트에 쉽게 수용되는 동시에, 사용 가능한 채널의 서브 세트 외에도, 서비스 제공자에 의해 제공되는 전체 채널 용량을 확장하는 멀티 채널 통신 서비스 (예를 들어, 100 채널 이상)를 제공하는 기능을 갖는다.
이러한 목적으로, 본 발명의 송수신기 장치는, 계수화된 수신 신호의 멀티 채널을 처리하기 위한 광대역 이산 푸리에 변환(DFT) 채널라이저를 갖는 수신기부와, 다수의 계수화된 전송 채널 신호를 처리하기 위한 광대역 역방향 DFT 결합기를 포함하는 전송기부를 구비한다. DFT 채널라이저 및 DFT 결합기의 양호한 실시예에 따라, 이산 푸리에 변환은 제한되는 것은 아니지만, 고속 푸리에 변환(FFT)으로서 구현될 수 있으며, 여기서 고속 푸리에 변환은 변환 크기가 2의 제곱수일 때 이산 푸리에 변환을 계산하는 데에 효율적인 알고리즘이다.
멀티 채널 수신기 유닛은, 다수의 다중 주파수 통신 채널을 수신하고, 다수의 다중 주파수 통신 채널의 내용을 표시하는 디지탈 신호를 출력하도록 동작한다. DFT계 채널라이저 유닛은, 멀티 채널 수신기 유닛에 의해 출력된 디지탈 신호를 수신하도록 결합되어, 멀티 채널 수신기 유닛에 의해 수신된 통신채널 각각의 내용을표시하는 각각의 디지탈 채널 신호를 출력한다. 각각의 디지탈 채널 출력은, 채널 라이저 유닛에 의해 출력된 디지탈 채널 신호와 각각 연관된 제1의 다수의 디지탈 신호 처리기 유닛에 공급되며, 처리기는 디지탈 채널 신호 각각을 처리하며 (예를들어, 복조하며), 부차적인 음성/데이타 네트워크에 분배하기 위해 각 출력 포트에 디지탈 채널 신호 중 처리된 것을 공급한다.
전송측에서, 송수신기는, 제2의 다수의 디지탈 신호 처리기 유닛을 구비하며, 이는 각각 서로 다른 주파수 채널 상으로 전송되는 다수의 입중계 (음성/데이타) 통신 신호 각각과 연관되며, 다수의 입중계 통신 신호 각각을 처리하여, 역방향 DFT 처리 결합기로의 인가를 위해 처리된 통신 채널 신호를 각각의 출력 포트에 공급하도록 동작한다. 역방향 이산 푸리에 변환계 결합기 장치는 제2의 다수의 디지탈 신호 처리기 유닛에 의해 처리된 통신 채널 신호를 수신하도록 결합되며, 제2의 다수의 신호 처리기 유닛에 의해 처리된 통신 채널 신호의 내용을 나타내는 결합된 신호를 출력한다. 멀티 채널 전송기 유닛은, 이산 푸리에 변환계 결합기 장치에 의해 출력된 결합 신호에 따라 다중 주파수 통신 채널 신호를 전송하도록 동작한다.
본 발명에 따르면, 전송 및 수신 경로에서 사용되는 필터 구조는, 오버랩 및 가산 필터 유닛, 또는 폴리페이즈 필터 유닛으로서 구현된다. 본 발명의 제1 실시예에 따르면, 광대역 채널라이저는, 광대역 수신기의 고속 A-D 변환기에 의해 출력된 계수화된 데이타 샘플이 인가되는 오버랩 및 가산 필터 구조를 사용한다. 수신된 데이타 샘플이 입력 속도 버퍼에 공급되면, 데이타는, 입력 신호의 이득 제어및 A-D 변환기의 동적 범위의 완전한 이용을 위한 진폭 모니터 장치에 의해 모니터링된다. (이러한 목적으로, 진폭 모니터 장치의 출력은, 광대역 수신기에 공급되어, A-D 변환기의 업스트림인 감쇄기를 제어한다.)
속도 버퍼가 M 샘플의 블록을 포함하면, 속도 버퍼는 M 샘플 데이터의 '블록' 처리를 시작하도록 제어 유닛에 신호를 보낸다. M 샘플 데이타의 '블록'은 채널라이저의 데시메이션 비율과 동일하며, 이는 복소 채널 샘플 속도의 두 배로 분할된 입력 샘플 속도와 가장 가까운 정수로 주어진다. 입력 샘플 속도가 클 때 (30 MHz 정도로), 반대역 필터는 데이타의 클럭 속도를 감소시키는 데에 사용될 수 있다. 반대역 필터는 데이타의 실-복소 변환을 수행하며 데이타 및 클럭 속도를 2로 데시메이트 한다. 클럭 감소는 현재의 집적 회로를 이용하여 필터링 구조를 구현하는 데에 필요하다. 입력 클럭 속도가 상당히 낮은 경우 또는 미래 기술의 처리 능력이 증가함에 따라, 반대역 필터는 필요치 않게 된다. M 샘플은, N 샘플을 요청하는 FFT 처리기의 크기를 조절하기 위해서, 입력 샘플 클럭 속도보다 빠른 속도에서 속도 버퍼로부터 버스트의 반대역 필터로 클럭되는데, 여기서 N은 M보다 크며, 이것은 오버랩 및 가산 필터가 입력 샘플 속도의 절반보다 빠른 출력 속도로 동작되어야 함을 의미한다.
반대역 필터로부터의 복소 데이타 값은, 오버랩 및 가산 필터 내에서 사용되는 쉬프트 레지스터로 클럭된다. 오버랩 및 가산 필터는 채널 대역폭의 절반인 차단 주파수를 갖는 실수값 저역 통과 필터이다. 오버랩 및 가산 필터의 기본 구조는, 유한 임펄스 응답(FIR) 필터의 기본 구조와 동일하다. 그러나 본 발명의 필터는 피드백 승산기와 필터 탭들 간의 긴 지연 라인 소자를 사용한다는 점에서 종래의 FIR 필터와 다르다.
특히, 필터의 쉬프트 레지스터는 삽입된 '피드백' 멀티플렉서를 갖는 지연 메모리 유닛의 세트들을 캐스캐이딩함으로써 양호하게 수행된다. 필터의 각 탭 스테이지는 한 쌍의 직렬 결합된 메모리부, 피드백 멀티플렉서, 계수 메모리 및 계수 승산기로 형성된다. 각 계수 메모리는, FFT 처리기의 크기에 대응하는 수만큼의 각 필터 계수 세트를 저장한다.
채널라이저 필터 구조의 실시예에서, 네 개의 필터 탭 스테이지가 사용될 수 있다. 각 탭 스테이지의 승산기 출력은 함께 합산된다. 메모리부 내에서, 입력 메모리 스테이지의 길이는, 데시메이션 비율 M과 동일하고, 출력 메모리 스테이지의 길이는 필터 '오버랩'을 표시하며 N - M과 동일한데, 여기서 N은 FFT 처리기의 크기이다.
M 입력 샘플의 각 블록을 처리하기 위해서, FFT 처리에 충분한 수의 데이타 샘플을 FFT 처리기에 공급하는 데에 N 클럭 신호가 필요하다. N 클럭 신호의 최초의 M 동안에, M 샘플은 속도 버퍼 및 반대역 필터를 통해서, 그리고 쉬프트 레지스터를 위한 필터의 메모리 스테이지를 통해 클럭된다. 이러한 타임 프레임 동안에, 데이타는 쉬프트 레지스터의 메모리부 각각을 통해 좌측에서 우측으로 쉬프트된다. N 데이타 샘플 중에 나머지 N - M의 샘플에 대해, 데이타는 속도 버퍼 메모리로부터 클럭되지 않으며 각각의 탭 스테이지의 입력 메모리를 통해 데이타를 쉬프트하지 않는다. 즉, 출력 메모리만 클럭될 때, 데이터는 쉬프트 레지스터를 통해서는쉬프트되지 않는다. 이러한 출력 메모리의 클럭킹은, 의도된 오버랩 및 가산 동작을 야기하는데 사용된 메카니즘이다.
필터의 탭 스테이지에 의해 생성된 계수 가중 데이타 샘플의 각 세트가 합산될 때, 이들은 N 샘플의 겹침 방지되고 콘볼브된 출력 데이타 시퀀스를 생성하며, 이는 FFT 처리기로의 인가를 준비하기 위해 RAM에 저장된다. 높은 처리 속도에 대한 산출량을 유지하기 위해서, FFT 처리기는 대상 신호 처리 파라메타와 연관된 적절한 FFT 크기로 프로그래밍된 다수의 FFT 엔진을 포함한다. 다수의 엔진을 갖는 FFT 처리기의 구현은, 단일 엔진에 대한 처리 시간이 처리에 요구되는 N 샘플을 모집하기 위해 필요한 시간보다 더 길게 될 때 데이타 출력을 유지한다.
실제의 실시예에 따르면, FFT 엔진은, 4의 제곱수인 FFT 크기를 갖는 레딕 스-4(블록 부동점) 알고리즘을 사용할 수 있다. 512-점 FFT 처리기에 대해, 전체 512 주파수 빈의 생성은 데시메이션-인-주파수 레딕스-2 버터플라이를 따르는 두개의 256 점 FFT를 이용하여 수행된다.
512-점 FFT에 대해, 샘플은 RAM으로부터 판독되어 산술 논리 장치(ALU)에 공급되며, 이는 연속되는 짝수 데이타 샘플의 쌍을 합산하고 연속되는 홀수 데이타 샘플의 쌍을 감산한다. 짝수의 데이타 샘플 처리에 대해, ALU 출력 합산 값은 FFT 처리기 엔진에 직접 공급된다. 홀수 빈 데이타 샘플이 RAM으로부터 판독될 때, 512-점 FFT의 홀수 빈을 발생하기 위해서, ALU에 의해 제공된 데이타 샘플들간의 차분이 계수 제어 발진기 변조기에 의해 WN n으로 승산되어, FFT 처리기로 클럭된다.
FFT 엔진이 블록 부동점 알고리즘(복소 FFT 데이타를 갖는 네 개의 비트 스케일링 인수를 출력함)을 사용하기 때문에, FFT 엔진의 출력이 결합되는 스케일링 논리 회로가 배럴 쉬프트 회로를 제어하는 데에 사용된다. 배럴 쉬프트 회로는 연속되는 FFT가 동일 스케일로 정렬되도록, FFT 엔진으로부터 판독될 때 스케일링 인구에 따라 데이타를 조절한다. 배럴 쉬프트 회로의 출력은 출력 RAM에 결합된다.
FFT 처리기의 출력은 복소 지수 WN -kmM이 승산되어야 하며, 여기서 m은 데시메이션 비율이며, k는 FFT 빈 수이고, m은 FFT (블록) 수이다. 동일 동작을 실행하기 위해서, 오버랩 및 가산 채널라이저는 식 x[(n-r)N] = FFT(WN -rk*X[k])를 이용하며, {여기서 x[n]은 FFT 입력 시퀀스이고, X[(n-r)n]은 r 모듈로 N에 의한 x[n]의 원형 쉬프트임), 듀얼 포트 출력 RAM이 FFT의 입력 데이타 시퀀스의 원형 쉬프팅을 수행하는 순서로 처리된 데이타 값을 엑세스하는 방식으로 어드레스되게 한다.
각각의 채널 (주파수 빈)에 대한 FFT 처리된 데이타가 출력 RAM으로 기입되 면, 부차적인 시분할 다중 (TDM) 버스 인터페이스 회로는 데이타를 TDM 버스로 전달하여, 채널 데이타로부터 음성 또는 데이타를 복조 및 추출하도록 동작하는 버스 상의 디지탈 신호 처리기로 인가된다. TDM 버스 상의 데이타는 다수의 타임 슬롯으로 양호하게 분할된다. 버스 접속 치리기는 종래의 프레이밍 신호에 의해서 TDM 버스로 동기화되어, 처리기가 데이타를 판독하는 정확한 타임 슬롯을 알게 한다.
전술된 오버랩 및 가산 필터 구조를 갖는 광대역 채널라이저에 상보형인 멀티 채널 결합기의 신호 처리 구조는, 전체 채널로부터의 총 데이타 속도가 표준 버스 프로토콜 (예를 들어, VMEbus)의 버스 대역폭을 초과하기 때문에, 비교적 높은 데이타 속도로 다수의 채널에 대해 데이타를 모집하기 위해 커스텀 TDH 버스를 사용한다.
TDM 버스로 전달되는 채널화된 (음성/데이타) 신호의 소스는, 부차적인 전화 네트워크로부터의 입중계 음성 또는 데이타 신호를 포맷 (예를 들어, 셀룰러 표준으로) 및 변조하며, 그에 따라서 기저 대역 분석 신호를 제공하는 DSP 처리기이다. 각각의 데이타 소스는 하나 이상의 타임 슬롯에 할당되며, 그 할당된 타임 슬롯 동안, 결합기에 의해 단일 복소 샘플이 요청될 때 샘플을 전송한다. 두 개의 소스가 동일한 타임 슬롯에 할당될 수 없다. 타임 슬롯은, 시스템 초기화 동안 시스템 제어기 (VMEbus 상의 분리된 중앙 처리 유닛(CPU)) 에 의해 할당된다. 시스템 제어기는, 유효 데이타를 포함하는 전체 타임 슬롯을 정의하기 위해 결합기를 프로그래밍한다.
각 DSP 처리기로부터의 샘플은, TDM 버스 제어기 및 결합된 버퍼/드라이버로부터 TDM 버스에 인가된 제어 신호를 통해 요청된다. 이러한 샘플은 입력(RAM) 버퍼에 기입된다. TDM 버스 제어기는 TDM 버스의 프레이밍 신호로 RAM 버퍼의 어드레싱을 동기화하여, 각각의 채널이 듀얼 포트 RAM의 적당한 어드레스에 기입되게 한다. 결합기가 전체 동작 채널로부터 데이타를 모집하면, TDM 버스 제어기는 제어 신호를 FFT제어 논리 장치에 결합시켜서, FFT 제어 논리 장치가 FFT 처리를 개시하게 한다.
오버랩 및 가산 채널라이저의 순방향 FFT 처리기 기능성에 상보적인 오버랩 및 가산 결합기는 역방향 FFT가 수행되게 한다. 실제 수행 시에, 역방향 FFT의 발생은 순방향 FFT를 이용하여 실행된다. FFT 처리기는, 결합되는 채널 수보다 큰 후속의 '2의 제곱수'와 동일한 크기를 갖도록 구성된다. 산출량을 유지하기 위해서, FFT 처리기는 대상 신호 처리 파라메타와 연관된 적당한 FFT 크기로 프로그래밍된 다수의 FFT 엔진을 포함한다. 다수의 엔진을 갖는 FFT 처리기를 구현함으로씨, 단일 엔진에 대한 처리 시간이 처리에 요구되는 N 샘플을 모집하기 위해 요구되는 시간보다 길 때 데이타 산출량을 유지한다.
선정된 수의 주파수 빈에 대한 FFT 엔진에 제로가 순차적으로 기입된다. 연속되는 다수의 빈에 대해, 데이타는, 액티브 채널에 대한 입력 듀일 포트 RAM으로부터 판독될 수 있다. 채널이 액티브 채널이 아닌 경우, 제어 논리 장치는 제로를 그 빈에 기입한다. 이러한 액티브 채널의 식별은, 시스템 초기화 동안 제어 논리 장치로 프로그래밍된다. 나머지(비고적 제한된) 빈의 수에 대해, 제로가 그러한 빈에 기입된다.
순방향 FFT를 이용하여 역방향 FFT를 생성하기 위해, 다음 식이 사용된다.
여기서 x[u]은 X[k]의 역방향 FFT이고, n은 샘플 수이며, k는 FFT 빈 수이고, K는 FFT 크기이며, X[((-k))k]는 모듈로 K에 의한 시퀀스 X[K]의 역순이다. 빈 0에 대해 FFT에 대한 입력 데이타의 미러를 생성함으로써 순방향 FFT는 FFT 크기에의해 스케일된 역방향 FFT가 된다. FFT 제어 논리 장치는, 데이타를 FFT 엔진에 기입할 때 역순으로 입력 RAM을 어드레스한다.
오버랩 및 가산 채널라이저에서와 같이, 결합기 구조로 512-점 FFT를 생성하기 위해, FFT 엔진은 4의 제곱수인 FFT 크기를 갖는 레딕스-4(블록 부동점) 알고리즘을 이용한다. 레딕스-2 데시메이션 타임 버터플라이를 이용하여, N/2 점 FFT는 512-점 입력 시퀀스의 짝수 및 홀수 샘플로부터 발생된다. 홀수 샘플 FFT데이타 값들의 승산은 계수 제어 발진기, 변조기(NCOM)에 의해 수행된다. 512-점 FFT의 제1의 256 빈을 처리하기 위해서, 듀얼 포트 RAM의 초반 출력은, ALU에 의해 RAM의 제2 하프 출력과 합산된다. 제2의 256 빈에 대해서, 두 개의 RAM 절반들의 출력은 서로 감산된다. NCOM을 통한 전파 지연을 조절하고 적절한 샘플 쌍이 ALU에 의해 처리되도록, 한 세트의 지연 레지스터가 RAM으로부터 ALU로의 출력 경로에서 결합된다.
결합기 알고리즘은, 역방향 FFT의 입력 시퀀스가 복소 지수 Wk kmR에 의해 승산되게 하는데, 여기서 k는 입력 주파수 빈이고, K는 역방향 FFT크기이며, m은 역방향 FFT수이며, R은 결합기의 보간 속도이며, Wk=e-j*2*∏/K이다.
수학식을 이용하여, 이러한 승산 연산은 역방향 FFT의 출력 샘플의 원형 회전에 의해서 실행될 수 있다. 즉,
여기서 r-은 -mR과 같다. 역방향 FFT출력 샘플을 -mR로 회전시키므로, 복소 지수의 페이즈 쉬프트가 야기된다. 이러한 회전은 FFT 출력 어드레싱 논리에 의해 수행된다.
FFT 엔진이 입력 데이타의 특성에 의존하는 스케일링 인수를 제공하는 블록 부동점 알고리즘을 이용하여 FFT를 생성하기 때문에, 배럴 쉬프팅 회로는 순차적인 처리를 위해 데이타를 적당히 정렬하도록 FFT 데이타를 동일 스케일로 조절하기 위해, 신호 흐름 입력 경로에서 ALU로 결합된다.
채널라이저와 같이, 결합기의 오버랩 및 가산 필터는 다수의 필터 탭 스테이지를 포함한다. FFT 크기 및 스테이지의 수는 필터의 전체 길이를 설정한다. 필터는 채널폭의 절반과 동일한 차단 주파수를 갖는 실-저역 통과 필터로 설계된다. 필리의 각 스테이지는 쉬프트 레지스터의 지연 메모리 소자 한 쌍 줄 하나 또는 둘, 피드백 멀티플렉서, 계수 메모리, 승산기 및 내부 가산기로 형성된다. 각각의 계수 메모리는 N 필터 (가중) 계수의 각 세트를 저장하며, 그 수는 FFT 처리기의 크기에 대응한다. ALU로부터의 FFT 처리기 출력은 모든 필터 스테이지의 승산기로 분배되며 동시에 각각의 스테이지의 계수로 승산된다. 탭 스테이지 승산기의 출력은 누산되는 데이타와 합산되며, 필터의 다음 스테이지에 인가하기 위해 탭 스테이지 가산기의 지연 메모리를 통해 쉬프트된다.
필터의 제1 필터 탭 스테이지는, 제로가 제1 필터 스테이지로 쉬프트되므로 입력 지연 메모리부를 필요로 하지 않는다. 각 지연 메모리의 길이는 채널 및 출력샘플 속도에 따라 정의되는 필터 보간 속도에 의해서 결정된다. 필터 보간 속도 R은 출력 및 채널 샘플 속도의 몫에 가장 근접한 정수이다.
R=라운드(출력 샘플 속도/채널 샘플 속도).
각 출력 지연 메모리부의 길이는 R이며,필터 오버랩으로 공지된 각각의 입력 지연 메모리 부의 길이는 다음과 같이 주어진다.
오버랩=(N-R).
보간 속도 R은, 오버랩 및 가산 필터의 요구되는 신호 처리 속도를 정의한다. 필터가 산출량을 유지하기 위해 데이타를 처리해야 하는 최소 클럭 속도는 다음과 같이 주어진다.
필터 처리 속도=출력 속도*N/R.
역방향 FFT처리기에 의해 출력된 매 N 샘플에 대해서, 오버랩 및 가산 필터는 R 샘플을 출력한다. 각각의 역방향 FFT의 제1 R 샘플에 대해서, 멀티플렉서를 통한 제1 입력 포트가 선택된다. 이 시간 동안, 전체 데이타가 클럭되며 필터의 최종 스테이지의 가산기에 의해 생성된 합산값은 반대역 필터로 입력된다. 나머지 N-R 샘플에 대해서, 각 멀티플렉서의 제2 포트가 선택되며, 각 스테이지의 내부 가산기의 출력은 그 지연 메모리부로 피드백된다. 이 시간 동안에 입력 메모리부는 쉬프트하지 않으며 최종 스테이지의 가산기로부터의 데이타는 반대역 필터로 클럭되지 않는다. 다시, 채널라이저의 오버랩 및 가산 필터에서와 같이, 마지막 N-R 샘플의 피드백은 필터 오버랩을 제공한다.
반대역 필터는, 복소-리얼 데이타 변환을 제공하는 집적 회로로서 구성되며, 이는 출력 샘플 속도를 2배로 한다. 결합기 전체가 완전한 리얼 시스템으로 수행된다 할지라도, 이는 모든 샘플 속도, 처리 속도 및 FFT 크기를 2배로 하여, 복잡성 및 비용을 증가시킨다. 속도 버퍼는 반대역 필터의 출력에 결합되어 결합기로부터 데이타가 연속적으로 흐르게 한다. 속도 버퍼에 저장된 데이타는, 송수신기 사이트의 전송측 D-A 변환기로의 인가를 위해 출력 드라이버 유닛을 통해 출력 데이타 링크에 결합된다. 속도 버퍼로부터의 반-전 플래그(half-full flag)는 제어 신호 라인 상에서 제어 논리 회로에 공급되어, 언제 데이타를 요청하는지를 TDM 버스 인터페이스로 표시한다. 속도 버퍼에 저장된 데이타량이 버퍼 용량의 절반 이하로 떨어지면, 플래그는 인액티브가 되고, 액티브 채널로부터 채널 데이타를 요청하도록 TDM 버스 인터페이스에 신호를 보내, 연속되는 출력 데이타 흐름을 유지한다.
오버랩 및 채널라이저 구조에서와 같이, 요청된 각각의 출력 샘플 속도에 대해 각각의 발진기가 제공된다. 결합기에 의해 사용된 부가적인 클럭 신호를 생성하도록 부가적인 논리 회로 세트가 포함된다. 고속의 발진기의 클럭 출력은 카운터에 의해 분할되어, 필요한 필터 처리 클럭, TDM 버스 클럭, FFT 엔진 시스템 클럭을 발생하기 위해 된다.
본 발명의 광대역 채널라이저의 제2 실시예는 폴리페이즈 필터 구조로서 구성된다. 오버랩 및 가산 채널라이저 실시예에서와 같이, FFT계 폴리페이즈 필터뱅크 분석 (채널라이저) 시스템의 구조에서는, 실시간 광대역 IF (중간 주파수) 신호가 수용되며 다수의 개별적인 좁은 기저 대역 분석 신호에 주파수 변형 및 채널화 를 수행한다. 폴리페이즈 필터 채널라이저는, (전기 및 전자 엔지니어 기관(IEEE)표준 Std 1014-1987에 정의된 바와 같은) 표준 VmEbus 인터페이스를 통해 시스템파라메타의 폴 프로그래머블 제어를 제공하며, 커스텀 시분할 멀티플렉스 (TDM)데이타 버스 상에서 채널화된 데이타 분배를 제공한다.
폴리페이즈 채널라이저 구조에서, 입력 샘플 속도는 채널 샘플 속도의 정수배로서, 이는 채널 샘플 속도가 채널 대역폭의 배수이어야 함을 의미한다. 채널화 된 데이타는, 분석 기저 대역 신호로서 채널라이저에 의해 분배된다. 채널라이저의 입력은, 업스트림 광대역 디지탈 수신기의 A-D 변환기로부터 디지탈 데이타 출력 링크로 인터페이스 된다. 입력 샘플 클럭 속도는 수신되는 채널수 및 그 채널의 대역폭에 의해서 결정된다. 오버랩 및 가산 실시예에서와 같이, 진폭 모니터링 논리회로는 입력 데이타를 모니터링하여, 입력 신호의 자동 이득 제어를 제공하며, A-D변환기의 수신기 내의 동적 범위 전체가 이용되게 한다.
입력 샘플은, 입력 데이타의 실-복소 변환을 수행하는 반대역 필터로 클럭된다. 반대역 필터는 데이타를 둘로 데시메이트하여, 데이타의 클럭 속도를 반으로 줄인다. 복소 데이타 샘플은 폴리페이즈 필터의 쉬프트 레지스터로 공급되는데, 특히, 제1 필터 스테이지 내의 쉬프트 레지스터의 일부를 형성하는 지연 메모리로 클력된다. 각 지연 메모리의 길이는 채널라이저 내의 FFT 크기와 같다. 각 지연 메모리의 출력은, 쉬프트 레지스터의 클럭 속도의 I 배인 속도로 동작하는 계수 승산기에 인가되며, 여기서 I는 오버샘플링 인수 2 이다. 이것은 지연 메모리의 출력에서 각 샘플이, 다음 지연 메모리로 클럭되기 전에 2개의 (I=2) 필터 계수로 승산된다는 것을 의미한다.
예시된 폴리페이즈 필터 구조의 실시예에서, 4개의 필터 스테이지가 사용된다. FFT 크기, 오버샘플링 인수, 스테이지의 수가 필터의 전체 길이를 이룬다. N 필터 계수는 각 필터 탭 스테이지의 계수 RAM에 저장된다. 필터 계수는, 계수 RAM을 구동할 때 탭의 수 (예를 들어,4)로 데시메이트된다. 각 계수, 데이타 승산기의 출력은 폴리페이즈 채널라이저의 FFT 프로세서에 대비해서, 합산되어 듀얼 포트 RAM에 기입된다.
폴리페이즈 채널라이저의 FFT 프로세서는 전술된 오버랩 및 가산 채널라이저의 FFT 프로세서와 구성이 같으며 그와 동일하게 동작한다. 각 채널(주파수 빈)의 FFT 처리 데이타가 출력 RAM에 기록되었으면, FFT 제어 논리 장치는 데이타를 TDM 버스로 전달하기 위해 부수적인 TDM 버스 인터페이스 회로에 신호를 전달하며, 따라서 그것은 음성 또는 데이타를 채널 데이타로부터 변조 및 추출하기 위해 동작하는 버스 상의 부수적인 디지탈 신호 처리기에 인가된다. 폴리페이즈 채널라이저는 하나 이상의 데이타 채널을 테스트 메모리에 기입하도록 구성될 수 있으며, 이는 VmEbus 상의 CPU가 커스텀 TDM 버스와 인터페이스하지 않고도 채널 데이타를 모집 및 분석하게 한다.
폴리페이즈 결합기의 신호 처리 구조는, 전술된 폴리페이즈 필터 구조를 갖는 광대역 채널라이저에 상보적으로서, 다중 디지탈 음성 또는 데이타 신호의 실시간 처리를 허용하며, IF (중간 주파수) 출력 샘플 속도로 주파수 변형 및 신호 결합을 수행하며, 다시 커스텀 시분할 멀티플렉스(TDM) 데이타 버스 상에서 VmEbus 인터페이스 및 채널화된 데이타 모집을 통해서 시스템 파라메타의 완전 프로그래밍 가능한 제어를 제공한다.
폴리페이즈 결합기의 전단(FFT 처리기)은 전술된 오버랩 및 가산 구조의 전단과 동일하지만, 상이한 필터 구조를 사용하는데, 여기서 가산기는 오버랩 및 가산 결합기 필터에서와 같이 각각의 지연 메모리와 내부적으로 캐스캐이드되지 않는다. 대신에 폴리페이즈 결합기 필터 구조는 폴리페이즈 채널라이저에서 사용된 것에 대응한다. 폴리페이즈 필터의 출력은 반대역 필터에 결합되며, 이는 출력 샘플 속도를 3배로 하는 복소-실 데이타 변환을 제공한다. 반대역 필터의 출력은 출력 데이타 링크로 전송되어, 송수신기 사이트의 전송측의 D-A 변환기에 인가된다.
[도면의 간단한 설명]
제1도는 종래의 셀룰러 통신 기지국 채널 장치의 수신기부를 도시한 도면.
제2도는 12 MHz 음성/데이타 통신 광대역의 400-30kHz의 멀티 채널 스펙트럼 분산 플롯을 도시한 도면.
제3도는 본 발명에 따른 광대역 멀티 채널 송수신기 장치를 도시한 도면.
제4, 4A, 4B 및 4C도는 본 발명의 제1 실시예에 따른 제3도의 송수신기 장치에서 사용되는 오버랩 및 가산 채널라이저의 구성을 도시한 도면.
제5도는 제4내지 4C도의 오버랩 및 가산 채널라이저에 의해서 실행된 신호 처리 메카니즘과 관련된 기능도.
제6, 6A, 6B 및 6C도는 멀티 채널 오버랩 및 가산 결합기의 신호 처리 구조도로서, 제4 내지 4C도의 오버랩 및 가산 필터를 갖는 광대역 채널라이저에 기능적으로 상보적임.
제7, 7A, 7B 및 7C도는 본 발명의 제2 실시예에 따른 폴리페이즈 필터를 사용하는 채널라이저의 구성을 도시한 도면.
제8, 8A 및 8C도는 본 발명의 제2실시예에 따른 폴리페이즈 필터를 사용하는 결합기의 구성을 도시한 도면.
제9도는 제6내지 6C도의 오버랩 및 가산 결합기에 의해서 실행된 신호 처리 메카니즘과 결합된 기능도.
상세한 설명
본 발명에 따라 특별히 개선된 광대역 멀티 채널 송수신기 장치를 상세히 설명하기 전에, 본 발명은, 주로 상용 가능한 통신 및 신호 처리 회로와 부품의 신규한 구성에 관한 것이지, 그들의 특별한 상세 구성에 관한 것이 아님에 유의한다. 따라서, 이러한 종래의 회로와 부품의 구조, 제어 및 장치는, 여기에 기술된 것의 잇점을 갖는 당업자에게 쉽게 이해되는 구조적인 세부점을 명료하게 하기 위해, 본 발명에 적합한 특정 세부점만을 도시하는 쉽게 이해되는 블록도에 의해서 도면에 도시되어 있다. 따라서, 도면의 블록도 설명은 예시된 시스템의 기계적 구조장치를 모두 표시하지 않고, 주로 편리한 기능의 모집으로서 시스템의 주요 구조 성분을 예시하여, 본 발명이 더 쉽게 이해된다.
제3도에서, 본 발명의 송수신기 장치는 수신기부(100) 및 전송기부(200) 을 포함하는 것으로 도시된다. 수신기부(100)는 통신 서비스 제공자에 의해 제공되는 어떠한 채널이라도 수신할 수 있는 광대역 수신기(101)로의 안테나(38)에 연결된다. 한정적이지 않은 예로서, 광대역 수신기(101)는, 왓킨스-존슨사(메릴랜드 2087 8-1794 가이터스버그 퀸스 오차드 로드 700 소재) 제조 WJ-P104 수신기를 포함함수 있다.
대상 스펙트럼은, 전술된 바와 같이, 예를 들어 각각 30 kHz 폭인 채널 400개를 포함하는 10-12 kHz 대역일 수 있다. 그러나, 본 발명이 이러한 또는 다른 통신 시스템 파라메타 세트를 사용하는 것으로 제한되지 않음에 유의해야 한다. 여기에 주어진 값들은 단순히 예를 들어 설명하기 위한 것이다. 또한, '광대역' 이란 용어가 어떤 특별한 스펙트럼 영역으로 한정되지는 않지만, 그것은 적어도 통신 영역 중 시스템이 동작할 수 있는 유용한 영역 (예를 들면 10-12 MHz) 전체의 스펙트럼 커버리지를 의미함을 알아야 한다. 한편, 협대역은, 스펙트럼의 일부만을 의미하는 것으로, 예를 들어 개별 채널의 폭 (예를 들어 30kHz)을 의미한다.
광대역 수신기(101)의 출력은, 대상 통신 시스템 또는 네트워크에서 현재 동작하는 (30kHz) 음성/데이타 채널 전체의 내용을 포함하는 하향 변환 멀티 채널(기저대역) 신호이다. 이러한 멀티 채널 기저 대역 신호는, 아날로그 디바이시스사 (메사추서츠 02062-9106, 놀우드, 원 테크놀로지 웨이 소재) 제조 모델 AD9032 A-D 변환기와 같은 고속 A-D 변환기(103)에 결합된다. 유리하게, 상술한 것과 같은 현재 상용 가능한 A-D 변환기의 다이나믹 영역 및 샘플링 속도 기능은 충분히 높아서 (예를 들어, 샘플링 속도는 25 메가샘플/초 정도임), 제4 내지 8도를 참조하여 후술되는 디지탈 이산 푸리에 변환(DFT) 채널라이저(111)를 포함하는 다운스트림 디지탈 신호 처리(DSP) 소자가, 시스템의 채널 (400-30 KMz) 중 하나에 있는 신호들을 처리하여, 그 신호들을 네트워크의 캐리어 인터페이스 (예를 들어, T1 캐리어 디지탈 인터페이스)에 대한 각각의 채널 링크 상으로 출력될 수 있게 한다.
고속 푸리에 변환(FFT) 채널라이저(111)는, 디지탈 동위상/직교 (I/Q) 정보변환기(digital in-phase/quadrature translator)(107)를 경유하여 결합되어 있는 A-D 변환기(103)의 출력을 처리하도록 동작한다. I/Q 정보 변환기(107)는, 각각의 I 및 Q 채널(즉, 복소)의 디지탈 포맷된 신호를 I 및 Q 링크 (107-I 및 107-Q)상으로 각각 출력한다. FFT 채널라이저는, 합성 디지탈화된 멀티 채널(I/O) 신호로부터, 광대역 수신기(101)에 의해서 수신된 (30 kHz) 통신 채널 각각의 내용을 나타내는 각각의 협대역 채널 신호를 추출한다. 각각의 채널 신호는 N 출력 링크 (예를 들어, 본예에서 N=400)를 통해 각각의 디지탈 수신기 처리 유닛(113-1...113-N)에 결합되며, 각각의 디지털 처리 유닛은, 제1도의 종래의 송수신기 장치에서와 같이, 변조 신호에 임베딩되어 있는 복조 및 연관 에러 정정 처리를 수행하도록 동작한다. 이러한 목적으로, 각각의 디지탈 수신기 처리 유닛(113)은, 텍사스 인스트루먼트사(텍사스 75265, 달라스, 포스트 오피스 박스 655303 소개) 제조의 텍사스 인스트루먼트 TMS320C50 디지탈 신호 처리기를 포함할 수 있다. 디지탈 수신기 처리 유닛(113)에 의해 발생된 복조 신호는, 각각의 채널 링크(115-1 ... 115-N) 상에서 부수적인 전화 네트워크 (도시되지 않음)의 전화 캐리어 인터페이스 (예를 들어 T1 캐리어 디지탈 인터페이스)에 결합된다.
전송기부(200)는 제2의 다수의 디지탈 신호 처리 유닛, 특히 전송기 신호 처리 유닛(121-1 ... 121-N)을 포함하며, 유닛들은 멀티 채널 네트워크의 각각 다른 협대역 (30kHz) 주파수 채널 상에서 전송되는 다수의 채널 디지탈 음성/데이타 통신 신호 각각을 수신하도록 결합된다. 수신기부(100) 내의 디지탈 수신기 처리 유닛(113)과 같이, 각각의 디지탈 전송기 처리 유닛(221)은, 텍사스 인스트루먼트 제조 모델 TMS320C50 디지탈 신호 처리기를 포함할 수 있다. 전송기 신호 처리 유닛 (121)은, 다수의 입중계 통신 신호 각각에서 변조 및 사전 전송 에러 정정 처리를 수행하고, 각각의 출력 포트(123-1 ... 123-N)에서 협대역 통신 채널 신호 중 처리된 신호를 공급하도록 동작된다.
전송기 신호 처리 유닛(121)의 출력 포트(123-1 ... 123-N)로부터, 변조된 협대역 채널 신호는, 채널 링크(125-1 ... 125-N) 상에서 후술되는 역방향 FFT기반 멀티 채널 결합기 유닛(131)의 각 입력 포트에 결합되며, 결합기 유닛(131)은 디지탈 전송기 신호 처리 유닛(121)에 의해 처리된 각각의 협대역 통신 채널 신호들의 합성인 광대역 신호의 내용을 나타내는 결합 신호를 출력한다. 멀티 채널 결합기 장치(131)의 출력은 I/Q 정보 변환기 유닛(132)에 결합된다. I/Q 정보 변환기는 링크(131 I 및 131 Q) 상의 결합기(131)로부터 각각의 동위상 및 직교 신호 성분을 수신하고, 결합 출력 신호를 디지털 -아날로그(D-A) 변환기(133)에 제공한다. 수신기부(100) 내의 고속 A-D 변환기(103)와 마찬가지로, 디지탈-아날로그(D-A) 변환기 (133)는, 아날로그 디바이시스사 제조 모델 AD 9712A D-A 변환기와 같은 현재 상용 가능한 장치를 포함하는 것이 바람직하다. D-A 변환기(133)의 출력은 광대역(멀티 채널) 전송기 유닛(141)에 결합되며, 이 전송기 유닛(141)은, 역 고속 푸리에 변환계 결합기 장치(131)에 의해 출력된 합성 신호를 포함하는 광대역 (멀티 채널) 통신 채널 신호를 전송하도록 동작한다. 전송기 장치(141)의 출력은 전송용 안테나 (39))에 결합된다.
증가된 (풀 스펙트럼) 용량 셀룰러 송수신기 사이트에 넓은 커버리지를 제공하는 데 요구되는 하드웨어의 량을 감소하기 위한 본 발명의 특징 중 하나는, 광대역 멀티 채널 신호 추출 아키텍쳐(채널라이저(111)) 및 광대역 멀티 채널 신호 결합 아키텍쳐(결합기(131)) 각각에 콘볼루셔널-데시메이션 스펙트럼 분석 기술(con volutional-decimation spectral analysis technology)을 적용하는 것이다. 서비스 제공자에 유용한 동작 통신 대역의 채널 전부가, 현재 무선 통신 시스템의 실질적인 대역폭을 수용할 수 있는 초고속 데이타 속도로 동작하는 디지탈 처리 소자를 이용하여 처리될 수 있기 때문에, 각 채널에 대해 개별적인 협대역 신호 처리 유닛을 구성하거나, 사이트 당 채널의 수를 네트워크의 전체 용량 이하로 제한할 필요가 없어 졌다.
특히, 본 발명은 오버랩 및 가산, 또는 폴리페이즈 채널라이저 및 결합기 아키텍쳐를 이용함으로써, 무선 통신 네트워크 송수신기 사이트의 크기 및 하드웨어 복잡성을 상당히 감소시킬 수 있게 한다 (채널라이저 및 결합기의 기본 신호 처리기능성은, 프렌티스 홀 사에서 출판된 R.E. 크로치어 등의 저서 "멀티레이트 디지탈신호 처리" 제7장에 수학적으로 상세히 기술되어 있음). 이러한 두 가지 형태의 필터 변환 함수의 각각에 대한 알고리즘은 크로치어의 저서에 정확히 설명되어 있으므로, 여기에서는 반복하지 않는다. 오버랩 및 가산, 및 폴리페이즈 신호 처리 자체에 대한 더 상세한 설명을 위해서는, 크로치어의 저서를 참조하기 바란다. 오버랩 및 가산, 그리고 폴리페이즈의 상세한 실시예로서, 다수의 개별 협기저 대역 신호의 주파수 변환 및 채널화를 수행하는 실시간 광대역 무선 IF 신호 처리용 송수신기 장치에 채용되는 채널라이저 및 결합기 각각에 대한 설명이 제공될 것이다.
오버랩 및 가산 채널라이저(Overlap and add channelizer)(제4, 4A, 4B, 및 4C도)
제4, 4A, 4B 및 4C도의 채널라이저 구현은, 표준 VmEbus 인터페이스를 통해서 시스템 파라메타의 완전 프로그램 가능한 제어 및, 전통적인 시분할 다중(TDM) 데이타 버스 상의 채널화된 데이타 분산을 제공한다. 한정적이지 않은 예를 제공하기 위해, 400 채널, 30 kHz 시스템(일렉트로닉스 인더스트리즈 어소시에이션 및 텔레커뮤니케이션즈 인더스트리 어소시에이션 스탠다드 TIA/EIA IS-54에 정의된 바와 같이, 북아메리카 디지탈 셀룰러(NADC)에서 사용되는 것) 셀룰러 시스템 및 50 채널, 200 kHz 시스템(팬-유럽 그룹 스페셜 모빌(GSM) 셀룰러 표준으로 사용될 수 있음)이 기술되는데, 이는 시스템 파라메타 (채널 대역폭, 채널 수, 샘플링 및 처리 속도 등)와 채널라이저 자체의 제어 파라메타 사이의 관계를 인식하는 데 사용되기 위한 것이다. 400 채널, 30 kHz 채널 시스템에서는, 50 kHz의 샘플 속도가 가정된다. 200 kHz 시스템에서는, 300 kHz 샘플 속도가 가정된다. 채널화된 데이타는 분석 기저 대역 신호로서 채널라이저에 의해 출력되며, 채널 샘플 속도는 후술되듯이 채널라이저의 필터 설계에 의존한다.
이미 지적된 바와 같이, 채널라이저가 동작하게 되는 원래의 데이타는 광대역 수신기(101)조부터 유도된다 (제3도) 수신기와 연관된 A-D 변환기(103)의 샘플링 속도는, 제어 유닛(405)의 제어 하에서 버퍼/드라이버 인터페이스(403)로부터 링크(401) 상으로 공급되는 샘플 속도 클럭 신호에 의해서 제어된다. 제어 유닛(405)은 연관 클럭 소스(407)에 의해 구동되는 결합 논리 및 플립플롭 세트를 포함하여, 후술되는 상태 머신(state machine) 순차 제어 기능을 수행하는 것이 바람직하다. 입력 샘플링 클럭 속도는 수신되는 채널의 수 및 수신된 채널의 대역폭 Qf에 의해서 결정된다.
후술되는 필터 시스템, FFT 프로세서 및 출력 TDM 버스에 대한 클럭 신호는, 고속 (예를 들어 200 MHz) 기준 발진기(412) 및 연관 다운 카운터(414, 416)로부터 발생된다.
채널라이저(111)는 FFT에 기초하는 것이므로, 전체 채널 수는 2의 제곱이 되어야 한다. 광대역 수신기에 포함된 겹침 현상 방지 필터(anti-aliasing filter)의 특성으로 인해, 대역의 에지 근방의 채널은 보통 유용하지 않다. 400개의 30 kHz 채널을 처리하기 위해서, FFT 채널라이저의 크기는 512-점 프로세서 (512 point processor)여야 한다. 50 개의 200 kHz 채널을 처리하기 위해서, 64 점 FFT 프로세서가 요구된다.
샘플링되어야 하는 전체 입력 대역폭은 채널 대역폭의 N배이며, 여기서 N은 FFT 프로세서의 크기이다. 채널라이저 알고리즘은 <2 * N * 채널 대역폭>과 동일한 입력 샘플링 속도를 필요로 하며, 이는 나이퀴스트 샘플링 정리(Nyquist sampling theorem)에 의해서 요구되는 최소의 속도와 동일한 샘플 속도이다.
따라서, 30 kHz 채널라이저에 대한 최소 클럭 속도는 25.62 MHz 이며, 200 kHz 채널라이저에 대한 필터 최소 클럭 속도는 19.05 MHz이다. 본 예에서, 이러한 각각의 샘플링 속도를 조정하기 위해서, 클럭 유닛(407)은 도시된 바와 같이, 각각의 전용 발진기(407-1 및 407-2)를 포함한다. 어떤 발진기가 사용되는지는 시스템 제어기(예를 들어, 시스템 VmEbus(410)에 부착된 CPU(도시되지 않음))에 의해서 초기화되는 동안 결정될 수 있다.
30 kHz 채널에 대해서, 512-점 FFT 채널라이저는 15.36 MHz의 대역폭을 커버하고, 400 개의 30 kHz 채널은 12 MHz를 망라한다. 수신기는 400 개의 30 kHz 채널의 중심과 15.36 MHz 대역의 중심을 일치시킴으로써, 대역의 양 단부에 56채널 또는 1.68 MHz의 보호 대역을 제공하여 겹침 현상을 허용해야 한다. 유사하게, 200 kHz 채널에 대해서, 64 점 FFT 채널라이저는 12.8 MHz의 대역폭을 커버한다. 50 채널의 중심을 설정하면, 대역의 양 단부에 7채널 또는 1.4 MHz 보호 대역을 제공하여, 겹침 현상을 허용하게 된다.
수신기의 고속 A-D 변환기에 의해 출력된 계수화된 데이타 샘플은, 버퍼/드라이버 인터페이스(403)를 통해 링크(411)상에서 순차적으로 클럭되며, 제어기 (405)로부터 양방향 링크(415) 상의 제어 신호를 통해서, 속도 버퍼 FIFO (first in, first out) 메모리(413)로 로딩된다. 데이타가 속도 버퍼 FIFO에 공급될 때, 입력 신호에 대한 이득 제어를 제공하고 A-D 변환기의 다이나믹 영역을 완전히 이용할 수 있게 하기 위한 진폭 모니터 유닛의 역할을 하는 논리 회로 (416)에 의해, 두 개의 최상위 비트가 모니터링된다. 유닛(416)의 출력은, 광대역 수신기에 피드백되어, A-D 변환기의 업스트림인 감쇄기(도시되지 않음)를 제어한다.
FIFO 속도 버퍼(413)는, M 개의 샘플로 된 하나의 블록을 포함하면, 데이타 블록 처리를 시작하도록 제어 유닛(405)에 신호한다. 그 다음, 이러한 M 샘플은, N개의 샘플을 요구하는 FFT 처리기의 크기로 조절되기 위해서 임력 샘플 클럭 속도보다 높은 속도에서 버스트의 반대역 필터(half band filter)(419)로 링그(417) 상에서 FIFO(413)로부터 클럭된다. 후에 상세히 설명되겠지만, N > M은 오버랩 및 가산 필터가 입력 샘플 속도의 반보다 빠른 클럭 속도에서 동작해야함을 의미한다.
반대역 필터(419)는 입력 데이타의 실-복소 변환(real-complex conversion)을 수행하고 인수 2로 데이타를 데시메이트(decimate)하여, 클럭 속도를 반으로 분할한다. 이러한 복소 데이타 값은, 링크(421)상에서 오버랩 및 가산 필터(420) 내에서 사용된 쉬프트 레지스터(422)로 클럭된다. 필터(420)는 채널 대역폭의 1/2인 차단주파수를 갖는 두 개의 실 저역 통과 필터(real low pass filter)를 구비한다. 필터(420)의 전체 길이는 다음과 같이 주어진다.
필터 길이 = N * 필터 탭의 수
쉬프트 레지스터(422)는, 도시된 바와 같이, 지연 메모리 유닛(431) 세트들을 인터리빙된 '피드백' 멀티플렉서(433)와 캐스캐이드 전속함으로써 구현되는 것이 바람직하다. 필터(420)의 각각의 탭 스테이지(430)는 메모리 소자(431A, 431B), 피드백 멀티플렉서(433), 계수 메모리(435) 및 승산기(multipliier)(437)로 형성된다. 각각의 계수 메모리(435)는 각 세트의 필터 계수를 저장하며, 그 수는 FFT 처리기의 크기에 대응한다. 초기화 동안에, 계수는 시스템 제어기에 의해 VMEbus (410)를 통해서 계수 메모리에 다운로드된다.
예시된 실시예에서는, 네 개의 탭 스테이지(430-1 ... 430-4)가 있다. 각각의 탭 스테이지의 승산기(437)의 출력은 합산 스테이지(432, 434, 436)를 통해 함께 합산된다. 따라서, 제5도에 기능적으로 도시된 바와 같이, 디지탈 데이타 샘플 출력이 공급되는 쉬프트 레지스터(422)는, J 개의 캐스캐이드 K-스테이지 쉬프트 레지스터(J는 바람직한 실시예에서 4와 동일하다) 세트, 또는 길이가 J * K 스테이지인 단일 쉬프트 레지스터로 형성되는 것으로 가정한다. 쉬프트 레지스터(422)의 전체 길이(J * K)는 콘볼루셔널 필터(convolutional filter)의 소정의 (시간 영역) 윈도우 길이로 주의져서, 레지스터가 길수록 (레지스터의 스테이지 수가 많을수록) , 필터의 특성이 더 예리해지게 한다. 본 예의 30 kHz 채널라이저에서, 50 kHz 채널 샘플 속도를 갖는 512-점 FFT는 매 20초마다 발생되어야 하는 반면, 300 kHz 샘플 속도를 갖는 200 kHz 채널라이저에 대해서는, 64-점 FFT가 매 3.333초마다 발생되어야 한다. 64-점 FFT 처리기를 이용하는 200 kHz 채널라이저에 대해서, 필터 (420)는 256 스테이지의 전체 길이를 갖는다.
제4, 4A 및 5도에 도시된 바와 같이, 오버랩 및 가산 필터(420)의 기본 아키텍쳐는 유한 임펄스 응답 (FIR) 필터의 기본 아키텍쳐와 유사하다. 그러나, 본 발명의 필터는, 피드백 멀티플렉서(433) 및 필터 탭 사이의 긴 지연 라인 소자(메모리(431))를 사용한다는 점에서 종래의 FIR 필터와 구별된다. 전술된 바와 같이, 메모리(431)의 길이는 초기화 동안에 시스템 제어기에 의해 구성되며, 필터의 데시메이션 비율 M에 따라 걸정된다.
데시메이션 비율은 다음과 같이 정의된다.
M 라운드 (입력 샘플 속도 / 2 * 채널 샘플 속도).
따라서, 30 kHz 채널라이저를 예로 들면, 데시메이션 비율은,
M=3.072 * 107/(2 * 5.0 * 104) =307 이다.
200 kHz 채널라이저를 예로 들면, 데시메이션 비율은,
M = 2.56 * 107/ (2 * 3 * 105) = 43 이다.
메모리(431) 내에서, 메모리(431B)의 길이는 데시메이션 비율 M이고, 필터 '오버랩'을 나타내는 메모리(431A)의 길이는 N-M과 동일하며, 여기서 N은 FFT 처리기의 크기이다. 그러므로, 30 kHz 채널라이저의 예에서, 각각의 메모리(431A) 및 '오버랩'의 길이는 512-307 = 205 샘플인 반면, 200 kHz 채널의 경우, 메모리(431A)의 오버랩 길이는 64-43 = 21 샘플이다.
전에 지적된 바와 같이, 입력 데이타는, M 데이타 샘플의 '블록'으로 처리되며, 이는 N 샘플을 요구하는 FFT 처리기의 크기를 조절하기 위해서, 입력 샘플 클럭 속도보다 높은 속도로 버스트에서 FIFO(413)로부터 클럭된다. 말하자면, N>M 은, 오버랩 및 가산 필터가 입력 샘플 속도의 반보다 빠른 클럭 속도로 동작해야 함을 의미한다. 필터의 최소 클럭 속도는 다음과 같이 정의된다.
필터 샘플링 속도 = 입력 샘플 속도*N/(2*M).
따라서, 30 kHz 채널라이저에 대해서, 최소 샘플링 속도는 25.62 MHz이고, 200 kHz 채널라이저에 대한 최소 샘플링 속도는 19.05 MHz이다.
M 입력 샘플의 각 블록을 처리하기 위해서, N 클럭 신호는, 충분한 수의 FFT 처리용 데이타 샘플을 FFT 처리기에 제공할 필요가 있다. N 클럭 신호의 최초 M 개 동안에, M 개의 샘플이 속도 버퍼(rate buffer)(413) 및 반대역 필터(419)를 통해서 쉬프트 레지스터(422)로 클럭된다. 이러한 시간 프레임 동안에, 상태 머신 수행 필터 제어 유닛(440)은, 링크(442)를 통해 멀티플렉서(433)의 선택 입력 포트(433-5)로 선택 제어 신호를 인가하여 상부 포트(433-1)를 선택하고, 링크(444)를 통해 클럭 신호를 지연 메모리(431)에 인가하여, 데이타가 각각의 지연 메모리(431)를 통해서 좌측에서 우측으로 쉬프트되게 한다. N 데이타 샘플 중 나머지 N-M 개에 대해서, 게이트 제어 유닛(440)은 각각의 멀티플렉서(433)가 그 하부 포트(433-2)를 선택하게 하여, 데이타가 속도 버퍼 메모리(413)로부터 클럭되지 않게 하고 지연 메모리(431B)를 통한 데이타의 쉬프팅이 없게 한다. 말하자면, 메모리(431A)만이 클럭되므로, 데이타는 쉬프트 레지스터를 통해서 좌측에서 우측으로 쉬프트되지 않는다. 이러한 메모리(431A)의 클럭킹이, 제5도의 기능 흐름에서 도시된 필터 오버랩을 야기하기 위해 사용되는 메카니즘이다.
특히, N 클럭 시간 동안에, 지연 메모리(431A)의 출력은, 네 개의 탭 스테이지 (430-1 ... 430-4)의 계수 메모리(435)에 저장된 필터 계수와 승산된다. 제1 N계수는 탭 스테이지(430-1)의 계수 메모리(435)에 저장되며, 제2 N 계수는 탭 스테이지 (430-2)의 계수 메모리(435)에 저장되고, 제3 N 계수는 탭 스테이지(430-3)의 계수 메모리(435)에 저장되며, 제4 N 계수는 탭 스테이지(430-4)의 계수 메모리 (435)에 저장된다. 탭 스테이지의 수가 4 또는 다른 숫자로 제한되지 않음에 유의한다. 필터의 길이를 증가시키도록 더 많은 스테이지가 사용되어, 채널 내에서 겹침 현상을 감소시키고, 채널 선택도를 증가시키며, 채널 샘플 속도의 감소를 허용한다. 말하자면, 데이타가 콘볼루셔널 필터 연산자로 쉬프트되는 속도는, 필터의데시메이션 비율 M에 대응하며, 따라서 필터 롤-오프(filter roll-off)의 예리함을 제어한다. 최적화된 시스템 수행을 위한 M의 설정은, FFT 처리 기능 및 디지탈화 5 소자(A-D 변환기(103))의 가능한 샘플링 속도에 의존한다.
오버랩 및 가산 FFT 처리기
필터 스테이지(430-1 ... 430-4)에 의해 발생된 4 세트의 계수 가중 데이타샘플은 합산 스테이지(432, 434, 436)를 통해서 합산되어, RAM 부(451A, 451B)를 포함하는 듀얼 포트 RAM(451)에 저장된 N 샘플 겹침 방지된 컨볼브 데이타 열을 발생하여, FFT 처리기(460)에 제공될 수 있게 한다. 듀얼 포트 RAM(451)의 어드레성 및 FFT 처리기의 동작은, 논리 게이트 어레이(468)로서 양호하게 구현되는 상태 머신에 의해서 제어된다.
FFT 처리기의 처리 속도는 다음과 같이 정의된다.
FFT 속도 = 1/(채널 샘플 속도).
30 kHz 채널라이저를 예로 들면, 50 kHz 채널 샘플 속도를 갖는 512-점 FFT를 발생하는 데는 20 마이크로 초가 필요하며, 200 kHz 채널라이저에 대해서 300 kHz 샘플 속도를 갖는 64 점 FFT가 발생되어야하는 속도는 3.333 마이크로 초이다. 현재 이용 가능한 전형적인 FFT 소자는 이러한 속도로 동작하지 않으므로, 처리량을 유지하기 위해서, FFT 처리기(460)는 대상 신호 처리 파라메타와 연관된 적당한 FFT 크기로 프로그래밍된 다수의 FFT 엔진 (예를 들어, 도시된 예에서 3개 - 461, 462, 463)을 포함한다. 3개의 엔진을 갖는 FFT 처리기의 구현은, 512-점 FFT 처리기에 대한 FFT 리비지트 시간(FFT revisit time)을 60 마이크로초로, 그리고 64점FFT 처리기에 대한 FFT 리비지트 시간을 10 마이크로초로 감소시키며, FFT 처리기가 현재 이용 가능한 집적 회로로 실시간 데이타 처리량을 유지하게 한다.
바람직한 실시예에 따르면, FFT 엔진은 4의 제공인 FFT 크기를 갖는 레딕스-4 (블록 부동점) 알고리즘을 사용한다. 512-점 FFT 처리기에서, 전체 512 주파수 빈의 발생은, 데시메이션 인프리퀀시 레딕스-2 버터플라이(decimation -infrequen cy radix-2 butterfly) 에 후속하는 2개의 256 점 FFT를 이용하여 수행된다. N/2 점 FFT를 이용하여 N-점 FFT의 짝수 빈을 발생하기 위해서, 다음이 필요하다.
여기서 X[n]은 FFT의 N점 입력 순서이며, K는 FFT 빈 수이며 X[k]는 FFT빈 샘플이다. 512-점 FFT의 경우에, 샘플은 듀얼 포트 RAM(451)으로부터 판독되어, FFT 제어 논리 유닛 (468)의 제어 하에서 데이타 샘들 x[n] 및 x[n+N/2]를 합산하는 산술 논리 유닛(ALU)(453)에 공급된다. 이러한 시간동안 다운스트림 계수 제어 발진기로서 그 입력이 ALU(453)의 출력에 의해 구동되는 변조기(455)는 FFT제어 논리 게이트 어레이(468)에 의해 디스에이블된다. 그 합산값은, 짝수의 주파수빈, 즉 전술된 바와 같은 x[2k] = FFT(x[n]+x[n+N/2])의 FFT를 발생하는 FFT 처리기(460)에 공급된다.
N 점 FFT의 홀수 빈을 발생시키기 위해, 다음 식이 적용된다.
홀수 빈에 대한 512 - 점 FFT를 발생하기 위해서, 홀수 빈 데이타 샘플이 듀얼 포트 RAM(451)으로부터 판독될 때, 산술 논리 유닛(ALU)(453)은, 데이타 샘플 x[n] 및 x[n+N/2] 사이의 차를 얻기 위해 FFT 제어 논리 유닛(468)에 의해 제어된다. 이러한 차는 계수 제어 발진기, 변조기(455)에 의해서 WN n배로 승산되며 FFT 처리기(460)로 클럭되는데, 처리기(460)는 홀수 주파수 빈의 FFT, 즉 x[2k+1] = FFT((x[n]-x[n+N/2])*WN n)을 발생한다. 64점, 4의 제곱수 FFT 엔진을 채용하는 200 kHz 채널라이저의 경우 ALU(453)이나 발진기(455)는 불필요하므로, FFT 제어 논리 유닛(468)에 의해서 디스에이블된다.
전술된 바와 같이, FFT 엔진(460)은 블록 부동점 알고리즘을 사용하여, 복소 FFT 데이타를 갖는 4 비트 스케일링 인수를 출력한다. 이러한 스케일링 인수는, 스케일링 논리 회로(466)에 공급되어, FFT 엔진의 출력이 결합되는 배럴 쉬프트 회로(barrel shift circuit)(471)를 제어한다. 배럴 쉬프트 회로(471)는, 연속되는 FFT가 동일 스케일로 정렬되도록 하기 위해서, FFT 엔진으로부터 판독될 때 데이타를 조절한다. 배럴 쉬프트 회로(471)의 출력은 듀얼 포트 RAM(473)으로 결합된다.
전술된 크로치어 문헌에 기술된 바와 같이, 푸리에 변환 연산자(여기서는 처리기(460)의 FFT 엔진)의 출력은 복소 기수 WN -kmM로 승산되며, M은 데시메이션 비율, K는 FFT 빈 수, m은 FFT (블록) 수이다 (즉, 최초로 발생된 FFT에 대해서 m=0, 다음 FFT에 대해서 m=1, 제3 FFT에 대해서 m=2 등등). 데시메이션 비율 M은 초기화 동안에 FFT의 제어 논리 유닛에 프로그래밍된다. 동일한 작용을 실행시키기 위해서, 제4 내지 4C도의 채널라이저는 다음 식을 이용한다.
여기서 X[n]은 전술한 바와 같이 FFT 입력 시퀀스이고, X[((n-r))N]은 r 모듈로 N에 의한 X[n]의 원형 쉬프트이다. 제4 내지 4C도에 예시된 실시예에저, r은 NM과 동일하다.
FFT의 복소 승산 다운스트림을 수행하는 것에 더해서, 제어 논리 회로(468)는, FFT의 입력 데이타 순서의 원형 쉬프팅에 영향을 주는 순서로 처리된 데이타 값을 엑세스하기 위해서, 듀얼 포트 RAM (473)을 제어 가능하게 어드레스 한다.
각각의 채널(주파수 빈)에 대한 FFT 처리 데이타가 듀얼 포트 RAM(473)으로 기록되었으면, FFT 제어 논리 유닛(468)은 데이타를 TDM 버스(480)로 전달하기 위해 부차적인 시분할 다중(TDM) 버스 인터페이스 회로(475)에 신호하여 데이타는 TDM 버스상의 부차적인 처리기(113)(제3도)로 인가된다. 그러한 처리기는 전술된 처리기(113)에 대응하며, 채널 데이타로부터 음성 또는 데이타를 복조 및 추출하기 위해 동작하는 디지탈 신호 처리기를 구비할 수 있다.
TDM 버스(480) 상의 데이타는 다수의 타임 슬롯 (예를 들어 TDM 프레임당 400 타임 슬롯)으로 분할된다. TDM 버스는 20 MHz로 구동되며, 이는 단일 타임 슬롯이 50 kHz 샘플 속도까지 데이타의 단일 채널을 출력하도록 사용되게 한다. 더 높은 패널 샘플 속도가 요구되면, 다중 타임 슬롯이 단일 채널로 지정된다. 예를 들어, 300 kHz 샘플 속도가 6개의 타임 슬롯에 할당될 수 있다. 타임 슬롯은 시스템 제어기에 의해 동적으로 할당되며, 제어기는 모든 액티브 타임 슬롯을 갖는 채널라이저를 구성한다. 데이타가 듀얼 포트 RAM(473)에서 사용되며 타임 슬롯이 액티브이면, 채널라이저는 버퍼 유닛(481)을 통한 데이타 및 TDM 버스(480) 상의 데이타 사용 신호를 출력한다. 타임 슬롯으로부터의 데이타를 모집하는 모든 디지탈 신호 처리기가 TDM 버스로부터 데이타를 판독한다. 버스 접속 처리기는 종래의 프레이밍 신호에 의해서 TDM 버스로 동기되며, 따라서 처리기(113)(제3도)는 데이타를 판독하기 위한 정확한 시간 슬롯을 알게된다.
오버랩 및 가산 결합기(제6, 6A, 6B, 6C도)
제6도 내지 6C도는, 전술된 바와 같이, 제4 내지 4C도의 오버랩 및 가산 필터 구조를 갖는 광대역 채널라이저에 상보형인, 멀티 채널 결합기(131)의 신호 처리 구성을 도시한다. 채널라이저에서와 같이, 멀티 채널 결합기의 신호 처리 기능성은, 제9도에 도시된 신호 처리 흐름도와 기능적으로 대응하고 동등하며, 이는 전술된 크로치어 문헌의 제7.20도에 대응한다.
전술한 제4 내지 4C도에 도시된 오버랩 및 가산 채널라이저와 같이, 결합기유닛(131)은 다중 디지탈 음성 또는 데이타 신호의 실시간 처리를 허용하여, 주파수 변형 및 IF(중간 주파수) 출력 샘플 속도로의 신호 결합을 수행한다. 제6 내지 6C도의 수행으로, 표준 VMEbus 인터페이스(601,603)를 통한 시스템 파라메타의 완전히 프로그램 가능한 제어, 및 커스텀 시분할 멀티플렉스(TDM) 데이타 버스(605) 상에서 채널화된 데이타 모집이 제공된다.
제4 내지 4C도의 채널라이저에 대해 전술된 바와 같이, 제6 내지 6C도의 오버랩 및 가산 결합기는, NADC(TDMA) 셀룰러 시스템에서 사용될 수 있는 400 채널/30 kHz 시스템, 및 유럽 GSM 셀룰러 표준으로 사용될 수 있는 50 채널/200 kHz 시스템의 비 제한적인 예에 대해 기술된다. 30 kHz 채널에 대해서는, 샘플 속도가 50 kHz로 가정된다. 200 kHz에 대해서는, 샘플속도가 300 kHz로 가정된다. 채널화된 데이타는 분석 기저 대역 신호로서 결합기에 의해 수신된다. 채널 샘플 속도는 결합기의 필터 설계에 의존한다.
제6 내지 6C도의 결합기 구조에서는 비교적 빠른 데이타 속도로 다수의 채널에 대해 데이타를 모집하기 위해 커스텀 TDM 버스(610)를 사용한다. 전체 채널로부터의 총 데이타 속도가 VMEbus(605)및 다른 표준 버스 프로토콜의 버스 대역폭을 초과하기 때문이다. TDM 버스(610)는, 프레임당 400시간 슬롯을 허용하기 위해서, 20 kHz로 설정된 클럭을 갖는다. 각각의 시간 슬롯은, 전술된 50 kHz 샘플 속도까지 단일 채널의 데이타를 전송할 수 있다. 더 높은 속도에서, 프레임당 다중 슬롯이 단일 소스에 할당될 수 있다. 제4 내지 4C도의 채널라이거의 TDM 버스를 참조하여 전술된 바와 같이, 300 kHz 샘플 속도는 프레임당 6개의 슬롯을 필요로 한다. 각각의 슬롯이 50 kHz의 샘플 속도를 핸들링하기 때문이다(6 × 50kHz = 300 kHz).
TDM 버스로 전달되는 채널화된 데이터의 소스는, 부차적인 전화 네트워크로부터 입중계 음성 또는 데이타 신호를 포맷 (예를 들어, 셀룰러 표준으로) 및 변조하여, 기저 대역 분석 신호를 제공한다. 각각의 데이타 소스에는, 결합기에 의해 요청될 때 단일 복소 샘플을 전달하는 하나 이상의 시간 슬롯이 지정된다. 동일한시간 슬롯에 두 개의 소스가 할당 될 수는 없다. 시간 슬롯은 시스템 초기화동안에시스템 제어기(VMEbus 상의 개별 CPU)(605)에 의해서 할당된다. 시스템 제어기는, 결합기를 프로그래밍하여, 유효 데이타를 포함하는 모든 시간 슬롯을 지정한다.
각각의 DSP 처리기로부터의 샘플은, TDM 버스 제어기(611)(논리 어레이-구현 상태 머신) 및 연관 버퍼/드라이버(613)로부터 TDM 버스(610)에 인가된 제어 신호를 통해 요청된다. 이러한 샘플은 버스 버퍼 유닛(617)을 통해서 듀얼 포트 RAM버퍼(615)로 기록된다. TDM 버스 제어 논리 유닛(611)은 RAM 버퍼(615)의 어드레싱을 TDM 버스의 프레이밍 신호에 동기화시켜서, 각 채널이 듀얼 포트 RAM(615)의 적당한 어드레스에 기입되게 한다. 결합기가 모든 동작 채널로부터의 데이타를 모집했을 때, TDM 버스 제어기(611)는 링크(612)를 통해 제어 신호를 FFT 제어 논리 유닛(620)으로 결합시켜, FFT 제어 논리 유닛(620)이 FFT 처리를 개시하도록 한다. 채널라이저의 논리 게이트 어레이(468)와 같이, FFT 제어 논리 유닛(620)은, 논리 게이트 어레이로서 양호하게 구현되는 상태 머신이다. 제4 내지 4C도의 채널라이저의 순방향 FFT 처리기 기능성과 상보적으로, 제6 내지 6C도의 결합기는 역방향 FFT가 수행되게 한다. 그러나, 실제 수행 시에, 역방향 FFT는, 후술되듯이, 순방향 FFT를 사용하여 발생된다.
FFT 처리기
참조 번호(630)로 도시된 FFT 처리기는, 결합되는 채널의 수보다 '2의 제곱수'가 더 큰 크기를 갖도록 구성된다. 전술된 바와 같이, 400개의 30 kHz 채널이 512-점 FFT를 필요로 하며, 한편 50개의 200 kHz 채널이 64-점 FFT를 필요로 한다. FFT 크기는 초기화 동안에 FFT 엔진으로 프로그램된다. 채널 속도는 다음 식에 따라 FFT 처리 속도를 정의한다.
FFT속도 = 1/(채널 샘플 속도).
전술된 바와 같이, 30 kHz 채널에 대한 50 kHz 샘플 속도는 512-점 FFT가 매 20 마이크로초마다 발생될 것을 요구하며, 300 kHz 샘플 속도는 64-점 FFT가 3.333 마이크로 초마다 발생될 것을 요구한다. 현재 이용 가능한 FFT는 이러한 속도로 동작하지 않으므로, 산출량을 유지하기 위해서, FFT 처리기(630)는, 대상 신호 처리 파라메타와 연관된 적당한 FFT 크기로 프로그래밍된 다수의 FFT 엔진 (예를 들어, 도시된 예에서 3개 -631, 632, 633)을 포함한다. 복수의 엔진을 갖는 FFT 처리기에 대한 FFT 리비지트 시간이 60 마이크로초로 감소시키고, 64-점 FFT 처리기의 FFT 리비지트 시간은 10 마이크로초로 감소시킨다.
512-점 역방향 FFT는 512 샘플을 필요로 하지만, 단지 400개의 시간 슬롯만이 있을 뿐이다. 이러한 400 시간 슬롯은 FFT 처리기(630)의 512 빈 윈도우에 집중된다. 제어 논리 유닛(620)은 제로가 최초의 56빈에 대한 FFT 엔진에 순차적으로 기입되게 한다. 다음 400빈에 대해서, 데이타는 액티브 채널을 위한 듀얼 포트 RAM(615)로부터 판독될 수 있다. 채널이 액티브 채널이 아닌 경우, 제어 논리 유닛 (620)은 그 빈에 제로를 기입한다. 이러한 액티브 채널의 식별은, 시스템 초기화중에 제어 논리 유닛(620)으로 프로그래밍된다. 최종 56빈에 대해서, 그 빈에 제로가 기입된다 (64-점 FFT에 대해서, 50개의 200 kHz 채널을 허용하는 최초 및 최종 7개의 FFT 빈에 제로가 기입된다).
내장 테스트 기능을 제공하기 위해서, 테스트 데이타는 VMEbus(605)를 통해서 하나 이상의 빈에 기입될 수 있다. 이러한 목적으로, 테스트 기능 전용인 퍼스트-인-퍼스트-아웃(FIFO) 메모리(635)는, VMEbus 상의 CPU가 테스트 신호를 결합기에 기입하도록, 송수신기 장치(601)를 통해서 버스(605)로 결합된다. 이에 더해서, 시스템 제어기는, 특정 빈에 대한 듀얼 포트 RAM(615)가 아니라 FIFO 메모리(635)로부터의 데이타를 판독하기 위해 FFT 제어 논리 유닛(620)을 프로그래밍할수 있다. 테스트 데이타는 최초 및 최종 7개의 FFT 빈에 기입되어, 입중계 액티브 데이타 채널에 사용될 수 있는 50개의 200 kHz 채널을 남기게 된다.
순방향 FFT를 이용하여 역방향 FFT를 발생하기 위해서, 다음 식이 사용된다.
여기서 X[n]은 X[K]의 역방향 FFT이며, n은 샘플 수이며, k는 FFT 빈 수이며, K는 FFT 크기이며, x[((-k))k]는 모듈로 K에 의해서, 순서 X[k]의 역 순서인 순서를 표시한다. 빈 번호 0에 대한 FFT에 대해서 입력 데이타의 미러를 발생시킴으로써, 순방향 FFT는 FFT 크기에 의해 스케일된 역방향 FFT가 된다. 제어 논리 유닛(620)은,데이타를 FFT 엔진에 기입할 때 입력 듀얼 포트 RAM(615)을 역 순서로 어드레스한다.
제4 내지 4C도의 채널라이저 구현에서와 같이, 제6 내지 6C도의 결합기 구조에서 512-점 FFT를 발생하기 위해서, FFT 엔진은, 4의 제곱수인 FFT 크기를 갖는 레딕스 - 4 (블록 부동점) 알고리즘을 사용한다. NX2 점 FFT를 이용하는 N 점 FFT의 짝수 빈을 발생하기 위해, 다음이 필요하다.
여기서 X[k]는 입력 시퀀스 X[n]의 N점 FFT이며, k는 FFT 빈 수이며, N은 FFT 크기(512)이며, G[k]는 x[n]의 짝수 샘플의 N/2 점 FFT 이며, H[k]는 X[n]의 홀수 샘플의 N/2 점 FFT이며, WN = e-j*2*∏/N이다.
제4 내지 4C도의 채널라이저에서와 같이, 결합기에 대한 512-점 FFT는 두개의 256-점 FFT로부터 발생된다.
N/2-점 FFT는 512-점 입력 시퀀스의 짝수 및 홀수 샘플로부터 발생된다. 제6 내지 6C도의 구조에서, 제1 (제6A 도에서 볼 수 있듯이 상부) FFT 데이타 듀얼 포트 RAM(641)은 G[k]를 저장한다. 제2 FFT 데이타 듀얼 포트 RAM(642)은 H[k]*WN k를 저장한다. H[k] 및 WN k의 승산은 k=0 내지 255에 대한 계수 제어 발진기, 변조기 (NCOM)(651)에 의해 수행된다. 512-점 FFT의 최초의 256 빈을 처리하기 위해서, RAM(641)의 출력이 산술 논리 유닛(ALU)(655)에 의해서 RAM(642)의 출력과 합산된다. K=256 내지 511에 대해서, WN k=-WN k-N/2이므로, RAM(642)의 출력 N은 512-점 FFT의 나머지 256 빈에 대해 RAM(641)의 출력으로부터 감산된다. NCOM(651)을 통한 전파 지연을 수용하며 적당한 샘플 쌍이 ALU(655)에 의해서 처리되도록 하기 위해서, 한 세트의 지연 레지스터(657)가, 듀얼 포트 RAM(41)으로부터 ALU로의 출력 경로에서 결합된다 (200 kHz 채널에 대해서, 64-점 FFT가 사용된다. 64가 4의 제곱수이므로, NCOM(651), 듀얼 포트 RAM(642), ALU(655)는 필요치 않으며 제어 유닛(620)으로부터의 제어 신호에 의해서 디스에이블된다).
전술된 크로치어 문헌에 기술되었듯이, 결합기 알고리즘은 역방향 FFT의 입력 순서가 복소 지수, Wk kmR로 승산되게 하며, 여기서 k는 입력 주파수 빈 수와 같으며, K는 역방향 FFT크기와 같으며, n은 역방향 FFT수이며 (즉, 발생된 제1 역 FFT에 대해서 m=0, 다음FFT에 대해서 m=1, 등등), R은 결합기의 보간 속도이며, Wk=e-j*2*∏/K이다.
수학식을 이용하여, 이러한 승산 연산은 역방향 FFT의 출력 샘플의 회전에 의해 실행될 수 있다. 즉,
x[((n-r))k]=역방향 FFT(Wk -rk*X[k]),
여기서 r은 -mR과 같다. 역방향 FFT출력 샘플을 -mR만큼 회전시킴으로써, 복소 지수의 위상 쉬프트가 야기된다. 이러한 회전은, FFT 제어 논리 게이트 어레이 (620)의 FFT출력 어드레싱 논리에 의해서 수행된다. 회전량은 결합기의 초기화 동안에 미리 프로그래밍된다.
전술된 바와 같이, FFT 엔진은 블록 부동점 알고리즘을 이용하여 FFT를 발생한다. 블록 부동점 FFT는, 입력 데이타의 특징에 따라 달라지는 스케일링 인수를 제공한다. 512-점 FFT를 발생하는데 사용된 2개의 256-점 FFT가 동일한 스케일링 인수를 갖지 않을 수 있고, 또는 연속되는 FFT가 동일 스케일링 인수를 갖지 않을수 있으므로, 배럴 쉬프팅 회로(658, 659)는 신호 흐름 입력 경로에서 ALU(655)로 결합된다. 제4 내지 4C도의 채널라이저의 동작과 관련하여 전술된 바와 같이, 배럴 쉬프터는, FFT데이타를 동일 스케일로 조절하여, 순차적인 처리를 위해 데이타를 적당히 정렬한다.
오버랩 및 가산 필터링
제4 내지 4C도의 채널라이저에서와 같이, 참조 번호(660)로 도시된 제6 내지 6C도의 결합기의 오버랩 및 가산 필터는,네 개의 필터 탭 스테이지(660-1, 660-2, 660-3, 660-4)를 구비한다. FFT 크기 및 스테이지의 수는 필터의 전체 길이를 설정하며, 이는 다음과 같이 정의된다.
필터 길이 = N * 스테이지의 수,
여기서 N은 FFT 크기이다.
필터(660)는, 차단 주파수가 채널 대역폭의 절반인 실 저역 통과 필터로서 설계된다. 필터는 4 스테이지 필터로 제한되지 않으며, 필요하면, 더 많은 스테이지를 이용하여, 채널 선택도를 증가시키고 채널 내의 겹침 현상을 감소시키며 채널 샘플 속도를 감소시킬 수 있다는 점에 유의한다. 필터(660)의 각 스테이지(660-i)는 메모리 소자(631A, 631B)중 하나 또는 둘 다, 피드백 멀티플렉서(663), 계수 메모리(635) 및 승산기(637)로 형성된다. 각각의 계수 메모리는 각각의 N 필터 (가중) 계수 세트를 저장하며, 그 수는 FFT 처리기의 크기에 대응한다. 계수는 초기화 동안에 VMEbus(605)를 통해 계수 메모리(635)로 다운로드된다. 계수 메모리의 어드레스 입력은, (게이트 어레이 논리) 필터 제어 상태 머신(670)으로부터 링크(629)를 통해 공급되며, 한편 데이타 입력은 데이타 링크를 통해서 결합된다.
제1 N 계수는 최초의 또는 좌단의 스테이지(660-1)의 계수 메모리(635)에 로딩되고, 제2 N 계수는 탭 스테이지(660-2)의 계수 메모리(635)에 저장되고, 제3 N 계수는 탭 스테이지(660-3)의 계수 메모리(635)에 저장되며, 제4 N 계수는 탭 스테이지(660-4)의 계수 메모리(635)에 저장된다. ALU(665)로부터의 FFT처리기 출력은 링크(656)를 통해서 모든 필터 스테이지의 승산기(637)로 분배되며 동시에 각 스테이지의 계수로 승산된다. 승산기(637)의 출력은 가산기(639)로 결합되어, 누산 중인 데이타에 가산되고, 지연 메모리를 통해서 쉬프트된다.
제4 내지 4C도의 채널라이저의 필터에서와 같이, 제1 필터 스테이지(660-1)를 제외한 각 단의 지연 메모리는 두 개의 메모리 부(631A, 631B)로 분할된다. 링크(632)를 통해서 멀티플렉서(633)로 공급되는 제로가 제1 필터 스테이지로 쉬프트되기 때문에, 제1 필터 탭 스테이지(630-1)는 지연 메모리 부(631B)를 필요로 하지 않는다. 각각의 지연 메모리의 길이는 필터 보간 속도(filter interpolating rate)에 의해서 결정되며, 이는 채널 및 출력 샘플 속도에 따라 정의된다. 결합기의 출력 샘플 속도는 다음과 같이 주어진다.
출력 샘플 속도 = N * 채널 대역폭
30 kHz 채널에 대해서, 출력 샘플 속도는 3.0 * 104* 512 = 15.36 kHz이다. 200 kHz 채널에 대해서, 출력 샘플 속도는 2.0 * 105* 64 = 12.8 MHz이다. 필터 보간 속도 R은, 다음 지수에 가장 근접한 정수이다.
R=라운드(출력 샘플 속도/채널 샘플 속도)
전술된 바와 같이, 50 kHz 채널 샘플 속도를 갖는 30 kHz 채널을 이용하는 예에서, 보간 속도는 R=307이며, 300 kHz 채널 샘플 속도를 갖는 200 kHz 채널에서, 보간 속도는 R=43이다. 각각의 지연 메모리 부(631A)의 길이는 R이며, 한편 필터 오버랩으로 공지된 지연 메모리 부(631A)의 길이는 다음과 같이 주어진다.
오버랩=(N-R)
따라서, 30 kHz 채널에 대해서, 필터 오버랩은 205이며, 200 kHz 채널에 대해서, 필터 오버랩은 21이다. 보간 속도 R은 오버랩 및 가산 필터의 요구된 신호 처리 속도를 정의한다. 필터가 산출량을 유지하기 위해 데이타를 처리해야 하는 최소의 클럭 속도는 다음과 같이 주어진다.
필터 처리 속도 = 출력 속도 * N/R.
30 kHz 채널 시스템에 대해서, 최소 속도는 25.62 MHz이다. 200 kHz 채널 시스템에 대해서, 속도는 19.05 MHz이다.
역방향 FFT처리기에 의해 출력된 매 N샘플에 대해서, 오버랩 및 가산 필터 (660)는 R 샘플을 출력한다. 각각의 역방향 FFT의 제1 R 샘플에 대해서, 필터 제어 상태 머신(670)은, 선택 제어 링크(671)를 통해서, 제1 또는 상부 입력 포트(633-1) 내지 멀티플렉서(663)를 선택한다. 이러한 시간동안에, 전체 데이타는 제6 내지 6C도에 도시된 바와 같이, 클럭 제어 링크(669)를 동해서 좌측에서 우측으로 쉬프트 또는 클럭되며, 필터의 마지막 스테이지(630-4)의 가산기(639)에 의해 발생된 합산값은 반대역 필터(672)로 입력된다.
나머지 N-R 샘플에 대해서, 각 멀티플렉서(633)의 제2 또는 하부 포트(663-2)가 선택되며, 가산기(639)의 출력은 링크(638)를 통해서 지연 메모리 부(631A)로 피드백 된다. 이러한 시간 동안에 메모리 부(631B)는 쉬프트되지 않으며 최종 스테이지(660-4)의 데이타는 반대역 필터로 클럭되지 않는다. 다시, 채널라이저 필터에서와 같이, 최종 N-R 샘플의 피드백은 필터 오버랩을 제공한다.
반대역 필터 및 속도 버퍼
RF 전송 여자기(exciter)는 복소 신호보다 실 신호를 요청하기 때문에, 필터 (660)의 출력은 반대역 필터(672)에 결합된다. 반대역 필터(672)는, 복소-리얼 데이타 변환을 제공하는 집적 회로로서 구성되며, 이는 출력 샘플 속도를 2배로 한다. 제6 내지 6C도의 결합기 전체가 완전하게 실 시스템으로 수행될 수 있다할지라도, 이는 전체 샘플 속도, 처리 속도 및 FFT 크기를 2배로 하여, 그 복잡성 및 비용을 증가시킨다. 속도 버퍼 FIFO 메모리(674)는, 반대역 필터(672)의 출력으로 결합되어 결합기로부터 데이타가 연속적으로 흐르게 한다. FIFO 메모리(674)에 저장된 데이타는, 송수신기 사이트의 전송측의 D-A 변환기(133)(제3도)에 적용하기 위해, 출력 드라이버 유닛(675)을 등해 출력 데이타 링크(690)로 결합된다.
전술된 바와 같이, 오버랩 및 가산 필터(660)는 매 N 클럭 사이클마다 R 샘플의 버스트를 제공하며, FIFO(674)의 출력은 리얼 출력 샘플 속도에서 연속적인 데이타의 흐름을 제공한다. 이에 더해서, FIFO로부터의 하프 풀 플래그(half full flag)는, 제어 신호 라인(673)을 통해 제어 논리 회로에 공급되어, 데이타를 요청할 때, 각각의 상태 머신 중에 분배된 제어 링크를 통해서 TDM 버스 인터페이스 유닛(611)을 표시한다. FIFO(674)에 저장된 데이타량이 FIFO 용량의 절반 이하로 떨어지면, 플래그는 인액티브되며, 이는 RDM 버스 인터페이스에 신호를 보내서, 그 액티브 채널로부터 채널 데이타를 요청하게 하며, 연속되는 출력 데이타 흐름을 유지시키기 위해 처리된다.
제4 내지 4C도의 채널라이저 구조에서와 같이, 각각의 발진기는 요청된 각 출력 샘플 속도에 대해서 제공된다. 30 kHz 또는 200 kHz 채널을 처리할 수 있는 결합기의 예에서, 각각 30.72 MHz 및 25.6 MHz(2 * 출력 샘플 속도) 클럭(676, 677)이 제공된다. 시스템 제어기에 의해 결합기를 초기화하는 동안에, 연관된 제어 논리 유닛(678)에 의해 적당한 발진기가 선택된다.
결합기에 의해 사용되는 부가적인 클럭 신호를 발생하기 위해 부가적인 논리회로 세트가 포함된다. 제4 내지 4C도의 채널라이저 구조에서와 같이 고속(약 200MHz) 발진기(681)의 클럭 출력은, 필요한 필터 처리 클럭, RDM 버스 클럭 및 FFT엔진 시스템 클럭을 발생하기 위해 카운터(682, 683)에 의해서 분할된다.
폴리페이즈 필터(polyphase filter)를 사용하는 채널라이저(제7, 7A, 7B 및 7C)
본 발명의 광대역 채널라이저의 제2 실시예가 폴리페이즈 필터 구조로서 구성되며, 이는 전술된 크로치어 문헌의 제7.15도에 도시된 신호 처리 흐름도에 기능적으로 표시되어 있다. 다시, 각 필터 변환 함수 (제3도의 채널라이저(111)및 결합기(131)에 포함된 필터 구조의 폴리페이즈 구현에 사용됨)에 대한 알고리즘이 크로치어 문헌에 설명되어 있으므로, 여기에서 반복되지 않으며, 관련된 신호 처리 관계에 대한 더 상세한 설명은 크로치어 문헌을 참조해 볼 수 있다.
제4 내지 4C도의 오버랩 및 가산 채널라이저 실시예에서와 같이, 제7도의 FFT계 폴리페이즈 필터 뱅크 분석 (채널라이저) 시스템의 구조는 실시간 광대역 IF(중간 주파수) 신호를 수용하며, 다수의 개별적인 협 기저 대역 분석 신호에 주파수 변환 및 채널화를 수행한다. 폴리페이즈 필터 채널라이저는 표준 VMEbustm인터페이스 및 커스텀 시분할 다중 멀티플렉싱(TDM) 데이타 버스 상에서 채널화된 데이타 분배를 통해 시스템 파라메타의 풀 프로그램 제어를 제공한다 (전술된 예에 따라서, 계속되는 폴리페이즈 필터 실시예에 대한 설명은, 400 채널/30 kHz시스템 및 50채널/200 kHz 시스템의 특성에 대한 것이다).
폴리페이즈 채널라이저 구조의 특성은 입력 샘플 속도가 채널 샘플 속도의 정수배라는 것이다. 이것은 채널 샘플 속도가 채널 대역폭의 배수이어야 함을 의미한다. 본 설명에서, 채널은 인수 2로 오버샘플링되며, 따라서 30 kHz에 대해 60 kHz 샘플 속도가 가정되며, 200 kHz 채널에 대해 400 kHz 샘플 속도가 가정된다. 채널화 된 데이타는 분석 기저 대역 신호로서 채널라이저에 의해 분배된다.
반대역 필터, 및 진폭 모니터링
채널라이저의 입력은, 버퍼/드라이버 유닛(701)을 통해, 제3도의 A-D 변환기 (103)로부터 업스트림 광대역 디지탈 수신기로, 특히 디지탈 데이타 출력 링크 (703)로 인터페이스된다. 클럭 라인(705)은, 변환기의 엔코딩 클럭에 대해 사용되는 샘플 클럭을 공급한다. 입력 샘플 클럭 속도는 수신되는 채널의 수 및 그러한채널의 대역폭에 의해서 결정된다. 진폭 모니터링 논리 회로(708)는, 입력 신호의 자동 이득 제어를 위해, 데이타 링크(703) 상의 디지탈 수신기의 A-D 변환기로부터의 입력 데이타의 2개의 최상위 비트를 모니터한다. 이것은 수신기에서 A-D변환기 (103)의 다이나믹 영역 전체가 사용되도록 보장한다. 진폭 모니터링 논리 회로는, 링크(709) 상에서 수신기에 제어 워드를 출력하며, 이는 A-D 변환기의 디지탈 감쇄기 업스트림을 제어하는 데 사용될 수도 있다.
각각의 발진기(702, 704)는, 채널라이저가 사용하는 각 입력 속도에 대해서 제공된다. 선택 및 2 분할 논리 회로(706)가, 필터 제어 상태 머신(707)의 제어 하에서, 발진기(702, 704)로 결합된다. 초기화동안에, 시스템 제어기(VMEbustm(710) 상의 CPU)는 적당한 발진기를 선택하기 위한 채널라이저를 구성한다. 발진기 클럭은 분할되어, 후술되는 채널라이저 쉬프트 레지스터 지연 메모리를 구동하기 위한 출력 클럭 링크(712)상에서 클럭을 발생하도록 분할된다. 데이타 링크(703)상의 입력 샘플은 반대역 필터(711)로 클럭되며, 이는 입력 데이타의 실-복소 변환을 수행하는 유한 임펄스 응답(FIR) 필터로서 구성된다. 반대역 필터(711)는 2로 데시메이트 되어, 데이타의 클럭 속도를 반으로 감소시킨다. 복소 샘플은 폴리페이즈 필터 (715)의 쉬프트 레지스터(713)로 공급된다. 특히, 반대역 필터(711)의 출력은 필터 (715)의 제1 필터 스테이지(715-1)의 리프트 레지스터(713)의 지연 메모리(721)로 클럭된다. 각 지연 메모리(721)의 길이는 채널라이저 내의 FFT 크기와 같다. 각 지연 메모리(721)의 출력은 계수 승산기(723)에 인가된다. 지수 승산기(723) 및 다른하드웨어 소자는 쉬프트 레지스터(713)의 클럭 속도의 I배인 속도에서 동작하며, 여기서 I는 오버샘플링 인수이다. 전술된 바와 같이, 오버샘플링 인수는 2이다. 이것은, 다음 지연 메모리로 클럭되기 전에, 지연 메모리의 출력에서의 각 샘플이 두개의(I=2) 필터 계수로 승산됨을 의미한다.
제7 내치 7C도의 필터 구조에서, 폴리페이즈 필터(715)는 4개의 필터 스테이지(715-1, 715-2, 715-3, 715-4)로 구성된다. FFT 크기, 오버샘블링 인수, 스테이지 수는 필터의 전체 길이를 설정한다. 필터의 길이는 다음과 같다.
필터 길이 = I * N * S
여기서, S는 필터 범의 수이다. 전술된 바와 같이, 필터 스테이지의 수가 증가할수록, 채널 선택도가 증가되고 채널 내에서의 경칩 현상이 감소된다. 필터 계수는 VMEbus 인터페이스(710)로부터 버스 송수신기(731)를 통해 공급되듯이, 필터제어 게이트 어레이(707)를 경유해서 계수 RAM(725)으로 다운로드된다. 각각의 스테이지(715-i)의 RAM(725)은 N 계수를 저장한다. 필터 계수는, 계수 RAM(725)을 로딩할 때, 탭의 수(여기서는 4)에 의해 다음 데시메이션 식에 따라 데시메이트된다.
Ca[n]= c[S * n + a], n=0 내지 N * I-1,
여기서 C(n)은 필터 계수의 시퀸스이며, a는 탭수(a=0 내지 S-1), C2[n]은 탭으로 로딩되어야 하는 계수이다. 예를들어, 제1 필터 탭 스테이지(715-1)의 계수 RAM(725)에는 다음 계수가 로딩된다.
c0[n] = {c[0], c[4], c[8], c[12] ... C[I*N-S]}
계수 승산기(723)의 출력은 가산기(732, 734, 736)를 통해서 합산되어, 메모리부(741, 742)를 포함하는 듀얼 포트 RAM(740)에 기입된다.
FFT 처리기
폴리페이즈 결합기의 FFT 처리기는 동일한 구성을 가지며, 전술된 바와 같이 제4 내지 4C도의 오버랩 및 가산 채널라이저의 FFT 처리기와 동일한 방식으로 동작한다. N 샘플이 듀얼 포트 RAM(740)에 기입된 후에, 필터 제어 유닛(707)은, 링크 (719) 상에서 제어 신호를 (게이트 어레이 논리 구현 상태 머신) FFT제어 유닛 (735)에 결합시켜, FFT 처리를 시작한다. FFT 처리기(750) 내에서, 3개의 FFT 엔진 (751, 752, 753)이 초기화 동안에 적당한 FFT 크기로 미리 프로그래밍되었다.
제4내지 4C도의 오버랩 및 가산 채널라이저에서와 같이, 폴리페이즈 결합기에서 사용되는 FFT 엔진은 레딕스-4 알고리즘을 이용하며 4의 제곱수인 FFT 크기를 발생한다. 제7 내지 7C도의 구조에서, FFT의 전체 512 빈은 데시메이션-인프리퀸시 레딕스 -2 FFT 버터플라이에 후속하는 두 개의 256-점 FFT에 의해 발생된다.
FFT의 짝수 비트를 생성하는 과정에서, 데이타 샘플은 듀얼 포트 RAM(740)으로부터 판독되어 산술 논리 유닛(ALU)(743)으로 공급된다. 짝수 빈 처리 동안 계수적으로 제어되는 발진기 변조기(NCOM)(745)가 디스에이블되기 때문에, ALU(743)는 X[n] 및 X[n+N/2]의 값을 합산하여, 그 합산값을 FFT 처리기로 직접 결합한다. 홀수 빈 처리에 대해, FFT 제어 논리 유닛(735)은, X[n]과 X[n+N/2] 간의 차분을 취하기 위해, 제어 링크(744)를 통해서 ALU(743)로 구성된다. 이러한 차분값은NCOM(745)에 의해서 WN n으로 승산되며, FFT 엔진으로 클럭되고, 이는 512-점 FFT의 홀수 빈을 생성한다 (4의 제곱수로서 64-점 FFT를 요청하는 200kHz 채널라이저에서, ALU(743) 및 NCOM(745)는 필요치 않으며, FFT 제어 유닛(735)에의 해서 디스에이블됨).
전술된 바와 같이, FFT 엔진(751, 752, 753)은 블록 부동점 알고리즘을 이용하며 복소 FFT 데이터와 함께 4 비트 스케일링 인수를 출력한다. 스케일링 인수는, 스케일링 논리 회로(762)의 제어 하에서 다운스트림 배럴 쉬프터(761)를 제어하는데 사용된다. 다시, 배럴 (10) 쉬프터는 FFT 엔진으로부터 판독및 때 데이타를 조절하여 연속되는 FFT로부터의 데이타가 동일 스케일로 정렬되게 하는 데에 사용된다. 배럴 쉬프터(761)로부터, 데이타는 듀얼 포트 RAM 메모리(765)에 기입된다.
전술된 바와 같이, 채널라이저 알고리즘은 FFT 처리기의 출력이 복소 지수 WN KmM으로 승산될 것을 요구하며, 여기서 M = 데시메이션 비율, k=FFT 빈 수, m=FFT (블록) 수 (즉, 발생된 최초의 FFT에 대해서 m=0, 발생된 다음 FFT에 대해서 m=1 등등)이다. 말하자면, 다음 식을 이용하여, 채널라이저는 동일한 작용을 수행한다.
x[((n-r))N] = FFT(WN -rk* X[k])
여기서 x[n]은 FFT 입력 시퀸스이고, X[((n-r))N]은 r 모듈로 N에 의한 x[n]의 원형 쉬프트이다. 여기서, mM = r이다. FFT 처리기의 복소 지수 다운스트림을 승산하는 것 외에도, 채널라이저의 FFT제어 논리 유닛(735)은, 듀얼 포트 RAM(765)을 제어 가능하게 어드레스하여, FFT의 입력 데이타 시퀸스의 원형 쉬프팅을 실향하는 순서로 처리된 데이타 값을 엑세스한다.
각 채널(주파수 빈)에 대한 FFT 처리 데이타가 듀얼 포트 RAM(765)에 일단 기입되면, FFT 제어 논리 유닛(735)은 부차적인 시분할 멀티플렉싱(TDM) 버스에 신호를 보내서, 데이타를 TDM 버스(770)에 전달하여, 채널 데이타로부터의 음성 또는 데이타를 복조 및 추출하도록 동작하는 버스 상의 부차적인 디지탈 신호 처리기에 공급될 수 있게 한다.
폴리페이즈 채널라이저는, 하나 이상의 채널 데이타를 테스트 FIFO 메모리 (771)에 기입하도록 구성될 수 있다. FIFO 메모리(771)는, VMEbus(710) 상의 CPU가 커스텀 TDM 버스(710)와 인터페이싱하지 않고도 채널 데이타를 모집 및 분석하게 한다.
각 채널로부터의 데이타가 FFT 엔진으로부터의 듀얼 포트 RAM(765)에 일단 기입되면, FFT 제어 논리 유닛(735)은 TDM 버스 인터페이스 논리 회로(767)에 신호를 보내서, 채널 데이타로부터의 음성 또는 데이타를 복조 및 추출하도록 동작하는 버스 상의 디지탈 신호처리기로 데이타를 분배하게 한다. 버스 버퍼 유닛(775)은 듀얼 포트 RAM(765) 및 TDM 버스(770) 사이에 결합된다. TDM 버스 상의 데이타는, 고속 기준 발진기(782)에 의해 구동될 때, 카운터 회로(781)에 의해 공급되는 프레임당 400타임 슬롯으로 분할될 수 있으며, 따라서 단일 타임 슬롯이 60 kHz 샘플 속도까지 단일 데이타 채널을 출력하게 한다. 더 높은 채널 샘플 속도가 필요하면, 다중 타임 슬롯이 단일 채널에 할당될 수 있다. 예를 들어, 전술된 바와 같이, 400kHz 샘플 속도가 할당된 7개의 타임 슬롯에 할당될 수 있다.
타임 슬롯은 시스템 제어기에 의해서 동적으로 할당될 수 있다. 채널라이저는 전체 액티브 타임 슬롯을 갖는 제어기로 구성된다. 데이타가 듀어 포트 RAM에서 사용될 수 있고, 타임 슬롯이 액티브이면, 채널라이저는 TDM 버스(770)상에 데이타 및 데이타 사용 가능 신호를 출력한다. 타임 슬롯으로부터 데이타를 모집하는 모든 처리기는 TDM 버스로부터 데이타를 판독할 것이다. 처리기는 프레이밍 신호에 의해 TDM 버스(770)로 동기화되어, 프로세서가 데이타를 판독할 적당한 타임 슬롯을 알 수 있다.
폴리페이즈 결합기(제8, 8A, 8B 및 8C도)
전술된 바와 같이, 제8 내지 8C도는, 제7도의 폴리페이즈 필터 구조를 갖는 광대역 채널라이저에 상보적인 결합기(131)의 폴리페이즈 구현을 위한 신호 처리 구조를 도시한다. 폴리페이즈 결합기의 특징은 출력 샘플 속도가 채널 샘플 속도의 정수배라는 것이다. 이것은 채널 샘플 속도가 채널 대역폭의 배수이어야 함을 의미한다. 본원에서 채널은 인수 2로 오버샘플링되며, 따라서 30 kHz 채널에 대해 60 kHz 샘플 속도가 가정되고, 200 kHz 채널에 대해 400 kHz 샘플 속도가 가정된다. 채널화 된 데이타가 분석 기저 대역 신호로서 폴리페이즈 결합기에 의해 수신된다.
전술된 바와 같이, 제8내지 8C도에 도시된 오버랩 및 가산 채널라이저와 마찬가지로 폴리페이즈 결합기는 다중 디지탈 음성 또는 데이타 신호의 실시간 처리를 허용하고, 주파수를 변형하며, IF (중간 주파수) 출력 샘플 속도에 신호를 결합하는 실질적인 구현을 채용한다. 제8 내지 8C도의 구현은 표준 VmEbustm인터페이 스(801, 803)를 통해 시스템 파라메타의 풀 프로그램 제어, 및 커스텀 시분할 다중 (TDM) 데이타 버스(805) 상에서 채널화된 데이타 모집을 제공한다.
다시, 채널라이저에 대한 설명에서와 같이, 폴리페이즈는, NADC (TDMA) 셀룰러 시스템에서 사용될 수 있는 400 채널/30 kHz 시스템, 및 유럽 GSM 셀룰러 표준으로 사용될 수 있는 50 채널/200 kHz 시스템의 비한정적인 예에 대해 설명된다. 30 kHz 채널에 대해서, 60 kHz의 샘플 속도가 가정된다. 200 kHz에 대해서, 400 kHz의 샘플 속도가 가정된다. 채널화된 데이타는, 분석 기저 대역 신호로서 결합기에 의해서 수신된다. 채널 샘플 속도는 결합기의 필터 설계에 의존한다.
제8 내지 8C도의 결합기 구조에는, 전체 채널로부터의 총 데이타 속도가 VMEbus(805) 및 다른 표준 버스 프로토콜의 버스 대역폭을 초과하기 때문에, 비교적 높은 데이타 속도로 다수의 채널에 대해 데이타를 모집하기 위해 커스텀 TDM 버스(810)가 사용된다.
폴리페이즈 결합기(및 채널라이저)를 사용하는 송수신기 시스템을 구현하기 위해서는, TDM 버스(810) 클럭을 24 MHz로 설정하여, 프레임 당 400 타임 슬롯을 허용하고, 각 타임 슬롯은 전술된 60 kHz 샘플 속도까지 단일 채널 데이타를 전달하게 하는 것이 편리하다. 이러한 클럭 속도는, 50 kHz 채널 샘플 속도의 예로서 주어진 송수신기 시스템의 오버랩 및 가산 결합기/채널라이저 실시예의 TDM 버스 클럭 속도와 다르다. 클럭 속도는 이러한 값으로 제한되지 않지만 간단한 송수신기시스템의 구현예를 제공하기 위해 선택되었다.
더 높은 속도에서, 프레임당 다수의 슬롯이 단일 소스에 지정될 수 있다. 제 8 내지 8C도의 채널라이저의 TDM 버스를 참조하여 설명된 바와 같이, 400 kHz 샘플이 속도가 프레임당 7개의 슬롯을 요청한다.
TDM 버스로 전달된 채널화된 데이타의 소스는 부차적인 전화 네트워크로부터 입중계 음성 또는 데이타 신호를 포맷 (예를 들어 셀룰러 표준으로) 및 변조하여 기저 대역 분석 신호를 제공하는 DSP 처리기이다. 각각의 데이타 소스는 하나 이상의 타임 슬롯에 지정되며, 데이터 소스는 단일 복소 샘플이 결합기에 의해서 요청될 때 지정된 타임 슬롯 동안 샘플을 전달한다. 두 개의 소스가 동일한 타임 슬롯에 할당될 수 없다. 타임 슬롯은, 시스템 초기화 동안 시스템 제어기(VMEbus(805) 상의 분리된 CPU) 에 의해 지정된다. 시스템 제어기는, 유효 데이타를 포함하는 전체 타임 슬롯을 지정하도록 결합기를 프로그래밍한다. 각각의 DSP 처리기로부터의 샘플은, TDM 버스 제어기(811) (논리 어레이-수행 상태 머신) 및 연관 버퍼/드라이버(813)로부터 TDM 버스(810)에 인가된 제어 신호를 통해 요청된다. 이러한 샘플은 버스 버퍼 유닛(817)으로부터 듀얼 포트 RAM 버퍼(815)에 기입된다. TDM 버스 제어 논리 유닛(811)은, RAM 버퍼(815)의 어드레싱을 TDM 버스의 프레이밍 신호에 동기화하여, 각각의 채널이 듀얼 포트 RAM(815) 내의 적당한 어드레스에 기입되게 한다.
결합기가 모든 동작 채널로부터 데이타를 수집하고 나면, TDM 버스 제어기 (811)는 링크(812)를 통해 제어 신호를 FFT 제어 논리 유닛(820)에 결합시켜, FFT제어 논리 유닛(820)이 FFT 처리를 개시하게 한다. FFT 제어 논리 유닛(820)은, 논리 게이트 어레이로서 적절하게 구현된 상태 머신이다. 제7 내지 7C도의 채널라이저의 순방향 FFT 처리기 기능성과 상보적으로, 재8 내지 8C도의 폴리페이즈 결합기는 역방향 FFT가 수행되게 한다. 그러나, 실제 수행 시에 제6 내지 6C도의 오버랩 및 가산 결합기에서와 같이, 역방향 FFT의 발생은, 후술되듯이, 순방향 FFT를 이용하여 수행된다.
FFT 처리기
참조 번호(830)로 도시된 FFT 처리기는, 결합되는 채널의 수보다 큰 후속 '2의 제곱수'와 동일한 크기를 갖도록 구성된다. 전술된 바와 같이, 400개의 30 kHz채널이 512-점 FFT를 지정하며, 한편 50개의 200 kHz 채널이 64-점 FFT를 요청한다. FFT크기는 초기화 동안에 FFT 엔진으로 프로그래밍된다. 채널 속도는 다음 식에따라 FFT 처리 속도를 정의한다.
FFT 속도 = 1 (채널 샘플 속도)
전술된 바와 같이, 30 kHz 채널에 대한 60 kHz 샘플 속도는 512-점 FFT가 매 16.667 마이크로초마다 발생되도록 요구하며, 한편 4()0 kHz 샘플 속도는 매 2.5 마이크로초마다 64 점 FFT를 요구한다. 현재 사용되는 전형적인 FFT 소자가 이러한 속도에서 동작하지 않으므로, 산출량을 유지하기 위해서, FFT 처리기(830)는 대상신호 처리 파라메타와 연관된 적당한 FFT 크기로 프로그래밍되는 다수의 FFT 엔진 (예를 들어, 예시된 예에서는 3개- 831, 832, 833)을 포함한다. 세 개의 엔진을 갖는 FFT 처리기(830)의 구현은, FFT 리비지트 시간을 512-점 FFT 처리기에 대해 50마이크로초로, 64 점 FFT 처리기에 대해 7.5 마이크로초로 감소시킨다.
전술된 바와 같이, 512-점 역방향 FFT는 512 샘플을 필요로 하지만, 단 400 타임 슬롯만이 존재한다. 이 400 타임 슬롯은 FFT 처리기(830)의 512 빈 윈도우에서 중심이 설정된다. 제어 논리 유닛(820)은, 제로가 최초의 56 빈에 대한 FFT 엔진에 순차적으로 기입되게 한다. 다음 400빈에 대해서, 데이타는 액티브 채널에 대한 듀얼 포트 RAM(815)로부터 판독될 수 있다. 채널이 액티브 채널이 아니면, FFT 제어 논리 유닛(820)은 제로를 그 빈에 기입한다. 액티브인 채널의 식별은 시스템 초기화 동안에 제어 논리 유닛(820)에 프로그래밍된다. 최종의 56 빈에 대해서, 제로는 이러한 빈에 기입된다 (64 점 FFT에 대해, 제로는, 50개의 200 kHz 채널을 허용하는 최초 및 최종 7 개의 FFT 빈에 기입된다).
내장형 테스트 기능을 제공하기 위해서, 테스트 데이타는 VMEbus(805)를 통해서 하나 이상의 빈에 기입될 수 있다. 이러한 목적으로,테스트 기능에 전용인 퍼스트 인 퍼스트 아웃(FIFO) 메모리(835)가, 송수신기 장치(801)를 통해 버스(805)에 결합되어, VMEbus 상의 CPU가 결합기에 테스트 신호에 기입하게 한다. 이에 더해서, 시스템 제어기는, FFT 제어 논리 유닛(820)이 특정 빈에 대한 듀얼 포트 RAM(815) 이외에도 FIFO 메모리(835)로부터의 데이타를 판독하도록 프로그래밍할 수 있다. 테스트 데이타는 최초 및 최종 7개의 FFT 빈에 기입되어, 입중계 액티브 데이타 채널에 사용 가능한 50개의 200 kHz 채널을 남기게 된다.
순방향 FFT를 이용하여 역방향 FFT를 생성하기 위해, FFT 제어 논리 유닛 (820)은, 데이타를 FFT 엔진에 기입할 때 역순으로 입력 듀얼 포트 RAM(815)를 어드레스 한다.
제6 내지 6C도의 오버랩 및 가산 결합기 수행에서와 같이, 제8 내지 8C도의 결합기 구조의 512-점 FFT를 발생하기 위해, FFT 엔진은, 4의 제곱수인 FFT 크기를 갖는 레딕스-4 (블록 부동점) 알고리즘을 사용한다. 제6 내지 6C도의 결합기에서와 같이, 결합기에 대한 512-점 FFT가 두 개의 256 점 FFT로부터 발생된다. N/2 점 FFT는, 512-점 입력 순서의 짝수 및 홀수 샘플로부터 발생된다.
제8 내지 8C도의 구조에서, 제1 (도면에서 볼 때 상부) FFT 데이타 듀얼 포트 RAM(841)은 G[k]를 저장한다. 제2 (도면에서 볼 때 하부) FFT 데이타 듀얼 포트 RAM(842)을 H[k]를 저장한다. H[k]와 WN k의 승산은, k=0 내지 255에 대해 계수 제어된 발진기/변조기(NCOM)에 의해 수행된다. 512-점 FFT의 최초의 256 빈을 처리하기 위해서, RAM(841)의 출력은 산술 논리 유닛(ALU)(855)에 의해서 RAM(842)의 출력과 합산된다.
WN k=-WN k-N/2(k = 256 내지 511) 이므로, RAM(842)의 출력은, 512-점 FFT의 나머지 256 빈에 대해 RAM(841)의 출력으로부터 NCOM을 통해 감산된다.
NCOM(851)을 통한 전파 지연을 수용하고, 적당한 샘플 쌍이 ALU(855)에 의해 처리되도록 하기 위해, 한 세트의 지연 레지스터(857)가 듀얼 포트 RAM(841)로부터 ALU로 출력 경로 내에 20개가 결합된다 [200 kHz 채널에서, 64-점 FFT가 사용된다. 64가 4의 제곱수이므로, NCOM(851), 듀얼 포트 RAM(842), ALU(855)이 필요치 않으며, 따라서 이들은 제어 유닛(830)으로부터의 제어 신호에 의해서 디스에이블된다 ].
이미 지적되었듯이, 크로치어 문헌을 참조하여, 결합기 알고리즘은 역방향 FFT의 입력 시퀀스가 복소 지순 Wk kmR로 승산되게 하는데, 여기서 k는 입력 주파수 빈 수와 같고, K는 역방향 FFT크기이며, m은 역방향 FFT수이며, R은 결합기의 보간 속도이고, Wk=e-j*2∏/k이다.
수학식을 이용하여, 이러한 승산 연산을 역방향 FFT의 출력 샘플의 원형 회전에 의해서 수행할 수 있다. 즉,
x[((n-r))K] = 역방향 FFT(WK -rk*X[k]), 여기A·1 r은 -mR과 같다. 역방향 FFT출력 샘플을 -mR로 회전시킴으로써, 복소 지수의 위상 쉬프트가 야기된다. 이러한 회전은 FFT 제어 논리 게이트 어레이(820)의 FFT 출력 어드레싱 논리에 의해 수행된다. 회전량은 결합기의 초기화 동안에 미리 프로그래밍된다.
다시, FFT 엔진은, 블록 부동점 알고리즘을 이용하여 FFT를 발생하며, 이는 입력 데이타의 특징에 의존하는 스케일링 인수를 제공한다. 512-점 FFT를 발생하는데 사용된 2개의 256-점 FFT가 동일한 스케일링 인수를 갖지 않거나 연속되는 FFT가 동일한 스케일링 인수를 갖지 않을 수 있으므로, 배럴 쉬프팅 회로(858, 859)는 단일 흐름 입력 경로에서 ALU(855)로 결합된다. 제6도의 결합기의 동작과 관련되어 전술된 바와 같이, 배럴 쉬프터는 FFT 데이타를 동일 스케일로 조정하여, 연속되는처리에 대해 데이타를 적당히 정렬시키도록 동작한다.
폴리페이즈 필터
ALU(855)에 의해 공급되는 FFT의 출력은 필터(865)의 제1 필터 스테이지 (865-1)의 쉬프트 레지스터(863)의 지연 메모리(861)로 클럭된다. 각 지연 메모리 (861)의 길이는 FFT 크기와 같다. 각각의 지연 메모리(861)의 출력은 각각의 계수 승산기(869)에 인가된다. 계수 승산기(869) 및 다른 하드웨어 소자가, 쉬프트 레지스터(863)의 클럭 속도의 I 배인 속도로 동작하며, 여기서 I는 10 오버샘플링 인수이다. 전술된 바와 같이, 오버샘플링 인수는 2와 같다. 이것은, 지연 메모리의 출력에서의 각 샘플이 다음 지연 메모리로 클럭되기 전에, 2 (I=2) 필터 계수로 승산된다는 것을 의미한다.
제8 내지 8C도의 필터 구조에서, 폴리페이즈 필터(865)는 4개의 필터 스테이지(865-1, 865-2, 865-3, 865-4)로 구성된다. FFT 크기, 오버샘플링 인수, 단의 수는 필터의 전체 길이를 설정한다. 필터의 길이는,
필터 길이 = N * S
여기서 S는 필터 탭의 수이다. 전술된 바와 같이, 필터 스테이지가 많을수록 채널 선택도가 증가되고 채널 내에서의 겹침 현상도 감소된다. 필터 계수는, 버스송수신기(801)를 통해 VMEbus 인터페이스(803)로부터 공급될 때, 필터 제어 게이트 어레이(871)에 의해 계수 RAM(867)으로 다운로드된다. 각각의 스테이지(865-i)의 RAM(867)은 N 계수를 저장한다. 필터 계수는 계수 RAM(867)을 로딩할 때, 다음 데시메이션 식에 따라 탭의 수 (여기서는, 4) 에 의해서 데시메이트된다.
ca[n] = c[S*n+a], n은 0내지 N-1
여기서 c(n)은 필터 계수의 시퀀스이며, a는 탭 수 (a=내지 S-1)이며, ca[n]은 탭으로 로딩되는 계수이다. 예를 들면, 제1 필터 탭 스테이지(865-1)의 계수 RAM(867)가 다음 계수로 로딩된다.
계수 승산기(869)의 출력은 가산기(872, 874, 876)에 의해 합산되어 반대역 필터(877)로 인가된다.
반대역 필터 및 속도 버퍼
제6 내지 6C도의 결합기에서와 같이, RF 전송기 여자기가 복소 신호 이외에도 실 신호를 요청하기 때문에, 반대역 필터(877)가 사용된다. 반대역 필터(877)는, 복소-리얼 데이타 변환을 제공하는 집적 회로로서 구성되며, 이는 출력 샘플 속도를 2배로 한다. 제8 내지 8C도의 결합기 전체가 완전하게 실 시스템으로 수행될 수 있는 경우에도, 이는 전체 샘플 속도, 처리 속도 및 FFT 크기가 2배가 될 것을 요구하며, 복잡성 및 비용을 증가시킨다.
반대역 필터(877)의 출력은 송수신기 사이트의 전송측의 D-A 변환기(133)(제 3도)로의 인가를 위해 출력 드라이버 유닛(874)을 통해 출력 데이타 링크(866)로 결합된다. 제6 내지 6C도의 결합기 구조에서와 같이, 요구되는 각각의 출력 샘플 속도에 해해 각각의 발진기가 제공된다. 30 kHz 또는 200 kHz 채널을 처리할 수 있는 결합기에 대한 본 예에서, 각각의 30.72 MHz 및 25.6 MHz (2 * 출력 샘플 속도)클럭(876, 877)이 제공된다. 시스템 제어기에 의해 결합기를 초기화하는 동안, 적당한 발진기가 연관된 제어 논리 유닛(878)에 의해서 선택된다.
부가적인 논리 회로 세트가, 결합기에 의해 사용되는 부가적인 클럭 신호를 발생시키기 위해 포함된다. 제6 내지 6C도의 결합 구조에서와 같이, 고속 발진기의 클럭 출력(약 200 MHz)은, 카운터(882, 883)에 의해 분할되어, 필요한 필터 처리 클럭, TDM 버스 클럭, FFT 엔진 시스템 클럭을 생성한다.
전술된 바로부터 알 수 있듯이, 광대역 멀티 채널 신호 추출 구조 및 광대역 멀티 채널 신호 결합 구조 각각에 콘볼루셔널-데시메이션 스펙트럼 분석 기술을 적용함으로써, 증가된 (풀 스펙트럼) 용량의 셀룰러 송수신기 사이트에 대해 넓은 커버리지를 제공하는 데 요구되는 하드웨어의 량을 감소시키는 보 발명의 멀티 채널송수신기 장치에 의해, 현재의 멀티 채널 무선 통신 (예를 들어, 셀룰러) 서비스 제공자에 의해 사용되고 있는 신호 처리 구조와 관련된 채널 용량의 한계 및 하드웨어 요구가 성공적으로 극복될 수 있다. 서비스 제공자가 사용할 수 있는 동작 통신 대역의 모든 채널이 현재의 무선 통신 시스템의 실질적인 대역폭을 수용하는 초고속 데이타 속도로 동작하는 디지탈 처리 소자를 이용하여 처리될 수 있기 때문에, 각 채널에 대해 협대역 신호 처리 유닛을 따로 구성하거나, 사이트 당 채널 수를 네트워크의 전체 용량 미만으로 제한할 필요가 없다. 본 발명의 소형 설계로 인해, 사무실 빌딩의 드롭 실링 위 또는 전기 사용 폴 위와 같이, 다양한 설치 사이트에서 쉽게 수용되게 되며, 사용 가능한 채널의 서브세트뿐 아니라 서비스 제공자에 의해 제공되는 전체 채널 용량을 증가시키는 멀티 채널 통신 서비스를 제공하는기능을 갖는다.
본 발명에 따른 여러 실시예를 예시 및 기술하였지만, 이것에 한정되는 것이 아니고 당업자에게 공지된 바와 같이 여러 변형 및 수정이 가능함을 알 수 있으며, 따라서 본 발명은 여기에 기술된 세부점에 제한되지 않으며 당업자에게 명백하듯이 그런 모든 변형 및 수정을 망라한다.

Claims (22)

  1. 하나 이상의 송수신기 사이트에 의해, 지리적으로(geographically) 분산된 다수의 제1 사이트들 간의 실시간(real time) 통신을 지원하기 위한 다중 주파수 통신 채널을 포함하는 무선 통신 네트워크용 송수신기 장치 -상기 송수신기 장치는 상기 하나 이상의 송수신기 사이트 각각에 설치될 수 있음- 에 있어서,
    상기 다중 주파수 통신 채널의 인정 세트로부터 다수의 신호를 수시하여, 상기 다수의 다중 주파수 통신 채널로부터 수신된 신호를 나타내는 디지탈 합성 수신기 신호를 출력하도록 동작하는 수신기 유닛;
    상기 수신기 유닛으로부터 상기 디지탈 합성 수신기 신호를 수신하도록 결합되며, 상기 수신기 유닛에 의해 수신된 상기 다수의 통신 채널로부터 수신된 신호들 각각의 내용을 나타내는 각각의 디지탈 채널 신호를 실시간으로 출력하도록 동작하는 푸리에 변환계 채널라이저 유닛(Fourier transform based channelizer unit);
    상기 푸리에 변환계 채널라이저 유닛에 의해 출력된 상기 디지탈 채널 신호와 각각 연관되고, 상기 디지탈 채널 신호들 각각을 처리하여, 상기 디지탈 채널 신호 중 처리된 신호를 각각의 출력 포트에 공급하도록 동작하는 다수의 제1 신호 처리기 유닛;
    상기 네트워크의 각각 다른 인접 주파수 채널 상으로 전송될 다수의 입중계 (incoming) 통신 신호들 각각과 연관되고, 상기 입중계 통신 신호들 각각을 처리하여, 상기 입중계 통신 신호 중 처리된 신호들을 각각의 출력 포트에 공급하도록 동작하는 다수의 제2 신호 처리기 유닛;
    상기 통신 신호 중 상기 다수의 제2 신호 처리기 유닛에 의해 처리된 신호를 수신하고, 상기 다수의 제2 신호 처리기 유닛에 의해 처리된 상기 입중계 통신 신호의 내용을 나타내는 디지탈 결합 전송 신호(digital combined transmit signal)를 실시간으로 출력하도록 결합된 푸리에 변환계 결합기 유닛; 및
    상기 푸리에 변환계 결합기 유닛에 의해 출력된 상기 디지탈 결합 전송 신호에 따라 다중 주파수 통신 채널 신호를 전송하도록 동작하는 전송기 유닛
    을 구비하는 송수신기 장치.
  2. 제1항에 있어서,
    상기 푸리에 변환계 채널라이저 유닛은, 상기 수신기 유닛에 의해 출력된 상기 합성 신호가 결합되는 오버랩 및 가산 필터(overlap and add filter), 및 상기 오버랩 및 가산 필터의 출력에 결합된 N-점 고속 푸리에 변환계 처리기를 포함하는 송수신기 장치.
  3. 제2항에 있어서,
    상기 오버랩 및 가산 필터는 복수의 캐스캐이드 필터 탭 스테이지(cascaded filter tap stages)를 포함하며,
    상기 필터 탭 스테이지 각각은 스위칭 가능하게 상호 직렬 접속된 다수의 지연 메모리를 구비하여, 연속적인 필터 탭 스테이지의 상기 지연 메모리들이 선택적으로 직렬 결합될 수 있게 하는 송수신기 장치.
  4. 제3항에 있어서,
    상기 오버랩 및 가산 필터는 데시메이션 비율(decimation rate) M을 가지며,
    상기 다수의 지연 메모리는 M 데이타 샘플의 길이를 가지는 제1 지연 메모리, 및 N-M 데이타 샘플의 길이를 가지는 제2 지연 메모리를 구비하되, 여기서 N은 상기 푸리에 변환계 채널라이저에 의해 사용되는 샘플수인 송수신기 장치.
  5. 제4항에 있어서,
    상기 각 필터 탭 스테이지는,
    상기 필터 탭 스테이지의 다수의 지연 메모리들 간의 신호 흐름 경로 내에 결합되어, 상기 필터 탭 스테이지의 다수의 지연 메모리들이 선택적으로 직렬 접속될 수 있게 함으로써, 상기 필터의 다른 탭 스테이지와 캐스캐이드된 신호 흐름 경로에 접속되게 하거나, 상기 다수의 지연 메모리 중의 하나의 내용을 자체에 피드백 시키도록 동작하는 제어 가능 스위치를 포함하는 송수신기 장치.
  6. 제5항에 있어서, 상기 각 필터 탭 스테이지는,
    다수의 가중 계수를 저장하는 계수 메모리; 및
    상기 계수 메모리 내에 저장된 상기 각각의 가중 계수를 상기 지연 메모리를통한 신호 흐름 경로로부터의 데이타 샘플치와 승산하도록 동작하는 승산기 (multiplier)
    를 더 포함하는 송수신기 장치.
  7. 제6항에 있어서,
    상기 오버랩 및 가산 필터는, 상기 필터 탭 스테이지의 각각의 승산기에 의해 출력된 승산치(products)를 합산하기 위한 합산 스테이지를 더 포함하며,
    상기 합산 스테이지의 출력은 N-점 고속 푸리에 변환 처리기에 접속되는 송수신기 장치.
  8. 제2항 또는 제4항에 있어서,
    상기 푸리에 변환계 채널라이저 유닛은 상기 오버랩 및 가산 필터의 홀수 및 짝수의 필터링된 데이타 샘플 출력의 연속적인 세트들을 처리하도록 구성되는 송수신기 장치.
  9. 제8항에 있어서,
    상기 푸리에 변환계 채널라이저 유닛은 상기 오버랩 및 가산 필터의 필터링된 데이타 샘플 출력을 복소 지수 신호와 승산하도록 구성되며, 최종 승산치는 상기 N-점 고속 푸리에 변환계 처리기에 결합되는 송수신기 장치.
  10. 제9항에 있어서,
    상기 푸리에 변환계 채널라이저 유닛은, 상기 오버랩 및 가산 필터의 필터링된 데이타 샘플 출력에 의해 제어되는 수치 제어 발진기 변조기(numerically controlled oscillator modulator)를 포함하여, 상기 필터링된 데이타 샘플 출력과 복소 지수 신호를 효과적으로 승산하는 송수신기 장치.
  11. 제1항에 있어서, 상기 푸리에 변환계 결합기 유닛은,
    상기 다수의 제2 디지탈 신호 처리기 유닛에 의해 처리된 통신 채널 신호를 수신하도록 결합된 N-점 역(inverse) 고속 푸리에 변화 처리기; 및
    상기 N-점 역 고속 푸리에 변환 처리기의 출력이 접속되는 오버랩 및 가산 필터
    를 포함하는 송수신기 장치.
  12. 제11항에 있어서,
    상기 오버랩 및 가산 필터는 다수의 캐스캐이드 필터 탭 스테이지를 포함하며, 상기 필터 탭 스테이지 각각은 스위칭 가능하게 상호 직렬 접속된 다수의 지연 메모리를 구비하여, 연속적인 필터 탭 스테이지의 지연 메모리들이 선택적으로 직렬 접속될 수 있게 하는 송수신기 장치.
  13. 제12항에 있어서,
    상기 오버랩 및 가산 필터는 데시메이션 비율 M을 가지며,
    상기 다수의 지연 메모리는 M 데이타 샘플의 길이를 가지는 제1 지연 메모리, 및 N-M 데이타 샘플의 길이를 가지는 제2 지연 메모리를 구비하되, 여기서 N은 상기 푸리에 변환계 결합기 유닛에 의해 사용되는 샘플의 수인 송수신기 장치.
  14. 제11항에 있어서,
    상기 푸리에 변환계 결합기 유닛은 상기 N-점 고속 푸리에 변환 처리기에 의해 출력된 데이타 샘플과 복소 지수 신호를 승산하도록 구성되며,
    최종 승산치는 상기 오버랩 및 가산 필터의 필터 탭 스테이지 각각에 결합되는 송수신기 장치.
  15. 제14항에 있어서,
    상기 푸리에 변환계 결합기는 다수의 블럭 부동점(block floating point) 고속 푸리에 변환 엔진을 구비하고, 상기 엔진의 출력들은 공통 스케일로 정렬되도록 시프트되는 송수신기 장치.
  16. 하나 이상의 송수신기 사이트에 의해 지리적으로 분산된 다수의 제1사이트들 간의 실시간 통신을 지원하기 위한, 다중 주파수 통신 채널의 인접 세트로부터 신호를 수신하는 무선 통신 네트워크에 사용하기 위한 것으로, 상기 하나 이상의 송수신기 사이트들 각각에서 실시간으로 광대역 통신 신호를 전송 및 수신하는 방법에 있어서,
    (a) 상기 인접한 다수의 다중 주파수 통신 채널로부터의 신호를 수신하여, 상기 다수의 다중 통신 채널로부터의 신호의 내용을 나타내는 다수의 디지탈 신호를 발생시키는 단계;
    (b) 상기 단계 (a)에서 발생된 상기 다수의 디지탈 신호를 푸리에 변환 처리하여, 상기 단계 (a)에서 수신된 통신 채널로부터 수신된 신호들 각각의 내용을 나타내는 각각의 디지탈 채널 신호를 실시간으로 생성하는 단계;
    (c) 상기 디지탈 채널 신호들 각각을 처리하는 단계;
    (d) 상기 통신 네트워크의 제각기 다른 인접 주파수 채널 상으로 전송될 다수의 입중계 디지탈 통신 신호들 각각을 처리하는 단계;
    (e) 상기 단계 (d)에서 처리된 디지탈 통신 신호를 푸리에 변환 처리하여, 단계 (d)에서 처리된 상기 디지탈 통신 채널 신호의 내용을 나타내는 결합 신호를 실시간으로 생성하는 단계; 및
    (f) 상기 단계 (e)에서 생성된 결한 신호에 따라 다중 주파수 통신 채널 신호를 전송하는 단계
    를 포함하는 광대역 통신 신호를 실시간으로 전송 및 수신하는 방법.
  17. 제1항에 있어서,
    상기 채널라이저 유닛에 의해 출력되는 상기 디지탈 채널 신호의 샘플링 속도는 상기 푸리에 변환계 채널라이저 유닛의 크기(size)와 무관한 송수신기 장치.
  18. 제1항에 있어서,
    상기 수신기 유닛에 의해 출력되는 디지탈 신호의 샘플링 속도는, 상기 채널 라이저 유닛에 의해 출력되는 개개의 디지탈 채널 신호의 샘플링 속도의 정수배가아닌 송수신기 장치.
  19. 제1항에 있어서,
    상기 입중계 통신 신호의 샘플링 속도는 상기 푸리에 변환계 결합기 유닛의 크기와 무관한 송수신기 장치.
  20. 제1항에 있어서,
    상기 결합기에 의해 출력되는 결합 신호의 샘플링 속도는 상기 개개의 입중계 통신 신호의 샘플링 속도의 정수배가 아닌 송수신기 장치.
  21. 제1항에 있어서,
    상기 채널라이저 유닛에 의해 출력되는 상기 디지탈 채널 신호는 시분할 멀티플렉서(TDM) 버스를 통해 상기 다수의 제1 신호 처리기 유닛에 접속되는 송수신기 장치.
  22. 제1항 또는 제21항에 있어서,
    상기 다수의 제2 신호 처리기 유닛에 의해 출력되는 상기 처리된 통신 채널신호는, 시분할 멀티플렉스 (TDM) 버스를 통해 상기 푸리에 변환계 결합기에 접속되는 송수신기 장치.
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